半导体装置转让专利
申请号 : CN202210796843.1
文献号 : CN114899303B
文献日 : 2022-10-18
发明人 : 不公告发明人
申请人 : 深圳新声半导体有限公司
摘要 :
权利要求 :
1.一种半导体装置,包括:
第一子半导体结构,包括介电层;以及
第二子半导体结构,至少包括载体衬底,所述第二子半导体结构接合至所述第一子半导体结构,其中,所述第一子半导体结构或所述第二子半导体结构包括电荷积聚防止层,所述电荷积聚防止层设置于所述载体衬底与所述介电层之间,且被配置为避免在所述载体衬底的表面产生电荷积聚而形成非预期导电沟道,其中,所述载体衬底是半导体衬底,所述电荷积聚防止层与所述载体衬底直接接触,且所述电荷积聚防止层的至少与所述载体衬底直接接触的表面层为非导电层且为非氧化硅层,其中,所述半导体装置是体声波谐振器,且所述第一子半导体结构还包括压电层以及设置于所述压电层的相对侧的第一电极和第二电极,所述介电层设置于所述压电层与所述第二子半导体结构之间,所述体声波谐振器具有空腔,所述空腔设置于所述压电层与所述第二子半导体结构之间,且在平行于所述载体衬底的主表面的方向上被所述介电层环绕。
2.根据权利要求1所述的半导体装置,其中所述电荷积聚防止层的至少与所述载体衬底直接接触的所述表面层包括多晶硅、非晶硅、氮化硅、碳化硅、氮化铝、氮化镓中的至少一种。
3.根据权利要求1所述的半导体装置,其中在所述载体衬底与所述电荷积聚防止层的接触界面不包括氧化硅。
4.根据权利要求1所述的半导体装置,其中所述第二子半导体结构还包括阻挡层,所述阻挡层设置于所述载体衬底上且位于所述载体衬底与所述介电层之间,所述阻挡层与所述载体衬底直接接触且充当所述电荷积聚防止层。
5.根据权利要求4所述的半导体装置,其中所述阻挡层为单层结构,且所述阻挡层的材料包括多晶硅、非晶硅、氮化硅、碳化硅、氮化铝、氮化镓中的一种。
6.根据权利要求4所述的半导体装置,其中所述阻挡层为多层结构,且所述阻挡层包括由多晶硅、非晶硅、氮化硅、碳化硅、氮化铝、氮化镓、氧化硅中的至少两种所组成的叠层,且其中所述阻挡层的与所述载体衬底接触的表面层不包括氧化硅。
7.根据权利要求4所述的半导体装置,其中所述第二子半导体结构还包括缓冲层,所述缓冲层设置于阻挡层的远离所述载体衬底的一侧,且位于所述阻挡层和所述介电层之间。
8.根据权利要求7所述的半导体装置,其中所述缓冲层的材料包括氮化硅、氧化硅、氮化铝、多晶硅、非晶硅中的至少一种。
9.根据权利要求7所述的半导体装置,其中所述缓冲层的材料和所述阻挡层的材料中的一者具有拉应力,且另一者具有压应力,以配置成平衡所述载体衬底的翘曲度。
10.根据权利要求7所述的半导体装置,其中所述第一子半导体结构和所述第二子半导体结构通过所述介电层和所述缓冲层的彼此键合而接合在一起。
11.根据权利要求7所述的半导体装置,其中,
所述第一子半导体结构还包括第一键合层,所述第一键合层设置于所述介电层的靠近所述第二子半导体结构的一侧,所述第二子半导体结构还包括第二键合层,所述第二键合层设置于所述缓冲层的靠近所述第一子半导体结构的一侧,所述第一子半导体结构和所述第二子半导体结构通过所述第一键合层和所述第二键合层的彼此键合而接合在一起。
12.根据权利要求11所述的半导体装置,其中所述第一键合层和所述第二键合层包括非晶硅。
13.根据权利要求7所述的半导体装置,其中,
所述第一子半导体结构还包括第一键合层,所述第一键合层设置于所述介电层的靠近所述第二子半导体结构的一侧,所述第一子半导体结构和所述第二子半导体结构通过所述第一键合层和所述缓冲层的彼此键合而接合在一起。
14.根据权利要求13所述的半导体装置,其中所述第一键合层包括非晶硅,所述缓冲层包括氮化硅、氧化硅、氮化铝、多晶硅、非晶硅中的至少一种,且所述缓冲层的至少远离所述载体衬底一侧的表面层包括多晶硅或非晶硅。
15.根据权利要求4所述的半导体装置,其中所述第一子半导体结构还包括第一键合层,所述第一键合层设置于所述介电层的靠近所述第二子半导体结构的一侧,且所述第一子半导体结构和所述第二子半导体结构通过所述第一键合层和所述阻挡层的彼此键合而接合在一起。
16.根据权利要求15所述的半导体装置,其中所述第一键合层包括非晶硅,且所述阻挡层的至少远离所述载体衬底一侧的表面层包括多晶硅或非晶硅。
17.根据权利要求4所述的半导体装置,其中,
所述第一子半导体结构还包括第一键合层,所述第一键合层设置于所述介电层的靠近所述第二子半导体结构的一侧,所述第二子半导体结构还包括第二键合层,所述第二键合层设置于所述阻挡层的靠近所述第一子半导体结构的一侧,且所述第一子半导体结构和所述第二子半导体结构通过所述第一键合层和所述第二键合层的彼此键合而接合在一起。
18.根据权利要求1所述的半导体装置,其中所述第一子半导体结构和所述第二子半导体结构中的至少一者还包括键合层,所述键合层设置于所述介电层和所述载体衬底之间,且充当所述电荷积聚防止层。
19.根据权利要求18所述的半导体装置,其中所述键合层包括非晶硅。
20.根据权利要求18所述的半导体装置,其中所述第一子半导体结构包括所述键合层,所述键合层设置于所述介电层的靠近所述第二子半导体结构的一侧,且所述第一子半导体结构和所述第二子半导体结构通过所述键合层和所述载体衬底的彼此键合而接合在一起。
21.根据权利要求18所述的半导体装置,其中,
所述第一子半导体结构还包括第一键合层,所述第一键合层设置于所述介电层的靠近所述第二子半导体结构的一侧;
所述第二子半导体结构还包括第二键合层,所述第二键合层设置于所述载体衬底的靠近所述第一子半导体结构的一侧,且充当所述电荷积聚防止层,所述第一子半导体结构和所述第二子半导体结构通过所述第一键合层和所述第二键合层的彼此键合而接合在一起。
22.根据权利要求21所述的半导体装置,其中所述第一键合层和所述第二键合层包括非晶硅。
23.根据权利要求1‑22中任一项所述的半导体装置,其中所述第一子半导体结构具有所述空腔,且所述空腔的部分边界由所述介电层界定。
24.根据权利要求1‑22中任一项所述的半导体装置,其中所述第一子半导体结构和所述第二子半导体结构围合形成所述空腔,且所述空腔由所述第一子半导体结构和所述第二子半导体结构的面对彼此的材料层界定。
25.根据权利要求1所述的半导体装置,其中,
所述空腔由所述介电层和所述压电层界定;
在平行于所述载体衬底的所述主表面的所述方向上,所述介电层具有面对彼此且界定所述空腔的侧壁;
在垂直于所述载体衬底的所述主表面的方向上,所述介电层和所述压电层具有面对彼此且界定所述空腔的表面。
26.根据权利要求1所述的半导体装置,其中,
所述第二子半导体结构还包括阻挡层和缓冲层,所述阻挡层和所述缓冲层设置于所述载体衬底的靠近所述第一子半导体结构的一侧;
所述空腔由所述第一子半导体结构的所述介电层、所述压电层和所述第二子半导体结构的所述缓冲层界定。
27.根据权利要求1所述的半导体装置,其中,
所述第一子半导体结构还包括第一键合层,所述第一键合层沿着所述介电层的侧壁及其靠近所述第二子半导体结构的一侧的表面、所述压电层和所述第二电极的靠近所述第二子半导体结构的一侧的表面设置,所述第一键合层的第一部分键合至所述第二子半导体结构,且所述空腔界定在所述第一键合层的第二部分与所述第二子半导体结构之间。
28.根据权利要求27所述的半导体装置,其中,
所述第二子半导体结构还包括第二键合层,所述第二键合层设置于所述载体衬底的靠近所述第一子半导体结构的一侧,所述第一键合层的所述第一部分键合至所述第二键合层的第一部分,且所述空腔界定在所述第一键合层的所述第二部分与所述第二键合层的第二部分之间。
29.根据权利要求27所述的半导体装置,其中所述第一键合层的所述第一部分键合至所述载体衬底的第一部分,且所述空腔界定在所述第一键合层的所述第二部分与所述载体衬底的第二部分之间。
30.根据权利要求27所述的半导体装置,其中,
所述第二子半导体结构还包括阻挡层,所述阻挡层设置于所述载体衬底的靠近所述第一子半导体结构的一侧,所述第一键合层的所述第一部分键合至所述阻挡层的第一部分,且所述空腔界定在所述第一键合层的所述第二部分与所述阻挡层的第二部分之间。
31.根据权利要求27所述的半导体装置,其中,
所述第二子半导体结构还包括阻挡层和缓冲层,所述阻挡层和所述缓冲层设置于所述载体衬底的靠近所述第一子半导体结构的一侧,所述第一键合层的所述第一部分键合至所述缓冲层的第一部分,且所述空腔界定在所述第一键合层的所述第二部分与所述缓冲层的第二部分之间。
说明书 :
半导体装置
技术领域
背景技术
半导体装置的性能。例如,在半导体装置是谐振器、滤波器的情况下,此种导电沟道将直接引起谐振器、滤波器的射频损耗,进而很大程度上降低谐振器、滤波器的性能。
发明内容
在所述载体衬底的表面产生电荷积聚而形成非预期导电沟道。
载体衬底直接接触的表面层为非导电层且为非氧化硅层。
述阻挡层与所述载体衬底直接接触且充当所述电荷积聚防止层。
述介电层之间。
曲度。
所述第二子半导体结构还包括第二键合层,所述第二键合层设置于所述缓冲层的靠近所述
第一子半导体结构的一侧,所述第一子半导体结构和所述第二子半导体结构通过所述第一
键合层和所述第二键合层的彼此键合而接合在一起。
所述第一子半导体结构和所述第二子半导体结构通过所述第一键合层和所述缓冲层的彼
此键合而接合在一起。
且所述第一子半导体结构和所述第二子半导体结构通过所述第一键合层和所述阻挡层的
彼此键合而接合在一起。
所述第二子半导体结构还包括第二键合层,所述第二键合层设置于所述阻挡层的靠近所述
第一子半导体结构的一侧,且所述第一子半导体结构和所述第二子半导体结构通过所述第
一键合层和所述第二键合层的彼此键合而接合在一起。
体衬底之间,且充当所述电荷积聚防止层。
第一子半导体结构和所述第二子半导体结构通过所述键合层和所述载体衬底的彼此键合
而接合在一起。
所述第二子半导体结构还包括第二键合层,所述第二键合层设置于所述载体衬底的靠近所
述第一子半导体结构的一侧,且充当所述电荷积聚防止层,所述第一子半导体结构和所述
第二子半导体结构通过所述第一键合层和所述第二键合层的彼此键合而接合在一起。
导体结构的面对彼此的材料层界定。
和第二电极,所述介电层设置于所述压电层与所述第二子半导体结构之间,所述体声波谐
振器具有空腔,所述空腔设置于所述压电层与所述第二子半导体结构之间,且在平行于所
述载体衬底的主表面的方向上被所述介电层环绕。
彼此且界定所述空腔的侧壁;在垂直于所述载体衬底的所述主表面的方向上,所述介电层
和所述压电层具有面对彼此且界定所述空腔的表面。
体结构的一侧;所述空腔由所述第一子半导体结构的所述介电层、所述压电层和所述第二
子半导体结构的所述缓冲层界定。
一侧的表面、所述压电层和所述第二电极的靠近所述第二子半导体结构的一侧的表面设
置,所述第一键合层的第一部分键合至所述第二子半导体结构,且所述空腔界定在所述第
一键合层的第二部分与所述第二子半导体结构之间。
侧,所述第一键合层的所述第一部分键合至所述第二键合层的第一部分,且所述空腔界定
在所述第一键合层的所述第二部分与所述第二键合层的第二部分之间。
与所述载体衬底的第二部分之间。
一键合层的所述第一部分键合至所述阻挡层的第一部分,且所述空腔界定在所述第一键合
层的所述第二部分与所述阻挡层的第二部分之间。
体结构的一侧,所述第一键合层的所述第一部分键合至所述缓冲层的第一部分,且所述空
腔界定在所述第一键合层的所述第二部分与所述缓冲层的第二部分之间。
附图说明
具体实施方式
及其等同,而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接,而是可以包括电性的连接,不管是直接的还是间接的。
荷积聚防止层之前或者在键合载体衬底之前对载体衬底进行清洗工艺,以移除载体衬底表
面可能存在的天然氧化物(native oxide)层。通过设置电荷积聚防止层以及移除天然氧化物层可避免在载体衬底表面形成电荷积聚而产生非预期的导电沟道,进而提高半导体装置
的性能。在半导体装置为体声波谐振器的实施例中,如此设置可避免该谐振器的射频损耗,进而提高谐振器的品质因素(Q)。
500a是体声波谐振器,且子半导体结构S1包括压电层106、形成在压电层106相对侧的电极
E1和电极E2、以及介电层105。此外,半导体装置500a还可具有空腔RC,在一些实施例中,空腔RC设置于子半导体结构S1中,但本公开并不以此为限。
202与子半导体结构S1的介电层105的键合。在缓冲层202包括氧化硅的实施例中,由于阻挡层201设置在缓冲层202和载体衬底200之间将两者间隔开,因此载体衬底200不会与缓冲层
202直接接触,如此一来,在载体衬底200的表面也不会存在单晶硅和氧化硅的接触界面,从而可避免因在单晶硅和氧化硅的接触界面产生电荷积聚而形成的非预期导电沟道。
和第二电极,或反之亦然。电极E1和E2各自可包括合适的电极材料,例如包括金属材料,例如钼(Mo)、铝(Al)、铜(Cu)、铂(Pt)、钽(Ta)、钨(W)、钯(Pd)、钌(Ru)、其类似物、其合金或其组合。
单层结构或包括两层或两层以上的非导电材料的叠层。例如,介电层105可包括氧化硅
(SiO2)、氮化硅(SiN)、氮化铝(AlN)、氮化镓(GaN)、其类似物或其组合等介电材料。
压电层106和介电层105的相对表面之间。在一些实施例中,电极E2的至少一部分设置在空
腔RC中,但本公开并不以此为限。压电层106、电极E1和E2以及空腔RC在垂直于压电层106的主表面的方向D1上至少部分交叠。
200与上覆的可能包括氧化硅的材料层(例如缓冲层202、介电层105)间隔开,从而避免载体衬底200的半导体材料与富电子材料(例如,氧化硅)接触或贴合在一起,即,使得载体衬底
200的表面不会出现可能产生电荷积聚的半导体材料和富电子材料的接触界面(例如,单晶硅和氧化硅的接触界面),如此一来,可避免载体衬底200的半导体材料(例如,单晶硅)捕获富电子材料(例如,氧化硅)内的电子,从而可避免在载体衬底的表面形成电荷积聚而产生非预期的导电沟道,提高半导体装置的性能。例如,在半导体装置是体声波谐振器的实施例中,此种设置可避免谐振器及其所形成的滤波器的射频损耗,进而提升谐振器、滤波器的性能。
的结构有所不同,下文将详述差异之处,而与上述实施例相似之处将不再重复。应注意,各个实施例中以相同元件符号表示的材料层所使用的候选材料相同或类似,且相关材料并未
在每个实施例中均重复描述,而是可参照先前已描述过的实施例。
106且靠近子半导体结构S2的一侧。在一些实施例中,键合层BL1和键合层BL2各自可包括半导体材料,例如非晶硅,但本公开并不以此为限。
为非导电层且为非氧化硅层。举例来说,阻挡层201包括非导电材料,且例如可包括半导体材料、介电材料或其组合。例如,阻挡层201可包括多晶硅、非晶硅、SiN、AlN、碳化硅(SiC)、GaN、氧化硅(SiO2)、其类似物或其组合。当阻挡层201为单层结构时,阻挡层201的材料不包括氧化硅,即,可选自上述除氧化硅以外的其他材料;当阻挡层201为多层结构时,阻挡层
201的与载体衬底200接触的一层材料不包括氧化硅,即,可选自上述除氧化硅以外的其他
材料,而阻挡层201的其他层(例如,远离载体衬底200的主表面的层)可选自上述材料的任一种,且可能包括氧化硅。如此设置可避免载体衬底200的表面与富电子材料(例如,氧化硅)接触而形成可能产生电荷积聚的半导体材料和富电子材料的接触界面(例如,单晶硅和氧化硅的接触界面),从而避免在载体衬底200的表面因电荷积聚而产生非预期导电沟道,进而可提高半导体装置的性能,例如当半导体装置是或包括谐振器时,可提高谐振器的品
质因素。
靠近载体衬底200的一侧,且可与载体衬底200直接接触,在键合层BL与衬底200之间可不包括其他材料层。在此实施例中,键合层BL充当电荷积聚防止层,且键合层BL包括非富电子材料,键合层BL可至少在其接触载体衬底200的表面层不包括富电子材料或者完全不包括富
电子材料;键合层BL可包括非导电材料,且可包括半导体材料、介电材料或其组合。例如,键合层BL可包括非晶硅。在此实施例中,键合层BL作为电荷积聚防止层,至少在键合层BL的靠近载体衬底200的表面以及在键合层BL与载体衬底200之间均不具有富电子材料,例如不具
有氧化硅、硅氧化物或其他氧化硅类材料,而且,键合层BL将载体衬底200与上覆的可能包括富电子材料的层(例如,可能包括氧化硅的介电层105)间隔开。也就是说,载体衬底200的表面不存在可能产生电荷积聚的半导体材料和富电子材料的接触界面(例如,单晶硅和氧
化硅的接触界面),因此可避免在载体衬底200的表面因电荷积聚而产生非预期导电沟道,进而可提高半导体装置(例如,体声波谐振器、滤波器)的性能(例如,品质因素)。在此实施例中,键合层BL同时用作键合材料以及电荷积聚防止层。在一些实施例中,键合层BL可为包括在子半导体结构S1和S2中任一者中的键合层,例如是包括在子半导体结构S1中且形成在
介电层105的靠近子半导体结构S2的一侧;或者,在另一些实施例中,键合层BL也可为包括在子半导体结构S2中且形成在载体衬底200的靠近子半导体结构S1的一侧。
侧。在此实施例中,键合层BL2直接设置在载体衬底200上且与载体衬底200直接接触,在键合层BL2与载体衬底200之间可不包括其他材料层。键合层BL2的作用与图1C所示的半导体
装置500c中键合层BL的作用类似。例如,键合层BL2同时用作键合材料和电荷积聚防止层。
键合层BL2的至少与载体衬底200接触的表面层不包括富电子材料(例如,氧化硅)或者键合层BL2完全不包括富电子材料,键合层BL2的材料可选自前述半导体装置500c中键合层BL的
候选材料,且键合层BL1的材料可与键合层BL2的材料相同或不同。举例来说,键合层BL1和BL2为非导电层,且可包括半导体材料,例如非晶硅,但本公开并不以此为限。在此实施例中,在键合层BL2的至少与载体衬底200接触的表面层以及在键合层BL2和载体衬底200之间
不存在氧化硅层、硅氧化物层或类似的富电子材料。也就是说,在载体衬底200的表面不存在可能产生电荷积聚的半导体材料和富电子材料的接触界面(例如,单晶硅和氧化硅的接
触界面),因此可避免在载体衬底200的表面因电荷积聚而产生非预期的导电沟道,进而可提高半导体装置(例如,体声波谐振器、滤波器)的性能(例如,品质因素)。
(例如,图1B所示实施例)的类似。在此实施例中,与参照图1B所描述的实施例类似,阻挡层
201充当电荷积聚防止层,被配置为避免在载体衬底200的表面形成电荷积聚而产生非预期
导电沟道。此外,阻挡层201还用作与键合层BL1进行键合的键合材料。在一些实施例中,阻挡层201可为单层结构或多层结构,且阻挡层201的材料可选自多晶硅、非晶硅、SiN、AlN、SiC、GaN、氧化硅中的至少一种。例如,当阻挡层201为单层结构时,阻挡层201的材料可为多晶硅或非晶硅,当阻挡层201为多层结构时,阻挡层201可为由选自上述材料的多种材料组
成的叠层,且阻挡层201的与载体衬底200直接接触的表面层不包括氧化硅,而阻挡层201的远离载体衬底200一侧的材料(例如,靠近键合层BL1的一侧、与键合层BL1接触的表面层)可为多晶硅或非晶硅。
结构S2的一侧且与缓冲层202接触。键合层BL1的材料与前述实施例中描述的类似,例如包
括非晶硅。在一些实施例中,缓冲层202的材料包括氮化硅、氧化硅、氮化铝、多晶硅、非晶硅等非导电材料中的至少一种。缓冲层202可为单层结构或多层结构,举例来说,档缓冲层202是单层结构时,缓冲层202的材料可为多晶硅或非晶硅;当缓冲层202为多层结构时,其远离载体衬底200和阻挡层201的一侧的最表面层(例如,靠近键合层BL1的一侧、与键合层BL1接触的表面层)的材料可为多晶硅或非晶硅,但本公开并不以此为限。在此实施例中,与半导体装置500a类似,阻挡层201与载体衬底200直接接触,且充当电荷积聚防止层,以避免在载体衬底200表面形成电荷积聚而产生非预期导电沟道,进而提供半导体装置的性能。
化工艺(例如,化学机械研磨(chemical mechanical polishing,CMP)工艺)来形成。平坦化工艺使得介电层105在远离压电层106的一侧具有大致平坦的表面。
体材料(例如,硅)直接接触,且在两者之间不存在氧化物层等富电子材料以及半导体材料(例如,单晶硅)和富电子材料(例如,氧化硅)的接触界面,进而可防止在载体衬底200的表面形成电荷积聚而产生非预期的导电沟道。在一些实施例中,所述清洗工艺可包括刻蚀工
艺,例如,湿式刻蚀和/或干式刻蚀。
入牺牲层107所在的区域,以移除牺牲层107,并在原先被牺牲层107占据的区域形成空腔
RC。如此,即形成了包括子半导体结构S1和子半导体结构S2的半导体装置500a。
远离压电层106一侧的键合层BL1;子半导体结构S2包括载体衬底200以及依次形成在载体
衬底200上的阻挡层201和缓冲层202。在此实施例中,子半导体结构S1和子半导体结构S2是通过介电层105和缓冲层202的键合而接合在一起。然而,本公开并不以此为限。
施例中,无论在子半导体结构S2的形成过程中在载体衬底200上是否形成材料层,且无论形成何种材料层,在形成该材料层之前或者(在载体衬底200上没有形成其他材料层的实施例中)将载体衬底键合至子半导体结构S1之前均对载体衬底200进行清洗工艺,以确保完全移除可能存在于载体衬底200表面的天然氧化物层(例如,氧化硅),使得在其表面不具有富电子材料,进而避免在载体衬底200表面形成电荷积聚而产生非预期导电沟道。
形成在介电层105的远离压电层106一侧的键合层BL1;子半导体结构S2包括载体衬底200以
及依次形成在载体衬底200上的阻挡层201和键合层BL2。子半导体结构S1和子半导体结构
S2通过键合层BL1和键合层BL2的彼此键合而接合在一起。在一些实施例中,键合层BL1在真空下例如通过物理气相沉积工艺(例如,溅射)而沉积在介电层105上,键合层BL2在真空下通过物理气相沉积工艺而沉积在阻挡层201上(例如,阻挡层201的远离载体衬底200的一侧的表面上)。在进行键合工艺之前,键合层BL1和键合层BL2保持不暴露到空气,之后,键合层BL1和键合层BL2在真空下键合贴附在一起,进而使得子半导体结构S1和子半导体结构S2接
合在一起。
形成在介电层105的远离压电层106一侧的键合层BL1;子半导体结构S2包括载体衬底200。
子半导体结构S1和子半导体结构S2是通过键合层BL1和载体衬底200的键合贴附而接合在
一起。在一些实施例中,键合层BL1在真空下通过物理气相沉积工艺而沉积在介电层105上。
此外,在真空下将载体衬底200表面的自然氧化层(例如,氧化硅层)全部移除,使得在载体衬底200表面以及在载体衬底200与键合层BL1之间不存在氧化硅。在键合工艺之前,键合层BL1和载体衬底200保持不暴露到空气,之后,键合层BL1和载体衬底200在真空下键合贴附
在一起,进而使得子半导体结构S1和子半导体结构S2接合在一起。
形成在介电层105的远离压电层106一侧的键合层BL1;子半导体结构S2包括载体衬底200以
及形成在载体衬底200上的键合层BL2。子半导体结构S1和子半导体结构S2是通过键合层
BL1和键合层BL2的彼此键合而接合在一起。在一些实施例中,键合层BL1在真空下通过物理气相沉积工艺(例如,溅射)而沉积在介电层105上,键合层BL2在真空下通过物理气相沉积工艺(例如,溅射)而沉积在载体衬底200上(例如,载体衬底200的靠近子半导体结构S1的一侧的表面上)。在沉积键合层BL2之前,将载体衬底200表面的自然氧化物层完全移除,以使得在载体衬底200的表面以及在载体衬底200与后续形成的键合层BL2之间不存在氧化物层
(例如,氧化硅层)等富电子材料。在键合工艺之前,键合层BL1和键合层BL2保持不暴露到空气,之后,键合层BL1和键合层BL2在真空下键合贴附在一起,进而使得子半导体结构S1和子半导体结构S2接合在一起。
形成在介电层105的远离压电层106一侧的键合层BL1;子半导体结构S2包括载体衬底200以
及形成在载体衬底200上的阻挡层201。子半导体结构S1和子半导体结构S2是通过键合层
BL1和阻挡层201的彼此键合而接合在一起。在一些实施例中,键合层BL1在真空下通过物理气相沉积工艺而沉积在介电层105上,阻挡层201在真空下通过物理气相沉积工艺而沉积在
载体衬底200上(例如,载体衬底200的靠近子半导体结构S1的一侧的表面上)。在键合工艺之前,键合层BL1和阻挡层201保持不暴露到空气,之后,键合层BL1和阻挡层201在真空下键合贴附在一起,进而使得子半导体结构S1和子半导体结构S2接合在一起。
形成在介电层105的远离压电层106一侧的键合层BL1;子半导体结构S2包括载体衬底200以
及依次形成在载体衬底200上的阻挡层201、缓冲层202和键合层BL2。子半导体结构S1和子
半导体结构S2通过键合层BL1和键合层BL2的彼此键合而接合在一起。在一些实施例中,键
合层BL1在真空下通过物理气相沉积工艺而沉积在介电层105上,键合层BL2在真空下通过
物理气相沉积工艺而沉积在缓冲层202上(例如,缓冲层202的远离阻挡层201且靠近子半导体结构S1的一侧的表面上)。在键合工艺之前,键合层BL1和键合层BL2保持不暴露到空气,之后,键合层BL1和键合层BL2在真空下键合贴附在一起,进而使得子半导体结构S1和子半
导体结构S2接合在一起。
形成在介电层105的远离压电层106一侧的键合层BL1;子半导体结构S2包括载体衬底200以
及依次形成在载体衬底200上的阻挡层201和缓冲层202。在此实施例中,子半导体结构S1和子半导体结构S2是通过键合层BL1和缓冲层202的彼此键合而接合在一起。在一些实施例
中,键合层BL1在真空下通过物理气相沉积工艺而沉积在介电层105上,缓冲层202在真空下通过物理气相沉积工艺而沉积在阻挡层201上(例如,阻挡层201的远离载体衬底200且靠近子半导体结构S1的一侧的表面上)。在键合工艺之前,键合层BL1和缓冲层202保持不暴露到空气,之后,键合层BL1和缓冲层202在真空下键合贴附在一起,进而使得子半导体结构S1和子半导体结构S2接合在一起。
105和压电层106具有面对彼此且界定空腔RC的相对表面。然而,本公开并不以此为限。在另一些实施例中,空腔也可由子半导体结构S1和S2共同界定,例如,由两者围合形成。
600g中子半导体结构S2分别与前述实施例的半导体装置500a‑500g中子半导体结构S2大致
相同)将不再重复。
200的主表面的方向D1上,空腔RC由压电层106和缓冲层202的部分相对表面界定,且暴露出压电层106和缓冲层202的部分相对表面。半导体装置600a的其他结构特征与半导体装置
500a类似,于此不再赘述。
E2的侧壁及其远离压电层106一侧的表面上,键合层BL1的一部分在平行于载体衬底200的
主表面(例如,顶表面)的方向D2上设置于电极E2和介电层105之间。也就是说,空腔RC由子半导体结构S1的键合层BL1的部分表面和子半导体结构S2的键合层BL2的部分表面界定,且
被键合层BL1和BL2环绕;具体来说,空腔RC在平行于载体衬底200的主表面的方向D2上被键合层BL1环绕,且在垂直于载体衬底200的主表面的方向D1上界定在键合层BL1和BL2的相对
表面之间。键合层BL1和BL2的部分表面暴露在空腔RC中,而介电层105的侧壁、电极E2以及压电层106的部分表面由于被键合层BL1覆盖而未暴露在空腔RC中。在此实施例中,键合层
BL1和BL2的一些部分(例如,靠近半导体装置的边缘且远离空腔RC的一些部分)彼此键合且直接接触,而键合层BL1和BL2的另一些部分(例如,在方向D1上)彼此间隔开,空腔RC界定在键合层BL1和BL2的所述另一些部分之间,且暴露出键合层BL1和BL2的所述另一些部分的表
面。
在介电层105和空腔RC之间。
合层BL1的表面界定,且在方向D1上,空腔RC界定在键合层BL1和载体衬底200的相对表面之间。在此实施例中,键合层BL1和载体衬底200的一些部分彼此键合且直接接触,而键合层
BL1和载体衬底200的另一些部分(例如,在方向D1上)彼此间隔开,空腔RC界定在键合层BL1和载体衬底200的所述另一些部分之间,且暴露出键合层BL1和载体衬底200的所述另一些
部分的表面。
层BL1的表面界定,且在方向D1上,空腔RC界定在键合层BL1和键合层BL2的相对表面之间。
在此实施例中,键合层BL1和键合层BL2的一些部分彼此键合且直接接触,而键合层BL1和键合层BL2的另一些部分(例如,在方向D1上)彼此间隔开,空腔RC界定在键合层BL1和键合层BL2的所述另一些部分之间,且暴露出键合层BL1和键合层BL2的所述另一些部分的表面。
层BL1的表面界定,在方向D1上,空腔RC界定在键合层BL1和阻挡层201的相对表面之间。在此实施例中,键合层BL1和阻挡层201的一些部分彼此键合且直接接触,而键合层BL1和阻挡层201的另一些部分(例如,在方向D1上)彼此间隔开,空腔RC界定在键合层BL1和阻挡层201的所述另一些部分之间,且暴露出键合层BL1和阻挡层201的所述另一些部分的表面。
层BL1的表面界定,在方向D1上,空腔RC界定在键合层BL1和键合层BL2的相对表面之间。在此实施例中,键合层BL1和键合层BL2的一些部分彼此键合且直接接触,而键合层BL1和键合层BL2的另一些部分(例如,在方向D1上)彼此间隔开,空腔RC界定在键合层BL1和键合层BL2的所述另一些部分之间,且暴露出键合层BL1和键合层BL2的所述另一些部分的表面。
层BL1的表面界定,在方向D1上,空腔RC界定在键合层BL1和缓冲层202的相对表面之间。在此实施例中,键合层BL1和缓冲层202的一些部分彼此键合且直接接触,而键合层BL1和缓冲层202的另一些部分(例如,在方向D1上)彼此间隔开,空腔RC界定在键合层BL1和缓冲层202的所述另一些部分之间,且暴露出键合层BL1和缓冲层202的所述另一些部分的表面。
图2K所描述的方法类似,不同之处在于在此实施例中省略了牺牲层,且空腔的形成方式有
所不同,具体描述如下。
202环绕的空腔RC。
缓冲层202之间,在一些实施例中,电极E2设置于空腔RC中且与介电层105间隔开。在半导体装置600a中,子半导体结构S1和S2是通过介电层105和缓冲层202的一部分键合而接合在一
起,而缓冲层202的另一部分与压电层106相对且用于界定空腔RC。
5C,可在通过图5C所示的工艺在介电层105中形成开口OP之后,且在键合工艺之前,在衬底
100上方形成键合层BL1,键合层BL1覆盖介电层105的远离压电层106一侧的表面,且填入介电层105的开口OP中以衬于开口OP的表面,即,键合层BL1还覆盖介电层105、电极E2以及压电层106的暴露在开口OP中的表面。也就是说,键合层BL1覆盖介电层105的远离压电层106
一侧的表面和介电层105的侧壁、电极E2的远离压电层106一侧的表面和电极E2的侧壁以及
压电层106的靠近电极E2一侧的部分表面。换句话说,键合层BL1具有覆盖介电层105的靠近子半导体结构S2一侧的表面且沿平行于载体衬底200的主表面的方向延伸的一部分,且具
有自所述一部分朝向压电层106凹入至介电层105的开口OP中的另一部分。之后,子半导体
结构S1的键合层BL1的一部分(即,位于开口OP1以外且位于介电层105的靠近子半导体结构S2的一侧的一部分)与子半导体结构S2的相应材料层的对应一部分键合在一起,而键合层
BL1的位于开口OP中的另一部分和子半导体结构S2的相应材料层的对应另一部分围合并在
两者之间形成空腔RC。
些部分彼此键合且直接接触,而键合层BL1和键合层BL2的另一些部分(例如,在垂直于载体衬底200的主表面的方向上)被空腔RC间隔开,即,空腔RC界定在键合层BL1和键合层BL2的所述另一些部分之间,且暴露出键合层BL1和BL2的所述另一些部分的表面。
体衬底200的所述另一些部分的表面。
空腔RC。具体来说,键合层BL1和键合层BL2的一些部分彼此键合且直接接触,而键合层BL1和键合层BL2的另一些部分(例如,在垂直于载体衬底200的主表面的方向上)被空腔RC间隔开,即,空腔RC界定在键合层BL1和键合层BL2的所述另一些部分之间,且暴露出键合层BL1和键合层BL2的所述另一些部分的表面。
空腔RC。具体来说,键合层BL1和阻挡层201的一些部分彼此键合且直接接触,而键合层BL1和阻挡层201的另一些部分(例如,在垂直于载体衬底200的主表面的方向上)被空腔RC间隔开,即,空腔RC界定在键合层BL1和阻挡层201的所述另一些部分之间,且暴露出键合层BL1和阻挡层201的所述另一些部分的表面。
高谐振器的性能,且谐振器的品质因素(Q)大幅提高。
导体衬底,电荷积聚防止层包括非富电子材料,且至少在与载体衬底接触的表面层不包括
富电子材料;因此,可避免在载体衬底的表面形成可能产生电荷积聚的半导体材料和富电
子材料的接触界面,从而避免载体衬底的半导体材料从富电子材料中捕获电子而形成电荷
积聚并产生非预期的导电沟道,进而可提高半导体装置的性能。在半导体装置是体声波谐
振器的实施例中,如此设置可避免或降低体声波谐振器及包括其的滤波器的射频损耗,从
而提高谐振器、滤波器的性能和品质因素。
免在半导体衬底表面形成电荷积聚而产生非预期的导电沟道,进而提高半导体装置的性
能。