3D CMOS图像传感器及其形成方法

摘要

本发明提供了一种3D CMOS图像传感器及其形成方法，涉及图像传感器领域，包括：衬底，衬底内包括至少一个光电二极管；阱区，阱区形成于光电二极管上方，并与光电二极管连接，阱区为薄膜空腔结构；浮置扩散区，浮置扩散区形成于衬底上且位于阱区上方并与阱区连接；以及，传输栅，传输栅浮置于衬底上方且将阱区包围。通过将所述传输栅和浮置扩散区浮置于所述衬底上方，不占用衬底内光电二极管的面积，相对于传统2D平面结构，可以避免所述传输栅和浮置扩散区占用光电二极管面积,并且浮置扩散区可以自由扩展面积，增加满阱容量。采用薄膜空腔结构构成阱区，阱区无需作额外的离子注入掺杂，有利于降低工艺难度。

权利要求

1.一种3D CMOS图像传感器，其特征在于，包括：衬底，所述衬底内包括至少一个光电二极管；

第一介质层，设置于所述衬底上；

第一开口，贯穿所述第一介质层；

第二多晶硅层，所述第二多晶硅层覆盖所述第一开口的侧壁和底壁，以构成阱区；所述阱区形成于所述光电二极管上方，并与所述光电二极管连接，所述阱区为薄膜空腔结构；

第三介质层，所述第三介质层填充于所述第一开口中；

第二开口，所述第二开口形成于所述第一开口中且位于所述第三介质层上方；以及，第三多晶硅层，所述第三多晶硅层填充于所述第二开口中，以形成浮置扩散区，所述浮置扩散区形成于所述衬底上且位于所述阱区上方并与所述阱区连接，浮置扩散区的N型离子自扩散至第二开口侧壁的第二多晶硅层中；以及，传输栅，所述传输栅浮置于所述衬底上方且将所述阱区包围，所述传输栅由第一多晶硅构成。

2.如权利要求1所述的3D CMOS图像传感器，其特征在于，所述阱区的顶面高于所述传输栅的顶面。

3.如权利要求1所述的3D CMOS图像传感器，其特征在于，还包括形成于所述传输栅上的第二介质层，所述第一开口还贯穿所述第二介质层。

4.如权利要求1所述的3D CMOS图像传感器，其特征在于，所述第二多晶硅层为P型掺杂多晶硅薄膜或非掺杂多晶硅薄膜。

5.一种3D CMOS图像传感器的形成方法，其特征在于，形成如权利要求1所述的3D CMOS图像传感器，包括：提供一衬底，所述衬底中形成有至少一个光电二极管，形成第一多晶硅层，所述第一多晶硅层覆盖所述衬底；

形成第一开口，所述第一开口至少贯穿所述第一多晶硅层并暴露所述光电二极管；

在所述第一开口的位置形成阱区和浮置扩散区，所述浮置扩散区位于所述阱区上方，所述阱区为薄膜空腔结构；

刻蚀相邻的光电二极管之间的衬底上方的所述第一多晶硅层，得到相互分割的传输栅。

6.如权利要求5所述的3D CMOS图像传感器的形成方法，其特征在于，在所述第一开口的位置形成阱区和浮置扩散区的步骤中包括：在所述第一开口内形成第二多晶硅层，所述第二多晶硅层覆盖所述第一开口的侧壁和底壁；

形成第三介质层，所述第三介质层覆盖所述第二多晶硅层并填满第一开口；

去除所述第一开口内的部分厚度的第三介质层以形成第二开口，所述第二开口的底壁高于所述第一多晶硅层的顶面；

在所述第二开口内填满第三多晶硅层以形成所述浮置扩散区，所述浮置扩散区下方的所述第二多晶硅层构成所述阱区。

7.如权利要求6所述的3D CMOS图像传感器的形成方法，其特征在于，所述第二多晶硅层为P型掺杂多晶硅薄膜或非掺杂多晶硅薄膜。

8.如权利要求5所述的3D CMOS图像传感器的形成方法，其特征在于，形成第一多晶硅层的步骤之前，在所述衬底上形成第一介质层，所述第一开口还贯穿所述第一介质层。

9.如权利要求5所述的3D CMOS图像传感器的形成方法，其特征在于，在形成第一开口的步骤之前，在所述第一多晶硅层上形成第二介质层，所述第一开口还贯穿所述第二介质层。

10.如权利要求5所述的3D CMOS图像传感器的形成方法，其特征在于，在刻蚀相邻的光电二极管之间的衬底上方的所述第一多晶硅层步骤之后：形成第四介质层，以隔离相邻的像素区的所述传输栅。

11.如权利要求10所述的3D CMOS图像传感器的形成方法，其特征在于，在形成第四介质层的步骤之后，还包括：在所述传输栅上方和所述浮置扩散区上方分别形成导电插塞。

12.如权利要求5所述的3D CMOS图像传感器的形成方法，其特征在于，形成第一开口的步骤之后、形成阱区和浮置扩散区的步骤之前，还包括：在所述第一开口的侧壁形成栅氧化层。

说明书

3D CMOS图像传感器及其形成方法

技术领域

[0001] 本发明涉及图像传感器领域，特别涉及一种3D CMOS图像传感器及其形成方法。

背景技术

[0002] 图像传感器是指将光信号转换为电信号的装置。图像传感器单元类别主要有电荷耦合器件(CCD)图像传感器和互补金属氧化物半导体(CMOS)图像传感器。CMOS图像传感器和传统的CCD图像传感器相比，具有低功耗、低成本以及可与CMOS工艺相兼容等特点，因此得到越来越广泛的应用。

[0003] CMOS图像传感器包括由众多像素单元构成的像素阵列，像素单元是图像传感器实现感光的核心器件。常见的CMOS图像传感器为四晶体管结构(4Transistors，4T)单元，其像素单元中通常包含由一个光电二极管(Photo Diode，PD)和4个晶体管组成的有源像素结构。目前CMOS传感器技术中常用的4T结构比3T结构多一个传输栅（Transition Gate，TG），以获得更佳的性能和更小的噪声。但是，增加的器件使得相应的光电二极管的面积减少即有效像素面积减少。如果为了提高有效像素面积而减少浮置扩散区面积，又会影响满阱容量。

发明内容

[0004] 本发明的目的在于提供一种3D CMOS图像传感器及其形成方法，即可采用4T结构又可解决因光电二极管面积减少而影响满阱容量的问题。

[0005] 为解决上述技术问题，本发明提供一种3D CMOS图像传感器，包括：

[0006] 衬底，所述衬底内包括至少一个光电二极管；

[0007] 阱区，所述阱区形成于所述光电二极管上方，并与所述光电二极管连接，所述阱区为薄膜空腔结构；

[0008] 浮置扩散区，所述浮置扩散区形成于所述衬底上且位于所述阱区上方并与所述阱区连接；以及，

[0009] 传输栅，所述传输栅浮置于所述衬底上方且将所述阱区包围。

[0010] 可选的，所述阱区的顶面高于所述传输栅的顶面。

[0011] 可选的，还包括设置于所述传输栅与所述衬底之间的第一介质层；以及，贯穿所述第一介质层的第一开口。

[0012] 可选的，还包括形成于所述传输栅上的第二介质层，所述第一开口还贯穿所述第二介质层。

[0013] 可选的，还包括：

[0014] 第二多晶硅层，所述第二多晶硅层覆盖所述第一开口的侧壁和底壁，以构成所述阱区；

[0015] 第三介质层，所述第三介质层填充于所述第一开口中；

[0016] 第二开口，所述第二开口形成于所述第一开口中且位于所述第三介质层上方；以及，

[0017] 第三多晶硅层，所述第三多晶硅层填充于所述第二开口中，以形成所述浮置扩散区。

[0018] 可选的，所述第二多晶硅层为P型掺杂多晶硅薄膜或非掺杂多晶硅薄膜。

[0019] 基于同一发明构思，本发明还提供一种3D CMOS图像传感器的形成方法，包括：

[0020] 提供一衬底，所述衬底中形成有至少一个光电二极管，

[0021] 形成第一多晶硅层，所述第一多晶硅层覆盖所述衬底；

[0022] 形成第一开口，所述第一开口至少贯穿所述第一多晶硅层并暴露所述光电二极管；

[0023] 在所述第一开口的位置形成阱区和浮置扩散区，所述浮置扩散区位于所述阱区上方，所述阱区为薄膜空腔结构；

[0024] 刻蚀相邻的光电二极管之间的衬底上方的所述第一多晶硅层，得到相互分割的传输栅。

[0025] 可选的，在所述第一开口的位置形成阱区和浮置扩散区的步骤中包括：

[0026] 在所述第一开口内形成第二多晶硅层，所述第二多晶硅层覆盖所述第一开口的侧壁和底壁；

[0027] 形成第三介质层，所述第三介质层覆盖所述第二多晶硅层并填满第一开口；

[0028] 去除所述第一开口内的部分厚度的第三介质层以形成第二开口，所述第二开口的底壁高于所述第一多晶硅层的顶面；

[0029] 在所述第二开口内填满第三多晶硅层以形成所述浮置扩散区，所述浮置扩散区下方的所述第二多晶硅层构成所述阱区。

[0030] 可选的，所述第二多晶硅层为P型掺杂多晶硅薄膜或非掺杂多晶硅薄膜。

[0031] 可选的，形成第一多晶硅层的步骤之前，在所述衬底上形成第一介质层，所述第一开口还贯穿所述第一介质层。

[0032] 可选的，在形成第一开口的步骤之前，在所述第一多晶硅层上形成第二介质层，所述第一开口还贯穿所述第二介质层。

[0033] 可选的，在刻蚀相邻的光电二极管之间的衬底上方的所述第一多晶硅层步骤之后：

[0034] 形成第四介质层，以隔离相邻的像素区的所述传输栅。

[0035] 可选的， 在形成第四介质层的步骤之后，还包括：

[0036] 在所述传输栅上方和所述浮置扩散区上方分别形成导电插塞。

[0037] 可选的，形成第一开口的步骤之后、形成阱区和浮置扩散区的步骤之前，还包括：

[0038] 在所述第一开口的侧壁形成栅氧化层。

[0039] 在本发明提供的3D CMOS图像传感器及其形成方法中，将传输栅和浮置扩散区浮置于衬底上方，不占用衬底内光电二极管的面积，相对于传统2D平面结构可以避免传输栅和浮置扩散区占用光电二极管面积, 并且浮置扩散区可以自由扩展面积，增加满阱容量。进一步的，采用薄膜空腔结构构成阱区，由于阱区与浮置扩散层分别形成，且所述薄膜空腔结构可利用非掺杂的第二多晶硅层形成，阱区无需作额外的离子注入掺杂，有利于降低工艺难度。

附图说明

[0040] 图1是本发明实施例的3D CMOS图像传感器的结构示意图。

[0041] 图2是本发明实施例的3D CMOS图像传感器中的第一开口内结构放大示意图。

[0042] 图3是本发明实施例的3D CMOS图像传感器的形成方法流程图。

[0043] 图4是本发明实施例的3D CMOS图像传感器的形成方法中衬底结构示意图。

[0044] 图5是本发明实施例的3D CMOS图像传感器的形成方法中形成第一介质层、第一多晶硅层和第二介质层的结构示意图。

[0045] 图6是本发明实施例的3D CMOS图像传感器的形成方法中形成第一开口的结构示意图。

[0046] 图7是本发明实施例的3D CMOS图像传感器的形成方法中形成第一开口侧壁的栅氧化层的结构示意图。

[0047] 图8是本发明实施例的3D CMOS图像传感器的形成方法中形成第二多晶硅层和第三介质层的结构示意图。

[0048] 图9是本发明实施例的3D CMOS图像传感器的形成方法中形成第二开口的结构示意图。

[0049] 图10是本发明实施例的3D CMOS图像传感器的形成方法中形成浮置扩散区的结构示意图。

[0050] 图11是本发明实施例的3D CMOS图像传感器的形成方法中刻蚀部分第一多晶硅层的结构示意图。

[0051] 图12是本发明实施例的3D CMOS图像传感器的形成方法中形成第四介质层的结构示意图。

[0052] 图中，

[0053] 10‑衬底；11‑光电二极管；12‑离子隔离区；13‑浅沟槽隔离结构；14‑第一介质层；15‑第一多晶硅层；15a‑传输栅；15b‑反型沟道区；16‑第二介质层；17‑第一开口；17a‑第二多晶硅层；17b‑第三介质层；17c‑第二开口；17d‑浮置扩散区；17e‑阱区；18‑栅氧化层；19‑第四介质层；20a‑第一导电插塞；20b‑第二导电插塞。

具体实施方式

[0054] 以下结合附图和具体实施例对本发明提出的3D CMOS图像传感器及其形成方法作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。

[0055] 具体的，请参考图1和图2，图1是本发明实施例的3D CMOS图像传感器的结构示意图，图2是本发明实施例的3D CMOS图像传感器中的第一开口内结构放大示意图。如图1和图2所示，本发明提供一种3D CMOS图像传感器，包括：衬底10、阱区17e、浮置扩散区17d和传输栅15a，所述衬底10内包括多个像素区，每个像素区内形成有一个光电二极管11；所述阱区
17e形成于所述光电二极管11上方，并与所述光电二极管11连接，所述阱区17e为薄膜空腔结构；所述浮置扩散区17d形成于所述衬底10上方且位于所述阱区17e上方，并与所述阱区
17e连接；所述传输栅15a浮置于所述衬底10上方，且将所述阱区17e包围。

[0056] 进一步的，所述衬底10内还形成有离子隔离区12和浅沟槽隔离结构13，所述浅沟槽隔离结构13形成于所述离子隔离区12的上方；所述光电二极管11周围形成的非接触的反型的离子掺杂区作为离子隔离区12，使得所述离子隔离区12能够防止所述光电二极管中的PN结的耗尽层扩展延伸至所述浅沟槽隔离结构13；所述光电二极管11的离子注入的离子类型为N型，所述N型离子例如是P和As，离子注入的注入浓度需要满足所述光电二极管11的光电信号收集要求。所述离子隔离区12的离子注入的离子类型为P型，所述P型离子例如是B和BF2，所述离子隔离区用于隔离相邻像素区的光电二极管区，防止相邻的光电二极管发生串扰。

[0057] 进一步的，所述传输栅15a与所述衬底10中间具有第一介质层14，以及，贯穿所述第一介质层14的第一开口17，第一介质层14用于隔离所述传输栅15a与所述衬底10。所述阱区17e的高度至少大于所述传输栅15a的高度，也即所述阱区17e的顶面高于所述传输栅15a的顶面，并且，所述阱区17e的高度大于所述传输栅15a与所述第一介质层14之和的高度。在所述传输栅15a的电场的影响下，所述阱区17e内与所述传输栅15a接触的两侧形成反型沟道区15b，所述反型沟道区15b能够将所述浮置扩散区17d和所述光电二极管11连接，以使所述光电二极管11收集的电子能够传输到所述浮置扩散区17d。所述传输栅15a的厚度太厚，会导致所述阱区17e内形成的反型沟道区15b偏长，降低器件开关速度，所述传输栅15a的厚度太薄，会导致所述阱区17e区域过小，增加离子注入工艺的难度。

[0058] 进一步的，还包括形成于所述传输栅上的第二介质层16，所述第一开口17还贯穿所述第二介质层16。

[0059] 进一步的，所述传输栅15a在所述光电二极管11上的投影位于所述光电二极管11的长度范围内，以确保各个像素区分隔开的传输栅15a不会互相串扰。

[0060] 进一步的，还包括设置于所述传输栅15a与所述阱区17e之间的栅氧化层18，以隔离所述传输栅15a与所述阱区17e。

[0061] 进一步的，还包括：第二多晶硅层17a，所述第二多晶硅层17a覆盖所述第一开口17的侧壁和底壁，以构成所述阱区17e；第三介质层17b，所述第三介质层17b填充于所述第一开口17中；第二开口17c，所述第二开口17c形成于所述第一开口17中且位于所述第三介质层17b上方；以及，第三多晶硅层，所述第三多晶硅层填充于所述第二开口17c中，以形成所述浮置扩散区17d。

[0062] 进一步的，所述阱区17e为薄膜空腔结构，所述阱区17e可以为P型阱区，也即多晶硅薄膜可掺杂P型离子，所述P型离子为P型自掺杂或IMP掺杂, 可选离子有B, BF2。所述阱区17e也可以为非掺杂阱区，也即多晶硅薄膜不掺杂离子，此时，所述阱区17e为全耗尽区，当图像传感器通电时，传输栅的N型离子在所述阱区17e内形成反型沟道区15b。所述阱区17e的膜厚需尽量减薄以改善传输栅阈值电压均匀性，但所述阱区17e的厚度太薄则可能在多晶硅薄膜中产生缝隙，也可以先沉积较厚的多晶硅薄膜后，以湿法刻蚀去除一部分厚度的多晶硅薄膜以减薄阱区17e厚度。

[0063] 图3是本发明实施例的3D CMOS图像传感器的形成方法流程图；本实施例还提供一种3D CMOS图像传感器的形成方法，包括：

[0064] 步骤S10，提供一衬底，所述衬底中形成有至少一个光电二极管；

[0065] 步骤S20，形成第一多晶硅层，所述第一多晶硅层覆盖所述衬底；

[0066] 步骤S30，形成第一开口，所述第一开口至少贯穿所述第一多晶硅层，并暴露出所述光电二极管；

[0067] 步骤S40，在所述第一开口的位置形成阱区和浮置扩散区，所述浮置扩散区位于所述阱区上方，所述阱区为薄膜空腔结构；

[0068] 步骤S50，刻蚀相邻的光电二极管之间的衬底上方的所述第一多晶硅层，得到相互分割的传输栅。

[0069] 图4‑图12是本发明实施例的3D CMOS图像传感器的形成方法对应步骤的结构示意图；下面结合图4‑图12详细介绍3D CMOS图像传感器的形成过程。

[0070] 请参考图4，在步骤S10中，提供一衬底10，所述衬底例如是硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S‑SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)中的至少一种。所述衬底10上包括多个像素区，每个像素区形成有一个光电二极管11。

[0071] 请参考图5，在步骤S20之前，在所述光电二极管上形成第一介质层14；在本实施例中，所述第一介质层14例如是氧化层，所述第一介质层14例如是可以采用LPCVD或者PECVD工艺形成，所述第一介质层14用于隔离所述传输栅15a和衬底10，因此，所述第一介质层14的厚度需要足以隔离所述传输栅15a和衬底10，以避免所述传输栅15a接电时，所述传输栅15a和衬底10之间发生漏电。所述第一介质层14的厚度也不能过厚，以确保所述传输栅15a接电时，在所述传输栅15a的电场影响下在阱区17e中形成的反型沟道区15b能够将所述浮置扩散区17d及所述光电二极管11连接，以使所述光电二极管11收集的光电子能够传输到所述浮置扩散区17d。

[0072] 在形成第一介质层14之前，所述衬底10内还形成有离子隔离区12和浅沟槽隔离结构13，所述浅沟槽隔离结构13形成于所述离子隔离区12的上方；所述离子隔离区12和浅沟槽隔离结构13均用于隔离相邻像素区。所述光电二极管11周围形成的非接触的反型的离子掺杂区作为离子隔离区12，使得所述离子隔离区12能够防止所述光电二极管中的PN结的耗尽层扩展延伸至所述浅沟槽隔离结构13；所述光电二极管11的离子注入的离子类型为N型，所述N型离子例如是P和As，离子注入的注入浓度需要满足所述光电二极管11的光电信号收集要求。所述离子隔离区12的离子注入的离子类型为P型，所述P型离子例如是B和BF2，所述离子隔离区用于隔离相邻像素区的光电二极管区，防止相邻的光电二极管发生串扰。

[0073] 请继续参考图5，在步骤S20中，形成第一多晶硅层15，所述第一多晶硅层15覆盖所述第一介质层14；在本实施例中，所述第一多晶硅层15例如是可以采用LPCVD或者PECVD工艺形成。所述第一多晶硅层15在后续步骤中将形成传输栅15a，所述传输栅15a的厚度，也即所述第一多晶硅层15的顶面低于阱区17e的顶面，也即，所述第一介质层14和所述第一多晶硅层15的厚度之和小于所述阱区17e的厚度。所述传输栅15a的厚度太厚，会导致反型沟道区15b偏长，降低器件开关速度，所述传输栅15a的厚度太薄，会导致所述阱区17e区域过小，增加离子注入工艺的难度。

[0074] 接着参考图5，在步骤S30之前，形成第二介质层16，所述第二介质层16覆盖所述第一多晶硅层15；在本实施例中，所述第二介质层16例如是氧化层，可以采用LPCVD或者PECVD工艺形成。所述浮置扩散区17d在所述第二介质层16中形成，因此，可以通过扩展所述第二介质层16的厚度来扩散所述浮置扩散区17d的高度，进而影响所述浮置扩散区17d的体积，所述浮置扩散区17d的厚度增加，所述浮置扩散区17d的体积会增加，满阱容量会增加。在本实施例中，所述浮置扩散区17d可以自由扩展面积，避免了现有技术中，所述浮置扩散区17d占用光电二极管的面积的问题。

[0075] 请参考图6，在步骤S30中，形成第一开口17，所述第一开口17贯穿所述第二介质层16、第一多晶硅层15和所述第一介质层14，并暴露出所述光电二极管11；在本实施例中，采用干法刻蚀工艺形成所述第一开口17。在干法刻蚀工艺之前，在所述第二介质层16上形成图形化的光刻胶，以图形化的光刻胶为掩膜，依次刻蚀所述第二介质层16、第一多晶硅层15和所述第一介质层14，并停止在所述光电二极管11的表面。所述第一开口17例如是圆形，也可以是其他图形。所述第一开口17的尺寸会影响所述浮置扩散区17d的面积进而影响FD所述浮置扩散区17d的体积，所述第一开口17的尺寸越大，所述浮置扩散区17d的体积会增加，满阱容量会增加，但相应的信号敏感度会降低。

[0076] 请参考图7，在步骤S40之前，在所述第一开口17的侧壁形成栅氧化层18，所述栅氧化层18至少覆盖所述第一多晶硅层15的侧壁。在本实施例中，所述栅氧化层18可以采用ALD或者LPCVD沉积工艺形成，通过沉积工艺，除第一多晶硅层15的侧壁形成栅氧化层18外，也会在第一介质层14和第二介质层16的侧壁沉积栅氧化层18。所述栅氧化层18也可以采用氧化工艺形成，也即与所述第一多晶硅层氧化反应，在所述第一多晶硅层15的侧壁形成栅氧化层18, 通过氧化反应生成所述栅氧化层18时，由于所述第一多晶硅层15上表面和下表面被第一介质层和第二介质层覆盖保护，只有第一开口17内的第一多晶硅层15的侧壁裸露，所以所述栅氧化层18只会生成在第一开口17内的第一多晶硅层的侧壁, 用以隔开所述传输栅15a和所述阱区17e。由于形成栅氧化层18时，所述第一开口17内暴露的衬底10也会沉积上栅氧化层18，因此需要去除所述第一开口17内暴露的光电二极管11上的栅氧化层18，可采用干法刻蚀工艺去除所述第一开口17内暴露的衬底10上的栅氧化层18，不需要增加光罩。由于干法刻蚀对底壁和顶面的刻蚀率高，对侧壁的刻蚀率很低，但刻蚀时的电浆会对侧壁的所述栅氧化层18造成一定破坏，因而在优选方案中，可以在所述栅氧化层18侧壁上再沉积一层牺牲层（图中未示出）来保护所述栅氧化层18。所述牺牲层例如是多晶硅层或者氮化硅层。牺牲层的底壁和顶面也会有沉积，干法刻蚀时先去除顶面和底壁的牺牲层，再去除底壁的栅氧化层18, 之后通过湿法工艺去除侧壁的牺牲层，湿法工艺的选择比很高，对栅氧化层18的影响很小。

[0077] 请参考图8‑图10，在步骤S40中，在所述第一开口17的位置形成阱区17e和浮置扩散区17d，所述浮置扩散区17d位于所述阱区17e上方，所述阱区17e的顶面高于所述第一多晶硅层15的顶面。

[0078] 详细地，在所述第一开口17的位置形成阱区17e和浮置扩散区17d的步骤中包括：

[0079] 首先，请参考图8，在步骤S41中，在所述第一开口17的位置形成第二多晶硅层17a，所述第二多晶硅层17a覆盖所述第二介质层16的顶面和所述第一开口17的侧壁和底壁。在本实施例中，所述第二多晶硅层17a例如是可以采用LPCVD或者PECVD工艺形成，所述第二多晶硅层17a为多晶硅薄膜，所述多晶硅薄膜可掺杂P型离子，所述P型离子为P型自掺杂或IMP掺杂, 可选离子有B、BF2。多晶硅薄膜也可以不掺杂离子。多晶硅薄膜可不作额外离子注入掺杂，降低了离子注入工艺的难度。所述多晶硅薄膜的膜厚需尽量减薄以改善传输栅阈值电压均匀性，但所述多晶硅薄膜的厚度太薄则可能在多晶硅薄膜中产生缝隙，也可以先沉积较厚的多晶硅薄膜后，以湿法刻蚀去除一部分厚度的多晶硅薄膜以减薄多晶硅薄膜厚度，最终的多晶硅薄膜厚度在10nm 30nm较佳。~

[0080] 请继续参考图8，在步骤S42中，形成第三介质层17b，所述第三介质层17b覆盖第二介质层16上的所述第二多晶硅层17a以及第一开口17内的所述第二多晶硅层17a并填满第一开口17。在本实施例中，所述第三介质层17b例如是氧化层，可以采用LPCVD或者PECVD工艺形成。采用化学机械研磨工艺（CMP）将第二介质层16上的第三介质层17b去除，以使所述第三介质层17b的顶面和所述第二多晶硅层17a的顶面齐平。

[0081] 请参考图9，在步骤S43中，去除部分厚度的所述第三介质层17b形成第二开口17c，所述第二开口17c的底壁高于所述第一多晶硅层15的顶面。在本实施例中，采用干法刻蚀工艺形成所述第二开口17c。以第二介质层16上的所述第二多晶硅层17a为掩膜，刻蚀部分厚度的所述第三介质层17b，所述第二开口用于形成浮置扩散区17d。第二开口17c侧壁的第二多晶硅层17a可以保留也可以去除，假设去除，可以采用湿法刻蚀工艺去除。假设保留，由于浮置扩散区17d的材质为N型多晶硅，且浮置扩散区17d的N型离子浓度大于第二多晶硅层17a内的离子浓度，浮置扩散区17d的N型离子可以自扩散至第二开口17c侧壁的第二多晶硅层17a中。所述第二开口17c下方的第二多晶硅层17a形成阱区17e。

[0082] 请参考图10，在步骤S44中，所述第二开口17c内填满第三多晶硅层形成所述浮置扩散区17d，所述浮置扩散区17d下方的多晶硅薄膜层形成阱区17e。在本实施例中，所述第三多晶硅层例如是可以采用LPCVD或者PECVD工艺形成，所述第三多晶硅层为直接掺杂的N型掺杂多晶硅，或者先形成不掺杂的多晶硅层然后再通过离子注入工艺注入N型离子，所述N型离子例如是P和As。形成的第三多晶硅层覆盖所述第二介质层16，采用化学机械研磨工艺去除第二介质层16上的第三多晶硅层，以使，所浮置扩散区17d的顶面和第二介质层16的顶面齐平。所述浮置扩散区17d的深度需接触到所述阱区17e，但不能低于所述传输栅15a的区域。所述传输栅15a的厚度会对满阱容量及灵敏度产生影响。

[0083] 所述阱区17e的多晶硅薄膜可掺杂P型离子，所述P型离子为P型自掺杂或IMP掺杂,以形成连接所述光电二极管的阱区17e；在本实施例中，所述P型离子例如是B和 BF2，所述阱区17e的深度需要接触到所述光电二极管11上，由于离子注入的深度有限，可以通过高温扩散将离子准确的扩散到要求的深度。所述阱区17e需确保所述传输栅15a上接电后可以使所述阱区17e能产生反型沟道区15b以导通所述光电二极管11和所述浮置扩散区17d。所述阱区17e的多晶硅薄膜也可以不掺杂离子，此时的所述阱区17e为全耗尽区，也可以在所述阱区17e内形成反型沟道区15b以导通所述光电二极管11和所述浮置扩散区17d。阱区17e可不作额外离子注入掺杂，降低了离子注入工艺的难度。

[0084] 在形成所述阱区和浮置扩散区的步骤之后，还包括以下步骤：

[0085] 请参考图11，在步骤S50中，刻蚀相邻的光电二极管之间的衬底上方的所述第二介质层16和所述第一多晶硅层15，同时形成各个像素区的传输栅15a，并分隔开各个像素区上的传输栅15a，刻蚀的所述第二介质层16和所述第一多晶硅层15的宽度需确保各个像素区分隔开的传输栅15a不会互相串扰。 刻蚀停到第一介质层14的表面，不接触所述衬底10，以免电浆对所述衬底10造成损伤。在本实施例中，采用干法刻蚀工艺刻蚀所述第二介质层16和所述第一多晶硅层15，剩余的所述第一多晶硅层15形成传输栅15a，所述传输栅15a在所述光电二极管11上的投影位于所述光电二极管11的长度范围内。

[0086] 请参考图12，在步骤S60中，形成第四介质层19，以隔离相邻的像素区的传输栅15a。在本实施例中，所述第四介质层19例如是氧化层，可以采用LPCVD或者PECVD工艺形成。

[0087] 请参考图1，在步骤S70中，将相邻的所述像素区隔离后，在所述传输栅上方和所述浮置扩散区上方分别形成导电插塞。第一，在所述传输栅15a上方和所述浮置扩散区17d上方，分别形成第一接触孔和第二接触孔；第二，在所述第一接触孔和第二接触孔内沉积金属，所述金属例如是钨；第三，采用化学机械研磨工艺将高于所述第四介质层19的金属研磨去除，形成位于所述传输栅上的第一导电插塞20a和位于所述浮置扩散区17d上第二导电插塞20b。通过所述第一导电插塞20a和所述第二导电插塞20b将所述传输栅15a和所述浮置扩散区17d与其他电路或者器件连接。

[0088] 综上可见，在本发明提供的3D CMOS图像传感器及其形成方法中，通过将所述传输栅和浮置扩散区浮置于所述衬底上方，不占用衬底内光电二极管的面积，相对于传统2D平面结构，可以避免所述传输栅和浮置扩散区占用光电二极管面积, 并且浮置扩散区可以自由扩展面积，增加满阱容量。进一步的，采用薄膜空腔结构构成阱区，由于阱区与浮置扩散层分别形成，且所述薄膜空腔结构可利用非掺杂的第二多晶硅层形成，阱区无需作额外的离子注入掺杂，有利于降低工艺难度。

[0089] 上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。