本发明属于半导体器件技术领域，具体涉及一种具有沟道二极管的阶梯沟槽栅SiC MOSFET结构及其制备方法；本发明通过源极多晶硅、沟道二极管栅氧化层、深P型区以及第二源区的配合设置，形成了沟道二极管，当SiC MOSFET器件反向导通时，沟道二极管率先导通，从而避免了器件自身的寄生体二极管导通，有效降低了器件的系统功耗损耗，防止双极退化效应发生，确保了器件的长期可靠性，并且将续流二极管内置在器件中，有利于器件的高频化和小型化，同时降低成本；通过第二沟槽内源极多晶硅的设置，在开关状态下能够有效屏蔽栅极信号，降低器件的米勒电容，提高器件的开关速度。
1.一种具有沟道二极管的阶梯沟槽栅SiC MOSFET结构，其特征在于，包括：漏极金属（1）、N型重掺杂的漏区（2）、N型掺杂的漂移区（3）、P型区（4）、栅氧化层（5）、栅极多晶硅（6）、沟道二极管栅氧化层（7）、源极多晶硅（8）、第一氧化层介质（9）、深P型区（10）、P型的基区（11）、P型重掺杂的第一欧姆接触区（12A）和第二欧姆接触区（12B）、N型重掺杂的第一源区（13A）和第二源区（13B）、第二氧化层介质（14）和源极金属（15）；
所述基区（11）和所述深P型区（10）分别位于所述漂移区（3）的上方两侧；
沟槽区位于所述基区（11）和所述深P型区（10）之间，所述沟槽区在靠近所述基区（11）一侧形成第一沟槽并在侧壁形成所述栅氧化层（5），靠近所述深P型区（10）一侧形成第二沟槽并在侧壁形成所述沟道二极管栅氧化层（7）；所述第二沟槽比所述第一沟槽深；所述栅极多晶硅（6）位于所述第一沟槽内，所述源极多晶硅（8）位于所述第二沟槽内，并且第一氧化层介质（9）位于所述栅极多晶硅（6）和所述源极多晶硅（8）之间；
所述深P型区（10）包围部分第二沟槽底部；所述P型区（4）位于所述第一沟槽下方；
所述基区（11）上部与所述第一沟槽接触一侧形成第一源区（13A），另一侧形成第一欧姆接触区（12A）；
所述深P型区（10）上部与所述第二沟槽接触一侧形成第二源区（13B），另一侧形成第二欧姆接触区（12B）；
所述第二氧化层介质（14）在上方覆盖所述栅极多晶硅（6）、所述栅氧化层（5）、所述沟道二极管栅氧化层（7）和所述第一氧化层介质（9）；
所述源极金属（15）连接所述源极多晶硅（8）、所述第一欧姆接触区（12A）、所述第二欧姆接触区（12B）、所述第一源区（13A）和所述第二源区（13B）。
2.根据权利要求1所述的一种具有沟道二极管的阶梯沟槽栅SiC MOSFET结构，其特征在于，所述第一沟槽的深度为0.5um～3um，宽度为0.4um～1um。
3.根据权利要求1所述的一种具有沟道二极管的阶梯沟槽栅SiC MOSFET结构，其特征在于，所述第二沟槽的深度为0.7um～3.5um，宽度为0.4um～1um。
4.根据权利要求1所述的一种具有沟道二极管的阶梯沟槽栅SiC MOSFET结构，其特征在于，所述源极多晶硅（8）的深度大于P型区（4）形成PN结的结深。
5.根据权利要求1所述的一种具有沟道二极管的阶梯沟槽栅SiC MOSFET结构，其特征在于，所述沟道二极管栅氧化层（7）厚度小于所述栅氧化层（5）厚度。
6.根据权利要求1所述的一种具有沟道二极管的阶梯沟槽栅SiC MOSFET结构，其特征在于，所述沟道二极管的开启电压为0.5V～2V。
7.一种如权利要求1所述的具有沟道二极管的阶梯沟槽栅SiC MOSFET结构的制备方法，其特征在于，包括以下步骤：
步骤S1：在N型的SiC衬底上外延生长N型的漂移区（3）；
步骤S2：在漂移区（3）上采用第一硬掩模作为阻挡层，离子注入形成深P型区（10），去除第一硬掩模；离子注入形成P型的基区（11）；采用第二硬掩模作为阻挡层，离子注入形成P型重掺杂的第一欧姆接触区（12A）和第二欧姆接触区（12B），去除第二硬掩模；采用第三硬掩模作为阻挡层，离子注入形成N型重掺杂的第一源区（13A）和第二源区（13B），去除第三硬掩模；
步骤S3：光刻并刻蚀部分源区、基区（11）和深P型区（10），形成第一沟槽结构，并离子注入形成P型区（4）；离子注入后退火，激活P型区（4）、深P型区（10）、基区（11）、第一欧姆接触区（12A）、第二欧姆接触区（12B）、第一源区（13A）和第二源区（13B）；在第一沟槽结构内热生长栅氧化层（5），淀积栅极多晶硅（6）并刻蚀；
步骤S4：在第一沟槽结构内，光刻并刻蚀形成第二沟槽结构；
步骤S5：在第二沟槽结构内热生长沟道二极管栅氧化层（7）和第一氧化层介质（9）；
步骤S6：在第二沟槽内淀积源极多晶硅（8）并刻蚀；
步骤S7：淀积第二氧化层介质（14）并刻蚀孔区域；淀积源极金属（15），背面减薄，背面金属化形成漏极金属（1）。
一种具有沟道二极管的阶梯沟槽栅SiC MOSFET结构及其制备
方法
技术领域
[0001] 本发明属于半导体器件技术领域，具体涉及一种具有沟道二极管的阶梯沟槽栅SiC MOSFET结构及其制备方法。
背景技术
[0002] SiC MOSFET常用作开关器件，为防止开关过程中电流突变，产生过高的电压尖峰损坏SiC MOSFET器件，需要反向并联一个续流二极管。由于SiC材料的禁带宽度较宽（约为3.26eV），其体二极管的开启电压较高（室温下约为2.5V 3V），如果直接采用器件自身的寄~
生体二极管作为续流二极管，会造成系统额外的功率损耗，并且体二极管开启后，由于SiC材料的双极退化效应，会对器件长期可靠性造成影响。如果直接采用外接二极管作为续流二极管的方式，会给系统带来额外的寄生电容以及杂散电感，增加系统的功率损耗，制约SiC MOSFET器件的高频化和小型化，同时增加额外的成本。
[0003] 并且，传统的沟槽型SiC MOSFET由于沟槽密度大，栅电容较大，限制了器件的开关速度。
发明内容
[0004] 本发明要解决的技术问题在于克服现有技术中SiC MOSFET器件采用器件自身寄生体二极管作为续流二极管会造成系统额外的功率损耗并且影响器件可靠性，外接续流二极管会增加系统的功耗并且增加额外成本，以及传统SiC MOSFET器件开关速度较低的缺陷，从而提供一种具有沟道二极管的阶梯沟槽栅SiC MOSFET结构及其制备方法。
[0005] 一种具有沟道二极管的阶梯沟槽栅SiC MOSFET结构，包括：漏极金属、N型重掺杂的漏区、N型掺杂的漂移区、P型区、栅氧化层、栅极多晶硅、沟道二极管栅氧化层、源极多晶硅、第一氧化层介质、深P型区、P型的基区、P型重掺杂的第一欧姆接触区和第二欧姆接触区、N型重掺杂的第一源区和第二源区、第二氧化层介质和源极金属；
[0006] 所述漏区位于所述漏极金属上方；
[0007] 所述漂移区位于所述漏区上方；
[0008] 所述基区和所述深P型区分别位于所述漂移区的上方两侧；
[0009] 沟槽区位于所述基区和所述深P型区之间，所述沟槽区在靠近所述基区一侧形成第一沟槽并在侧壁形成所述栅氧化层，靠近所述深P型区一侧形成第二沟槽并在侧壁形成所述沟道二极管栅氧化层；所述第二沟槽比所述第一沟槽深；所述栅极多晶硅位于所述第一沟槽内，所述源极多晶硅位于所述第二沟槽内，并且第一氧化层介质位于所述栅极多晶硅和所述源极多晶硅之间；
[0010] 所述深P型区包围部分第二沟槽底部；所述P型区位于所述第一沟槽下方；
[0011] 所述基区上部与所述第一沟槽接触一侧形成第一源区，另一侧形成第一欧姆接触区；
[0012] 所述深P型区上部与所述第二沟槽接触一侧形成第二源区，另一侧形成第二欧姆接触区；
[0013] 所述第二氧化层介质在上方覆盖所述栅极多晶硅、所述栅氧化层、所述沟道二极管栅氧化层和所述第一氧化层介质；
[0014] 所述源极金属连接所述源极多晶硅、所述第一欧姆接触区、所述第二欧姆接触区、所述第一源区和所述第二源区。
[0015] 进一步的，所述第一沟槽的深度为0.5um 3um，宽度为0.4um 1um。~ ~
[0016] 进一步的，所述第二沟槽的深度为0.7um 3.5um，宽度为0.4um 1um。~ ~
[0017] 进一步的，所述源极多晶硅的深度大于P型区形成PN结的结深。
[0018] 进一步的，所述沟道二极管栅氧化层厚度小于所述栅氧化层厚度。
[0019] 进一步的，所述沟道二极管的开启电压为0.5V 2V。~
[0020] 一种具有沟道二极管的阶梯沟槽栅SiC MOSFET的制备方法，包括以下步骤：
[0021] 步骤S1：在N型的SiC衬底上外延生长N型的漂移区；
[0022] 步骤S2：在漂移区上采用第一硬掩模作为阻挡层，离子注入形成深P型区，去除第一硬掩模；离子注入形成P型的基区；采用第二硬掩模作为阻挡层，离子注入形成P型重掺杂的第一欧姆接触区和第二欧姆接触区，去除第二硬掩模；采用第三硬掩模作为阻挡层，离子注入形成N型重掺杂的第一源区和第二源区，去除第三硬掩模；
[0023] 步骤S3：光刻并刻蚀部分源区、基区和深P型区，形成第一沟槽结构，并离子注入形成P型区；离子注入后退火，激活P型区、深P型区、基区、第一欧姆接触区、第二欧姆接触区、第一源区和第二源区；在第一沟槽结构内热生长栅氧化层，淀积栅极多晶硅并刻蚀；
[0024] 步骤S4：在第一沟槽结构内，光刻并刻蚀形成第二沟槽结构；
[0025] 步骤S5：在第二沟槽结构内热生长沟道二极管栅氧化层和第一氧化层介质；
[0026] 步骤S6：在第二沟槽内淀积源极多晶硅并刻蚀；
[0027] 步骤S7：淀积第二氧化层介质并刻蚀孔区域；淀积源极金属，背面减薄，背面金属化形成漏极金属。
[0028] 有益效果：
[0029] 1.本发明通过源极多晶硅、沟道二极管栅氧化层、深P型区以及第二源区的配合设置，形成了沟道二极管，当SiC MOSFET器件反向导通时，沟道二极管率先导通，从而避免了器件自身的寄生体二极管导通，有效降低了器件的系统功耗损耗，防止双极退化效应发生，确保了器件的长期可靠性，并且将续流二极管内置在器件中，有利于器件的高频化和小型化，同时降低成本。
[0030] 2.本发明通过在第一沟槽下方设置P型区并且深P型区半包围第二沟槽，降低了阶梯型沟槽角落处氧化层中电场，同时第二沟槽结构的设置能够防止第一沟槽结构中栅氧化层被击穿，提高了氧化层的可靠性；通过第二沟槽内源极多晶硅的设置，在开关状态下能够有效屏蔽栅极信号，降低器件的米勒电容，提高器件的开关速度。
[0031] 3.本发明通过沟道二极管栅氧化层厚度小于栅氧化层厚度的设置，确保沟道二极管的开启电压比器件MOS阈值电压更低，能够确保器件在反向导通时沟道二极管率先导通。
附图说明
[0032] 图1为本发明的器件结构示意图；
[0033] 图2为本发明制备方法S2中的器件结构示意图；
[0034] 图3为本发明制备方法S3中的器件结构示意图；
[0035] 图4为本发明制备方法S4中的器件结构示意图；
[0036] 图5为本发明制备方法S5中的器件结构示意图；
[0037] 图6为本发明制备方法S6中的器件结构示意图。
[0038] 附图标记：1、漏极金属；2、漏区；3、漂移区；4、P型区；5、栅氧化层；6、栅极多晶硅；7、沟道二极管栅氧化层；8、源极多晶硅；9、第一氧化层介质；10、深P型区；11、基区；12A、第一欧姆接触区；12B、第二欧姆接触区；13A、第一源区；13B、第二源区；14、第二氧化层介质；
15、源极金属。
具体实施方式
[0039] 为了使本领域的技术人员更好地理解本申请中的技术方案，下面将结合本申请实施例中的附图对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
[0040] 在本发明的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制；术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性；此外，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。
[0041] 参照图1所示，一种具有沟道二极管的阶梯沟槽栅SiC MOSFET结构，包括：漏极金属1、N型重掺杂的漏区2、N型掺杂的漂移区3、P型区4、栅氧化层5、栅极多晶硅6、沟道二极管栅氧化层7、源极多晶硅8、第一氧化层介质9、深P型区10、P型的基区11、P型重掺杂的第一欧姆接触区12A和第二欧姆接触区12B、N型重掺杂的第一源区13A和第二源区13B、第二氧化层介质14和源极金属15；
[0042] 所述漏区2位于所述漏极金属1上方；
[0043] 所述漂移区3位于所述漏区2上方；
[0044] 所述基区11和所述深P型区10分别位于所述漂移区3的上方两侧；
[0045] 沟槽区位于所述基区11和所述深P型区10之间，所述沟槽区在靠近所述基区11一侧形成第一沟槽并在侧壁形成所述栅氧化层5，靠近所述深P型区10一侧形成第二沟槽并在侧壁形成所述沟道二极管栅氧化层7；所述第二沟槽比所述第一沟槽深；所述栅极多晶硅6位于所述第一沟槽内，所述源极多晶硅8位于所述第二沟槽内，并且第一氧化层介质9位于所述栅极多晶硅6和所述源极多晶硅8之间；
[0046] 所述深P型区10包围部分第二沟槽底部；所述P型区4位于所述第一沟槽下方；
[0047] 所述基区11上部与所述第一沟槽接触一侧形成第一源区13A，另一侧形成第一欧姆接触区12A；
[0048] 所述深P型区10上部与所述第二沟槽接触一侧形成第二源区13B，另一侧形成第二欧姆接触区12B；
[0049] 所述第二氧化层介质14在上方覆盖所述栅极多晶硅6、所述栅氧化层5、所述沟道二极管栅氧化层7和所述第一氧化层介质9；
[0050] 所述源极金属15连接所述源极多晶硅8、所述第一欧姆接触区12A、所述第二欧姆接触区12B、所述第一源区13A和所述第二源区13B。
[0051] 工作原理：
[0052] 通过源极多晶硅8、沟道二极管栅氧化层7、深P型区10以及第二源区13B的配合设置，形成了沟道二极管，当SiC MOSFET器件反向导通时，沟道二极管率先导通，从而避免了器件自身的寄生体二极管导通，有效降低了器件的系统功耗损耗，防止双极退化效应发生，确保了器件的长期可靠性，并且将续流二极管内置在器件中，有利于器件的高频化和小型化，同时降低成本。
[0053] 并且通过在第一沟槽下方设置P型区4并且深P型区10半包围第二沟槽，降低了阶梯型沟槽角落处氧化层中电场，同时第二沟槽结构的设置能够防止第一沟槽结构中栅氧化层5被击穿，提高了氧化层的可靠性；通过第二沟槽内源极多晶硅8的设置，在开关状态下能够有效屏蔽栅极信号，降低器件的米勒电容，提高器件的开关速度。
[0054] 在本发明的一个实施例中，所述第一沟槽的深度为0.5um～3um，宽度为0.4um～1um；所述第二沟槽的深度为0.7um～3.5um，宽度为0.4um～1um。
[0055] 所述源极多晶硅8的深度大于P型区4形成PN结的结深。
[0056] 所述沟道二极管栅氧化层7厚度小于所述栅氧化层5厚度。
[0057] 所述沟道二极管栅氧化层7典型厚度为5nm～40nm，开启电压为0.5V～2V。由于器件体二极管在室温下的开启电压约为2.5V～3V，沟道二极管开启电压的设置能够确保其先于体二极管导通，确保了沟道二极管的有效工作。
[0058] 本发明的另一个实施例还提出了一种具有沟道二极管的阶梯沟槽栅SiC MOSFET的制备方法，包括以下步骤：
[0059] 步骤S1：在N型的SiC衬底上外延生长N型的漂移区3；
[0060] 步骤S2：参照图2所示；在漂移区3上采用第一硬掩模作为阻挡层，进行2～5次能量为100KeV～2MeV的AL离子注入形成深P型区10，去除第一硬掩模；进行2～5次能量为80KeV～800KeV的AL离子注入形成P型的基区11；采用第二硬掩模作为阻挡层，进行2～4次能量为40KeV～800KeV的AL离子注入形成P型重掺杂的第一欧姆接触区12A和第二欧姆接触区12B，去除第二硬掩模；采用第三硬掩模作为阻挡层，进行2～4次能量为40～500KeV的N元素或P元素离子注入形成N型重掺杂的第一源区13A和第二源区13B，去除第三硬掩模；
[0061] 步骤S3：参照图3所示；光刻并刻蚀部分源区、基区11和深P型区10，形成第一沟槽结构，并进行2～5次能量为100KeV～600KeV的AL离子注入形成P型区4；在1500～1800℃的氩气环境下进行离子注入后高温退火，激活P型区4、深P型区10、基区11、第一欧姆接触区12A、第二欧姆接触区12B、第一源区13A和第二源区13B；在第一沟槽结构内热生长栅氧化层
5，淀积栅极多晶硅6并刻蚀；
[0062] 步骤S4：参照图4所示；在第一沟槽结构内，光刻并刻蚀形成第二沟槽结构；
[0063] 步骤S5：参照图5所示；在第二沟槽结构内热生长沟道二极管栅氧化层7和第一氧化层介质9；
[0064] 步骤S6：参照图6所示；在第二沟槽内淀积源极多晶硅8并刻蚀；
[0065] 步骤S7：淀积第二氧化层介质14并刻蚀孔区域；淀积源极金属15，背面减薄，背面金属化形成漏极金属1。
[0066] 以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的技术人员来说，在不脱离本发明构思的前提下，还可以做出若干等同替代或明显变型，而且性能或用途相同，都应当视为属于本发明的保护范围之内。
