一种静电释放保护电路

摘要

本公开的实施例涉及一种静电释放保护电路。该静电释放保护电路包括：第一NMOS，其栅极与漏极短接在一起，并且源极与体区短接在一起作为静电释放保护电路的输入端；第二NMOS，其栅极与漏极短接在一起，并且源极与体区短接在一起并连接第一NMOS的漏极；以及第一二极管，其阴极连接第二NMOS的漏极，并且阳极接地，其中第一NMOS、第二NMOS和第一二极管形成于P型基板上，第一NMOS和第二NMOS设置于P型基板的深N阱区域中。该静电释放保护电路能承受一定的负压输入信号，可抑制静电释放过程中寄生器件的导通，并且版图面积小，成本低。

权利要求

1.一种负电压输入静电释放保护电路（100），包括：

第一NMOS，所述第一NMOS的栅极与漏极短接在一起，所述第一NMOS的源极与体区短接在一起作为所述静电释放保护电路（100）的输入端；

第二NMOS，所述第二NMOS的栅极与漏极短接在一起，所述第二NMOS的源极与体区短接在一起并连接所述第一NMOS的所述漏极；

第一二极管，所述第一二极管的阴极连接所述第二NMOS的所述漏极，所述第一二极管的阳极接地；以及第二二极管，所述第二二极管的阳极连接所述第一NMOS的所述源极，所述第二二极管的阴极连接电源电压，其中，所述第一NMOS、所述第二NMOS和所述第一二极管形成于P型基板上，所述第一NMOS、所述第二NMOS和所述第二二极管设置于所述P型基板的深N阱区域中。

2.根据权利要求1所述的负电压输入静电释放保护电路（100），其中所述深N阱区域连接电源电压。

3.根据权利要求1所述的负电压输入静电释放保护电路（100），还包括其他NMOS以增加所述静电释放保护电路（100）所在的芯片管脚的负压信号输入的耐压范围。

4.根据权利要求1所述的负电压输入静电释放保护电路（100），所述静电释放保护电路（100）采用CMOS工艺形成。

说明书

一种静电释放保护电路

技术领域

[0001] 本发明的实施例总体上涉及静电释放保护电路，更具体地，涉及负压输入静电释放保护电路。

背景技术

[0002] 现有的芯片的管脚处通常会设置静电释放（ESD）保护电路以防止静电对芯片的伤害。此类保护电路通常由设置在电源与管脚之间以及管脚与地之间的二极管电路组成。在一些用于感性负载的芯片中，由于流过电感的电流不能突变，在电感电流切换方向的过程中，芯片的输入管脚会变成较大的负压输入，从而误触发ESD保护电路，导致芯片管脚上的信号出现错误，甚至会触发芯片发生闩锁，烧坏芯片。

[0003] 为了解决上述问题，通常在芯片管脚与地之间串联多个二极管，以增加管脚和地之间的负向输入电压。然而，当使用传统CMOS工艺在同一基板上制作上述ESD电路时，由于工艺的固有缺陷，会导致芯片管脚与地之间始终存在与串联的二极管并联的寄生二极管，从而无法解决上述问题。

发明内容

[0004] 本公开的实施例提供了一种静电释放保护电路，其能承受一定的负压输入信号，并且静电释放电路不会被误触发，保证了输入信号的完整性和芯片的可靠性，从而至少部分地解决现有技术中存在的上述以及其他潜在问题。

[0005] 本公开的一个方面涉及一种静电释放保护电路。该静电释放保护电路包括：第一NMOS，第一NMOS的栅极与漏极短接在一起，第一NMOS的源极与体区短接在一起作为静电释放保护电路的输入端；第二NMOS，第二NMOS的栅极与漏极短接在一起，第二NMOS的源极与体区短接在一起并连接第一NMOS的漏极；以及第一二极管，第一二极管的阴极连接第二NMOS的漏极，第一二极管的阳极接地，其中，第一NMOS、第二NMOS和第一二极管形成于P型基板上，第一NMOS和第二NMOS设置于P型基板的深N阱区域中。

[0006] 通过上述实施例，抑制了ESD保护电路形成过程中产生的寄生器件，并且ESD保护电路的版图面积小。

[0007] 根据一个实施例，深N阱区域连接电源电压。通过上述实施例，进一步减小了静电释放保护电路的输入端短接到地的可能性。

[0008] 根据一个实施例，静电释放保护电路还包括其他NMOS以增加静电释放保护电路所在的芯片管脚的负压信号输入的耐压范围。通过上述实施例，可以根据需要调节芯片管脚的负压信号输入的耐压范围。

[0009] 根据一个实施例，该静电释放保护电路还包括第二二极管，第二二极管的阳极连接第一NMOS的源极，第二二极管的阴极连接电源电压。通过上述实施例，进一步完善了ESD保护电路的功能。

[0010] 根据一个实施例，第二二极管也位于深N阱区域中。通过上述实施例，防止了ESD保护电路的输入端被短接到地。

[0011] 根据一个实施例，该静电释放保护电路采用CMOS工艺形成。通过上述实施例，无需特别的工艺即可实现了负压输入的ESD保护电路，降低了ESD保护电路的制作成本。

附图说明

[0012] 通过参照附图的以下详细描述，本公开实施例的上述和其他目的、特征和优点将变得更容易理解。在附图中，将以示例以及非限制性的方式对本公开的多个实施例进行说明。

[0013] 图1示出了现有技术中的静电释放保护电路的示意图。

[0014] 图2示出了现有技术中的另一静电释放保护电路的示意图。

[0015] 图3示出了现有技术中的另一静电释放保护电路的结构图。

[0016] 图4示出了根据本公开的实施例的静电释放保护电路的示意图。

[0017] 图5示出了根据本公开的实施例的静电释放保护电路的结构图。

具体实施方式

[0018] 现在将参照附图中所示的各种示例性实施例对本公开的原理进行说明。应当理解，这些实施例的描述仅仅为了使得本领域的技术人员能够更好地理解并进一步实现本公开，而并不意在以任何方式限制本公开的范围。应当注意的是，在可行情况下可以在图中使用类似或相同的附图标记，并且类似或相同的附图标记可以表示类似或相同的功能。本领域的技术人员将容易地认识到，从下面的描述中，本文中所说明的结构和方法的替代实施例可以被采用而不脱离通过本文描述的本发明的原理。

[0019] 下面将结合图1‑图3说明现有技术中静电释放保护电路存在的问题。首先参考图1，图1示出了现有技术中的静电释放保护电路的示意图。

[0020] 如图1所示，电机控制芯片IC用于驱动电机MOTOR。IC包括放大器A，该放大器A用于检测电阻Rs两端的电压来检测电机的U/V/W中任一驱动支路上的电流。该电流信号用于控制IC输出的驱动信号，来驱动该支路上的开关元件MH和ML。其中，该放大器A的输入端与管脚INP、INN连接。

[0021] 在芯片领域，为了保护芯片免受ESD的伤害，通常会在管脚处设置ESD保护电路。如图1所示，管脚INP和INN也分别设置有由二极管D1、D2组成的ESD保护电路和由二极管D3、D4组成的ESD保护电路。

[0022] 在电机的换相过程中，驱动支路上的开关管需要在闭合和开通状态之间切换。例如，如图1所示，MH由导通状态切换为关断状态，ML由关断状态切换为导通状态。当MH导通而ML关断时，电机中的电流方向从左往右。当MH关断而ML导通时，由于电机为感性负载，其中流过电流的方向在短时间内不能突变，因此ML中流过的电流为从下往上，Rs两端的电压为负值，放大器A输出负值。严重时，瞬时的负压会达到‑2V。此时，由于ESD保护电路的存在，D1导通，有大电流从芯片管脚流出，容易触发芯片发生闩锁，烧坏芯片。同时，此大电流也会导致放大器两端信号错误，导致电机控制芯片IC输出错误的驱动信号。

[0023] 为了解决上述问题，现有技术通常采用串联多个二极管的方式来提高管脚的负压输入信号范围。请参见图2，图2示出了现有技术中的另一静电释放保护电路的示意图。

[0024] 如图2所示，该静电释放保护电路在管脚IN与地之间串联了三个二极管Dl1、Dl2、Dl3。由于每个二极管的正向导通电压为0.7V，因此管脚IN输入信号被箝位在‑2.1V。这样，即使管脚IN处的瞬时反向电压达到‑2V，ESD保护电路也不会正向导通，放大器A的两个输入端检测的电压不会发生错误。

[0025] 然而，在使用传统CMOS工艺制作如图2所示的ESD保护电路时，由于寄生器件的存在，导致上述电路的功能无法实现。请参见图3，图3示出了现有技术中的另一静电释放保护电路的结构图。

[0026] 如图3所示，二极管Dl1、Dl2、Dl3在P型基板PSUB上实现。然而，由于PSUB的P型材料与二极管Dl1、Dl2、Dl3的N型区域之间存在PN结，从而形成寄生二极管DP1、DP2、DP3。其中DP1的阳极连接至PSUB的接地端，其阴极连接至管脚IN，导致DP1与Dl1、Dl2、Dl3的串联电路并联。当在管脚IN处存在负压时，只要负压超过‑0.7V，DP1就会导通，导致ESD保护电路误导通。

[0027] 还要一些解决方案使用串联的PMOS作为负压输入ESD保护电路。然而，PMOS导通的电流能力较弱，使得使用串联的PMOS制作的ESD保护电路占用的版图面积较大。

[0028] 下面将结合图4和5详细说明根据本公开的示例实施例的ESD保护电路。首先参考图4，图4示出了根据本公开的实施例的ESD保护电路的示意图。

[0029] 如图4所示，ESD保护电路100包括第一NMOS M1、第二NMOS M2和第一二极管D5。第一NMOS M1的栅极与漏极短接在一起，第一NMOS M1的源极与体区短接在一起作为ESD保护电路100的输入端连接至芯片的外部管脚。第二NMOS M2的栅极与漏极短接在一起，第二NMOS M2的源极与体区短接在一起并连接第一NMOS M1的漏极。第一二极管D5的阴极连接第二NMOS M2的漏极，第一二极管D5的阳极接地。第一NMOS M1和第二NMOS M2的这种连接方式使得这两个NMOS可以等效为两个串联的二极管。

[0030] 参考图5，图5示出了根据本公开的实施例的静电释放保护电路的结构图。如图5所示，第一NMOS M1、第二NMOS M2和第一二极管D5形成于P型基板PSUB上，第一NMOS M1和第二NMOS M2设置于P型基板PSUB的深N阱（DNW）区域中。

[0031] 通过设置DNW，第一NMOS M1和第二NMOS M2的P阱PW与PSUB相隔离，使得第一NMOS M1和第二NMOS M2的N型区域与PSUB隔离，防止该N型区域与PSUB的P型材料之间形成寄生二极管。

[0032] 另外，上述设置也使得第一NMOS M1和第二NMOS M2的体区与PSUB隔离，防止管脚IN通过第一NMOS M1和第二NMOS M2的体区接地。

[0033] 在某些实施例中， DNW区域连接电源电压VDD。通过使DNW区域连接电源电压VDD，防止了DNW区域的N型材料与PSUB的P型材料之间形成的寄生二极管正偏，进一步减小了管脚IN短接到地的可能性。

[0034] 如图5所示，虽然在DNW区域、PW和第一NMOS M1和第二NMOS M2的N型区域会生成寄生NPN BJT P1和P2，但是，通过将第一NMOS M1的源极与体区短接，以及将第二NMOS M2的源极与体区短接，上述寄生NPN BJT P1和P2不会导通。

[0035] 例如，当管脚IN处的电压为‑2V时，M1的源极和体区处的电压为‑2V，M1的漏极处的电压为‑1.3V，此时P2的基极电压为‑2V，发射极的电压为‑1.3V，P2的发射结反偏，P2无法导通。

[0036] 当管脚IN处的电压为‑2V时，M2的源极和体区处的电压为‑1.3V，此时P1的基极电压和发射极的电压均为‑1.3V，P1也无法导通。

[0037] 通过上述结构，可以基于传统的CMOS工艺来实现了负压输入的ESD保护电路，同时抑制了静电释放过程中寄生器件的导通。另外，由于NMOS的导通电流能力强，相较于由PMOS实现的ESD保护电路，由上述结构实现的ESD保护电路的版图面积更小。同时，由于二极管D5的导通电流的能力比NMOS 强，由上述结构实现的ESD保护电路的版图面积进一步缩小。

[0038] 在某些实施例中，可以通过增加串联NMOS的个数来承受更低的负压输入，这可以根据具体的设计要求和成本来确定。

[0039] 在如图5所示的实施例中，第一二极管D5位于DNW区域外。在某些实施例中，第一二极管D5也可以位于DNW区域中，这可以根据具体的设计要求和成本来确定。

[0040] 在如图4所示的实施例中，该静电释放保护电路100还包括第二二极管D6，其阳极连接所述第一NMOS M1的源极，其阴极连接电源电压VDD。在某些实施例中，第二二极管D6也位于DNW区域中。

[0041] 在某些实施例中，为降低生产成本，该静电释放保护电路100例如可以采用传统CMOS工艺来制作，而无需特定工艺。在其他实施例中，该静电释放保护电路100也可以采用其他工艺来实现，这可以根据具体的设计要求和成本来确定。

[0042] 根据本公开的实施例，提供了一种ESD保护电路，其能够提供可靠的负压输入阈值，确保在瞬时负压输入过大时也不会被误触发。同时，该ESD保护电路可以使用传统CMOS工艺生产，降低了生产成本。

[0043] 虽然在本申请中权利要求书已针对特征的特定组合而制定，但是应当理解，本公开的范围还包括本文所公开的明确或隐含或对其任何概括的任何新颖特征或特征的任何新颖的组合，不论它是否涉及目前所要求保护的任何权利要求中的相同方案。申请人据此告知，新的权利要求可以在本申请的审查过程中或由其衍生的任何进一步的申请中被制定成这些特征和/或这些特征的组合。