一种偏移校准电路及存储器

摘要

本公开实施例公开了一种偏移校准电路和存储器，偏移校准电路包括：可调延迟电路、相位检测电路和相位调整控制电路。其中，可调延迟电路用于接收初始差分信号，按照第i延迟量将初始差分信号校准为第i差分信号，i大于等于1；相位检测电路用于对第i差分信号进行预设延迟处理，得到参照差分信号，以及，对第i差分信号和参照差分信号进行逻辑处理和比较，得到比较结果；相位调整控制电路用于基于比较结果，在第i差分信号和参照差分信号中确定出偏移量最小的第i+1差分信号以及对应的第i+1延迟量；可调延迟电路还用于将第i延迟量更新为第i+1延迟量，以将初始差分信号校准为第i+1差分信号。这样，能够提高差分信号的质量，减小设计成本。

权利要求

1.一种偏移校准电路，其特征在于，所述偏移校准电路包括：可调延迟电路、相位检测电路和相位调整控制电路；

所述可调延迟电路，用于接收初始差分信号，按照第i延迟量将所述初始差分信号校准为第i差分信号；i大于等于1；

所述相位检测电路，其输入端电连接所述可调延迟电路的输出端，用于对所述第i差分信号进行预设延迟处理，得到参照差分信号，以及，对所述第i差分信号和所述参照差分信号进行逻辑处理和比较，得到比较结果；

所述相位调整控制电路，其输入端电连接所述相位检测电路的输出端，其第一输出端电连接所述可调延迟电路的控制端，用于基于所述比较结果，在所述第i差分信号和所述参照差分信号中确定出偏移量最小的第i+1差分信号，并确定出所述第i+1差分信号对应的第i+1延迟量；

所述可调延迟电路，还用于受控于所述相位调整控制电路，将所述第i延迟量更新为所述第i+1延迟量，以将所述初始差分信号校准为所述第i+1差分信号；

其中，所述相位检测电路包括：预设延迟电路、同或电路、积分电路和比较电路；

所述预设延迟电路，其输入端电连接所述可调延迟电路的输出端，用于按照预设延迟量对所述第i差分信号进行延迟，以得到所述参照差分信号；

所述同或电路，其输入端分别电连接所述预设延迟电路的输出端和所述可调延迟电路的输出端，用于对所述第i差分信号和所述参照差分信号分别进行同或处理，得到多个同或结果；

所述积分电路，其输入端电连接所述同或电路的输出端，用于对多个所述同或结果进行积分处理，得到对应的多个积分电压；

所述比较电路，其输入端电连接所述积分电路的输出端，用于对多个所述积分电压中的两个进行比较，得到所述比较结果。

2.根据权利要求1所述的偏移校准电路，其特征在于，

若所述第i差分信号未被确定为所述第i+1差分信号，则所述偏移校准电路还用于继续进行偏移校准，直至第N‑1差分信号被确定为第N差分信号。

3.根据权利要求1所述的偏移校准电路，其特征在于，所述相位检测电路还包括：精度配置寄存器；

所述精度配置寄存器，其输出端电连接所述预设延迟电路的配置端，用于存储所述预设延迟量，并将所述预设延迟量发送到所述预设延迟电路。

4.根据权利要求3所述的偏移校准电路，其特征在于，

所述相位调整控制电路的第二输出端分别电连接所述同或电路的控制端、所述积分电路的控制端和所述比较电路的控制端；

所述相位调整控制电路，还用于发送使能信号至所述同或电路、所述积分电路和所述比较电路，以控制所述同或电路、所述积分电路和所述比较电路运行或停止。

5.根据权利要求3所述的偏移校准电路，其特征在于，所述相位调整控制电路的第三输出端电连接所述精度配置寄存器的控制端；

所述相位调整控制电路，还用于在所述第i差分信号被确定为所述第i+1差分信号的情况下，控制所述精度配置寄存器减小所述预设延迟量。

6.根据权利要求3所述的偏移校准电路，其特征在于，所述初始差分信号包括初始时钟信号和初始互补时钟信号；所述第i差分信号包括第i时钟信号和第i互补时钟信号；所述可调延迟电路包括：第一延迟单元和第二延迟单元；

所述第一延迟单元，用于接收所述初始时钟信号，将所述初始时钟信号延迟为第i时钟信号；以及，将所述初始时钟信号延迟为第i+1时钟信号；

所述第二延迟单元，用于接收所述初始互补时钟信号，将所述初始互补时钟信号延迟为第i互补时钟信号；以及，将所述初始互补时钟信号延迟为第i+1互补时钟信号。

7.根据权利要求6所述的偏移校准电路，其特征在于，所述参照差分信号包括：第一参照差分信号和第二参照差分信号；所述预设延迟电路包括：第三延迟单元和第四延迟单元；

所述第三延迟单元，其输入端电连接所述第一延迟单元的输出端，用于按照所述预设延迟量将所述第i时钟信号延迟为时钟参照信号；所述时钟参照信号和所述第i互补时钟信号组成所述第一参照差分信号；

所述第四延迟单元，其输入端电连接所述第二延迟单元的输出端，用于按照所述预设延迟量将所述第i互补时钟信号延迟为互补时钟参照信号；所述第i时钟信号和所述互补时钟参照信号组成所述第二参照差分信号。

8.根据权利要求7所述的偏移校准电路，其特征在于，所述同或电路包括：第一同或门、第二同或门和第三同或门；

所述第一同或门，其输入端分别电连接所述第二延迟单元的输出端和所述第三延迟单元的输出端，用于对所述第一参照差分信号进行同或处理，得到第一同或结果；

所述第二同或门，其输入端分别电连接所述第一延迟单元的输出端和所述第二延迟单元的输出端，用于对所述第i差分信号进行同或处理，得到第二同或结果；

所述第三同或门，其输入端分别电连接所述第一延迟单元的输出端和所述第四延迟单元的输出端，用于对所述第二参照差分信号进行同或处理，得到第三同或结果。

9.根据权利要求8所述的偏移校准电路，其特征在于，所述积分电路包括：第一积分单元、第二积分单元和第三积分单元；

所述第一积分单元，其输入端电连接所述第一同或门的输出端，用于对所述第一同或结果进行积分处理，得到第一积分电压；

所述第二积分单元，其输入端电连接所述第二同或门的输出端，用于对所述第二同或结果进行积分处理，得到第二积分电压；

所述第三积分单元，其输入端电连接所述第三同或门的输出端，用于对所述第三同或结果进行积分处理，得到第三积分电压。

10.根据权利要求9所述的偏移校准电路，其特征在于，所述比较电路包括：第一比较器和第二比较器；所述比较结果包括：第一比较结果和第二比较结果；

所述第一比较器，其第一输入端电连接所述第二积分单元的输出端，其第二输入端电连接所述第一积分单元的输出端，用于对所述第一积分电压和所述第二积分电压进行比较，得到所述第一比较结果；

所述第二比较器，其第一输入端电连接所述第二积分单元的输出端，其第二输入端电连接所述第三积分单元的输出端，用于对所述第二积分电压和所述第三积分电压进行比较，得到所述第二比较结果。

11.根据权利要求10所述的偏移校准电路，其特征在于，所述相位调整控制电路，还用于接收所述第一比较结果和所述第二比较结果，基于所述第一比较结果和所述第二比较结果，确定出所述第一积分电压、所述第二积分电压和所述第三积分电压中的最小值，从而确定出所述最小值对应的所述第i+1差分信号。

12.根据权利要求10所述的偏移校准电路，其特征在于，所述相位调整控制电路，还用于若确定出所述第一参照差分信号为所述第i+1差分信号，则发送第一更新指令到所述第一延迟单元，以将所述第i延迟量更新为所述第i+1延迟量。

13.根据权利要求10所述的偏移校准电路，其特征在于，所述相位调整控制电路，还用于若确定出所述第二参照差分信号为所述第i+1差分信号，则发送第二更新指令到所述第二延迟单元，以将所述第i延迟量更新为所述第i+1延迟量。

14.一种存储器，其特征在于，所述存储器包括如权利要求1至13任一项所述的偏移校准电路。

15.根据权利要求14所述的存储器，其特征在于，所述存储器为动态随机存取存储器DRAM。

说明书

一种偏移校准电路及存储器

技术领域

[0001] 本公开涉及但不限于一种偏移校准电路及存储器。

背景技术

[0002] 在集成电路中，部分信号需要采用差分信号的形式进行传输。由于差分信号包括了两个信号，这两个信号在传输过程中可能产生偏移量，从而影响到差分信号的准确度。

发明内容

[0003] 有鉴于此，本公开实施例提供了一种偏移校准电路及存储器，能够提高差分信号的质量，减小设计成本。

[0004] 本公开实施例的技术方案是这样实现的：

[0005] 本公开实施例提供了一种偏移校准电路，包括：可调延迟电路、相位检测电路和相位调整控制电路；

[0006] 所述可调延迟电路，用于接收初始差分信号，按照第i延迟量将所述初始差分信号校准为第i差分信号；i大于等于1；

[0007] 所述相位检测电路，其输入端电连接所述可调延迟电路的输出端，用于对所述第i差分信号进行预设延迟处理，得到参照差分信号，以及，对所述第i差分信号和所述参照差分信号进行逻辑处理和比较，得到比较结果；

[0008] 所述相位调整控制电路，其输入端电连接所述相位检测电路的输出端，其第一输出端电连接所述可调延迟电路的控制端，用于基于所述比较结果，在所述第i差分信号和所述参照差分信号中确定出偏移量最小的第i+1差分信号，并确定出所述第i+1差分信号对应的第i+1延迟量；

[0009] 所述可调延迟电路，还用于受控于所述相位调整控制电路，将所述第i延迟量更新为所述第i+1延迟量，以将所述初始差分信号校准为所述第i+1差分信号。

[0010] 上述方案中，若所述第i差分信号未被确定为所述第i+1差分信号，则所述偏移校准电路还用于继续进行偏移校准，直至第N‑1差分信号被确定为第N差分信号。

[0011] 上述方案中，所述相位检测电路包括：精度配置寄存器、预设延迟电路、同或电路、积分电路和比较电路；

[0012] 所述精度配置寄存器，其输出端电连接所述预设延迟电路的配置端，用于存储预设延迟量，并将所述预设延迟量发送到所述预设延迟电路；

[0013] 所述预设延迟电路，其输入端电连接所述可调延迟电路的输出端，用于按照所述预设延迟量对所述第i差分信号进行延迟，以得到所述参照差分信号；

[0014] 所述同或电路，其输入端分别电连接所述预设延迟电路的输出端和所述可调延迟电路的输出端，用于对所述第i差分信号和所述参照差分信号分别进行同或处理，得到多个同或结果；

[0015] 所述积分电路，其输入端电连接所述同或电路的输出端，用于对多个所述同或结果进行积分处理，得到对应的多个积分电压；

[0016] 所述比较电路，其输入端电连接所述积分电路的输出端，用于对多个所述积分电压中的两个进行比较，得到所述比较结果。

[0017] 上述方案中，所述相位调整控制电路的第二输出端分别电连接所述同或电路的控制端、所述积分电路的控制端和所述比较电路的控制端；所述相位调整控制电路，还用于发送使能信号至所述同或电路、所述积分电路和所述比较电路，以控制所述同或电路、所述积分电路和所述比较电路运行或停止。

[0018] 上述方案中，所述相位调整控制电路的第三输出端电连接所述精度配置寄存器的控制端；所述相位调整控制电路，还用于在所述第i差分信号被确定为所述第i+1差分信号的情况下，控制所述精度配置寄存器减小所述预设延迟量。

[0019] 上述方案中，所述初始差分信号包括初始时钟信号和初始互补时钟信号；所述第i差分信号包括第i时钟信号和第i互补时钟信号；所述可调延迟电路包括：第一延迟单元和第二延迟单元；所述第一延迟单元，用于接收所述初始时钟信号，将所述初始时钟信号延迟为第i时钟信号；以及，将所述初始时钟信号延迟为第i+1时钟信号；所述第二延迟单元，用于接收所述初始互补时钟信号，将所述初始互补时钟信号延迟为第i互补时钟信号；以及，将所述初始互补时钟信号延迟为第i+1互补时钟信号。

[0020] 上述方案中，所述参照差分信号包括：第一参照差分信号和第二参照差分信号；所述预设延迟电路包括：第三延迟单元和第四延迟单元；所述第三延迟单元，其输入端电连接所述第一延迟单元的输出端，用于按照所述预设延迟量将所述第i时钟信号延迟为时钟参照信号；所述时钟参照信号和所述第i互补时钟信号组成所述第一参照差分信号；所述第四延迟单元，其输入端电连接所述第二延迟单元的输出端，用于按照所述预设延迟量将所述第i互补时钟信号延迟为互补时钟参照信号；所述第i时钟信号和所述互补时钟参照信号组成所述第二参照差分信号。

[0021] 上述方案中，所述同或电路包括：第一同或门、第二同或门和第三同或门；所述第一同或门，其输入端分别电连接所述第二延迟单元的输出端和所述第三延迟单元的输出端，用于对所述第一参照差分信号进行同或处理，得到第一同或结果；所述第二同或门，其输入端分别电连接所述第一延迟单元的输出端和所述第二延迟单元的输出端，用于对所述第i差分信号进行同或处理，得到第二同或结果；所述第三同或门，其输入端分别电连接所述第一延迟单元的输出端和所述第四延迟单元的输出端，用于对所述第二参照差分信号进行同或处理，得到第三同或结果。

[0022] 上述方案中，所述积分电路包括：第一积分单元、第二积分单元和第三积分单元；所述第一积分单元，其输入端电连接所述第一同或门的输出端，用于对所述第一同或结果进行积分处理，得到第一积分电压；所述第二积分单元，其输入端电连接所述第二同或门的输出端，用于对所述第二同或结果进行积分处理，得到第二积分电压；所述第三积分单元，其输入端电连接所述第三同或门的输出端，用于对所述第三同或结果进行积分处理，得到第三积分电压。

[0023] 上述方案中，所述比较电路包括：第一比较器和第二比较器；所述比较结果包括：第一比较结果和第二比较结果；所述第一比较器，其第一输入端电连接所述第二积分单元的输出端，其第二输入端电连接所述第一积分单元的输出端，用于对所述第一积分电压和所述第二积分电压进行比较，得到所述第一比较结果；所述第二比较器，其第一输入端电连接所述第二积分单元的输出端，其第二输入端电连接所述第三积分单元的输出端，用于对所述第二积分电压和所述第三积分电压进行比较，得到所述第二比较结果。

[0024] 上述方案中，所述相位调整控制电路，还用于接收所述第一比较结果和所述第二比较结果，基于所述第一比较结果和所述第二比较结果，确定出所述第一积分电压、所述第二积分电压和所述第三积分电压中的最小值，从而确定出所述最小值对应的所述第i+1差分信号。

[0025] 上述方案中，所述相位调整控制电路，还用于若确定出所述第一参照差分信号为所述第i+1差分信号，则发送第一更新指令到所述第一延迟单元，以将所述第i延迟量更新为所述第i+1延迟量。

[0026] 上述方案中，所述相位调整控制电路，还用于若确定出所述第二参照差分信号为所述第i+1差分信号，则发送第二更新指令到所述第二延迟单元，以将所述第i延迟量更新为所述第i+1延迟量。

[0027] 本公开实施例还提供了一种存储器，所述存储器包括如上述方案中所述的偏移校准电路。

[0028] 上述方案中，所述存储器为动态随机存取存储器DRAM。

[0029] 由此可见，本公开实施例提供了一种偏移校准电路及存储器，偏移校准电路包括：可调延迟电路、相位检测电路和相位调整控制电路。其中，可调延迟电路，用于接收初始差分信号，按照第i延迟量将初始差分信号校准为第i差分信号；i大于等于1。相位检测电路，其输入端电连接可调延迟电路的输出端，用于对第i差分信号进行预设延迟处理，得到参照差分信号，以及，对第i差分信号和参照差分信号进行逻辑处理和比较，得到比较结果。相位调整控制电路，其输入端电连接相位检测电路的输出端，其第一输出端电连接可调延迟电路的控制端，用于基于比较结果，在第i差分信号和参照差分信号中确定出偏移量最小的第i+1差分信号，并确定出第i+1差分信号对应的第i+1延迟量。可调延迟电路，还用于受控于相位调整控制电路，将第i延迟量更新为第i+1延迟量，以将初始差分信号校准为第i+1差分信号。可以理解的是，偏移校准电路能够将校准结果由第i差分信号更新为偏移量更小的第i+1差分信号，从而实现了对输入的初始差分信号CK0的相位偏移的自动检测及校准，这样，一方面，减小了差分信号的误差，提高了差分信号的质量，另一方面，降低了PCB板走线中关于减小差分信号偏移量的设计要求，降低了PCB板中走线的难度，减小了设计成本。

附图说明

[0030] 图1A为差分信号的偏移量的说明图一；

[0031] 图1B为差分信号的偏移量的说明图二；

[0032] 图2为本公开实施例提供的偏移校准电路的结构示意图一；

[0033] 图3为本公开实施例提供的偏移校准电路的信号示意图一；

[0034] 图4为本公开实施例提供的偏移校准电路的结构示意图二；

[0035] 图5为本公开实施例提供的偏移校准电路的结构示意图三；

[0036] 图6为本公开实施例提供的偏移校准电路的结构示意图四；

[0037] 图7为本公开实施例提供的偏移校准电路的结构示意图五；

[0038] 图8为本公开实施例提供的偏移校准电路的信号示意图二；

[0039] 图9为本公开实施例提供的偏移校准电路的信号示意图三；

[0040] 图10为本公开实施例提供的偏移校准电路的逻辑示意图；

[0041] 图11为本公开实施例提供的存储器的结构示意图。

具体实施方式

[0042] 为了使本公开的目的、技术方案和优点更加清楚，下面结合附图和实施例对本公开的技术方案进一步详细阐述，所描述的实施例不应视为对本公开的限制，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本公开保护的范围。

[0043] 在以下的描述中，涉及到“一些实施例”，其描述了所有可能实施例的子集，但是可以理解，“一些实施例”可以是所有可能实施例的相同子集或不同子集，并且可以在不冲突的情况下相互结合。

[0044] 如果发明文件中出现“第一/第二”的类似描述则增加以下的说明，在以下的描述中，所涉及的术语“第一\第二\第三”仅仅是区别类似的对象，不代表针对对象的特定排序，可以理解地，“第一\第二\第三”在允许的情况下可以互换特定的顺序或先后次序，以使这里描述的本公开实施例能够以除了在这里图示或描述的以外的顺序实施。

[0045] 除非另有定义，本文所使用的所有的技术和科学术语与属于本公开的技术领域的技术人员通常理解的含义相同。本文中所使用的术语只是为了描述本公开实施例的目的，不是旨在限制本公开。

[0046] 在集成电路中，部分信号会采用差分信号的形式进行传输，如时钟差分信号。差分信号包括了两个振幅相同但相位相反的信号，这两个信号在两根信号线上同时传输，信号接收端可以通过比较这两个信号的差值来判断差分信号的逻辑状态。相比于在一根信号线上传输的单端信号，差分信号具有抗干扰能力强、时序定位准确等优点。然而，由于差分信号包括了两个信号，这两个信号在传输过程中可能产生偏移量，从而影响到差分信号的准确度。

[0047] JEDEC（Joint Electron Device Engineering Council，联合电子设备工程委员会）的标准中定义了时钟差分信号的差分输入交叉点VIX，其为时钟信号（CK_t，true clock）和互补时钟信号（CK_c，complement clock）的实际交叉点的电平到接地电压VSS和电源电压VDD之间的中间电平的差值。为了保证差分时钟信号的建立时间（set‑up time）和保持时间（hold time），以及与时钟有关的输出倾斜参数符合要求，JEDEC的标准中限定了差分时钟信号的交叉点电压VIX的最大值和最小值。

[0048] 参考图1A，接地电压VSS和电源电压VDD之间的中间电平为VDD/2，则时钟信号CK_t和互补时钟信号CK_c的实际交叉点的电平到中间电平VDD/2的差值以双箭头示出，即为差分输入交叉点VIX。参考图1B，时钟信号CK_t和互补时钟信号CK_c之间的偏移量为0，即不存在偏移，则差分输入交叉点VIX为0，即时钟信号CK_t和互补时钟信号CK_c的实际交叉点的电平为中间电平VDD/2。可以理解的是，当差分输入交叉点VIX的绝对值越小，则时钟信号CK_t和互补时钟信号CK_c之间的偏移量越小，差分时钟信号越接近于理想状态。

[0049] 相关技术中，通常是通过对PCB板的走线精心计算，来控制差分时钟信号的相位，以减小差分时钟信号中的偏移量。然而，随着系统的集成度和复杂度的不断提高，以及时钟频率的不断提升，走线线路设计的设计成本和PCB走线成本不断加大，差分时钟信号的相位越来越难以得到有效控制。

[0050] 图2为本公开实施例提供的偏移校准电路的一个可选的结构示意图，如图2所示，偏移校准电路80包括：可调延迟电路10、相位检测电路20和相位调整控制电路30。可调延迟电路10用于接收初始差分信号CK0，按照第i延迟量将初始差分信号CK0校准为第i差分信号CKi。相位检测电路20的输入端电连接可调延迟电路10的输出端。相位检测电路20用于对第i差分信号CKi进行预设延迟处理，得到第i差分信号CKi对应的参照差分信号CKi/（图2中未示出），以及，对第i差分信号CKi和参照差分信号CKi/进行逻辑处理和比较，得到第i差分信号CKi对应的比较结果Fi。相位调整控制电路30的输入端电连接相位检测电路20的输出端，相位调整控制电路30的第一输出端电连接可调延迟电路10的控制端。相位调整控制电路30用于基于比较结果Fi，在第i差分信号CKi和参照差分信号CKi/中确定出偏移量最小的第i+1差分信号CK(i+1)，并确定出第i+1差分信号CK2对应的第i+1延迟量。可调延迟电路10还用于受控于相位调整控制电路，将第i延迟量更新为第i+1延迟量，以将初始差分信号CK0校准为第i+1差分信号CK(i+1)。

[0051] 本公开实施例中，可调延迟电路10可以通过对初始差分信号CK0中的两个信号分别施加一定的延迟量，控制初始差分信号CK0中的两个信号的相对延迟或相对提前，来完成对初始差分信号CK0的校准。相应的，第i延迟量和第i+1延迟量均包括了对初始差分信号CK0中的两个信号所分别施加的延迟量，可调延迟电路10可以按照第i延迟量或第i+1延迟量，将初始差分信号CK0分别校准为第i差分信号CKi或第i+1差分信号CK(i+1)。

[0052] 例如，初始差分信号CK0包括了初始时钟信号CK_t0和初始互补时钟信号CK_c0。若对初始时钟信号CK_t0施加了8ns的延迟，则意味着将初始时钟信号CK_t0相对于初始互补时钟信号CK_c0延迟了8ns。若对初始互补时钟信号CK_c0施加了4ns的延迟，则意味着将初始互补时钟信号CK_c0相对于初始时钟信号CK_t0延迟了4ns，也即将初始时钟信号CK_t0相对于初始互补时钟信号CK_c0提前了4ns。进而，若对初始时钟信号CK_t0施加了8ns的延迟，同时对初始互补时钟信号CK_c0施加了4ns的延迟，则意味着将初始时钟信号CK_t0相对于初始互补时钟信号CK_c0延迟了4ns。

[0053] 本公开实施例中，在可调延迟电路10按照第i延迟量将初始差分信号CK0校准为第i差分信号CKi之后，相位检测电路20可以从可调延迟电路10的输出端获取第i差分信号CKi，并对第i差分信号CKi进行预设延迟处理，得到第i差分信号CKi对应的参照差分信号CKi/。这里，预设延迟处理是按照预设延迟量进行延迟，预设延迟量的大小根据校准精度而设置。

[0054] 例如，参考图3，第i差分信号CKi包括了第i时钟信号CK_ti和第i互补时钟信号CK_ci。相位检测电路20可以对第i时钟信号CK_ti施加预设延迟量，得到对应的时钟参照信号CK_ti+，以及，对第i互补时钟信号CK_ci施加预设延迟量，得到对应的互补时钟参照信号CK_ci+，来完成对第i差分信号CKi的预设延迟处理。

[0055] 本公开实施例中，第i差分信号CKi对应的参照差分信号CKi/可以包括第一参照差分信号CKi_T/和第二参照差分信号CKi_C/。其中，第一参照差分信号CKi_T/包括了时钟参照信号CK_ti+和第i互补时钟信号CK_ci，而第二参照差分信号CK1_C/包括了第i时钟信号CK_ti和互补时钟参照信号CK_ci+。也就是说，第一参照差分信号CKi_T/是将第i时钟信号CK_ti相对于第i互补时钟信号CK_ci延迟了预设延迟量而得到的；第二参照差分信号CKi_C/是将第i互补时钟信号CK_ci相对于第i时钟信号CK_ti延迟了预设延迟量而得到的。第一参照差分信号CKi_T/可以看做是第i时钟信号CK_ti相对第i互补时钟信号CK_ci的延迟，第二参照差分信号CKi_C/可以看做是第i时钟信号CK_ti相对第i互补时钟信号CK_ci的提前，相对延迟和相对提前的变化量都是预设延迟量。

[0056] 本公开实施例中，相位检测电路20在对应于第i差分信号CKi的参照差分信号CKi/后，可以对第i差分信号CKi和参照差分信号CKi/进行逻辑处理和比较，得到第i差分信号CKi对应的比较结果Fi。进而，相位调整控制电路30可以基于比较结果Fi，在第i差分信号CKi和参照差分信号CKi/中确定出偏移量最小的差分信号，以将该偏移量最小的差分信号作为第i+1差分信号CK(i+1)，并确定出第i+1差分信号CK(i+1)对应的第i+1延迟量。这里，偏移量最小是指对应的差分信号的相位关系最接近于理想情况下的差分信号的相位关系，也就是说，偏移量最小的差分信号，其差分输入交叉点VIX的绝对值最小。

[0057] 例如，参考图3，在第i差分信号CKi和参照差分信号CKi/中，由第i时钟信号CK_ti和互补时钟参照信号CK_ci+组成的第二参照差分信号CKi_C/，其偏移量最小（由虚线示出）。因此，第i时钟信号CK_ti和互补时钟参照信号CK_ci+被确定为第i+1差分信号CK(i+1)。

[0058] 本公开实施例中，可调延迟电路10会受控于相位调整控制电路30，将第i延迟量更新为第i+1延迟量，以将初始差分信号CK0校准为第i+1差分信号CK(i+1)。也就是说，可调延迟电路10的输出由第i差分信号CKi更新为偏移量更小的第i+1差分信号CK(i+1)，从而实现对初始差分信号CK0的校准。

[0059] 本公开实施例中，若在第i差分信号CKi和参照差分信号CKi/中，第i差分信号CKi的偏移量最小，则第i差分信号CKi被确定为第i+1差分信号CK(i+1)，第i延迟量被作为第i+1延迟量。相应的，可调延迟电路10不会改变其设置，仍然按照第i延迟量将初始差分信号校准为第i差分信号CKi。

[0060] 需要说明的是，本公开实施例中的仅以初始差分信号为时钟差分信号举例，即偏移校准电路80不仅限于对时钟差分信号进行偏移校准。初始差分信号还可以是任意的差分信号，如差分数据选通信号DQS_t/DQS_c。

[0061] 可以理解的是，偏移校准电路80能够将校准结果由第i差分信号CKi更新为偏移量更小的第i+1差分信号CK(i+1)，从而实现了对输入的初始差分信号CK0的相位偏移的自动检测及校准，这样，一方面，减小了差分信号的误差，提高了差分信号的质量，另一方面，降低了PCB板走线中关于减小差分信号偏移量的设计要求，降低了PCB板中走线的难度，减小了设计成本。

[0062] 在本公开的一些实施例中，参考图2，若第i差分信号CKi未被确定为第i+1差分信号CK(i+1)，则偏移校准电路80还用于继续进行偏移校准，直至第N‑1差分信号CK(N‑1)被确定为第N差分信号CKN。

[0063] 需要说明的是，图2中的CKi可以表示第一差分信号CK1至第N差分信号CKN，图2中的Fi则可以表示第一差分信号CK1至第N差分信号CKN分别对应的比较结果F1至FN。在本公开实施例及相关附图中，所有标识中的标号i均指代了标号1 N中的任一个，以对应任一次~偏移校准中所产生的各个信号，后文不再赘述。

[0064] 本公开实施例中，第i差分信号CKi未被确定为第i+1差分信号CK(i+1)，即第i差分信号CKi在和参照差分信号CKi/的比较中，不是偏移量最小的，这意味着在当前校准精度下，仍旧可以进一步校准。

[0065] 相应的，在第i差分信号CKi未被确定为第i+1差分信号CK(i+1)的情况下，相位检测电路20可以继续获取可调延迟电路10所输出的第i+1差分信号CK(i+1)，对第i+1差分信号CK(i+1)进行预设延迟处理，得到第i+1差分信号CK(i+1)对应的参照差分信号CK(i+1)/（图2中未示出），以及，对第i+1差分信号CK(i+1)和参照差分信号CK(i+1)/进行逻辑处理和比较，得到第i+1差分信号CK(i+1)对应的比较结果F(i+1)。相位调整控制电路30可以基于比较结果F(i+1)，在第i+1差分信号CK(i+1)和参照差分信号CK(i+1)/中确定出偏移量最小的第i+2差分信号CK(i+2)，并确定出第i+2差分信号CK(i+2)对应的第三延迟量。可调延迟电路10则受控于相位调整控制电路，将第i+1延迟量更新为第三延迟量，以将初始差分信号CK0校准为第i+2差分信号CK(i+2)。以此类推，偏移校准电路80可以继续进行偏移校准，直至第N‑1差分信号CK(N‑1)被确定为第N差分信号CKN，也就是说，偏移校准电路80可以继续进行偏移校准，直至在当前校准精度下，无法进一步校准为止。

[0066] 可以理解的是，偏移校准电路80通过迭代的方式多次进行偏移校准，直到无法进一步校准为止，这样，实现了对输入的初始差分信号CK0的相位偏移的自动检测及校准，进一步减小了差分信号的误差，提高了差分信号的质量。

[0067] 在本公开的一些实施例中，参考图4，相位检测电路20包括：精度配置寄存器201、预设延迟电路202、同或电路203、积分电路204和比较电路205。精度配置寄存器201的输出端电连接预设延迟电路202的配置端。精度配置寄存器201用于存储预设延迟量，并将预设延迟量发送到预设延迟电路202。预设延迟电路202的输入端电连接可调延迟电路10的输出端。预设延迟电路202用于按照预设延迟量对第i差分信号CKi进行延迟，以得到参照差分信号CKi/。同或电路203的输入端分别电连接预设延迟电路202的输出端和可调延迟电路10的输出端。同或电路203用于对第i差分信号CKi和参照差分信号CKi/分别进行同或处理，得到多个同或结果Xi。积分电路204的输入端电连接同或电路203的输出端。积分电路204用于对多个同或结果Xi进行积分处理，得到对应的多个积分电压Vi。比较电路205的输入端电连接积分电路204的输出端。比较电路205用于对多个积分电压Vi中的两个进行比较，得到比较结果Fi。

[0068] 在本公开的一些实施例中，参考图5，相位调整控制电路30的第二输出端分别电连接同或电路203的控制端、积分电路204的控制端和比较电路205的控制端。相位调整控制电路30还用于发送使能信号En至同或电路203、积分电路204和比较电路205，以控制同或电路203、积分电路204和比较电路205运行或停止。

[0069] 本公开实施例中，相位调整控制电路30可以控制同或电路203、积分电路204和比较电路205运行或停止。例如，当相位调整控制电路30发送高电平的使能信号En至同或电路203、积分电路204和比较电路205，则同或电路203、积分电路204和比较电路205保持运行的状态；当相位调整控制电路30发送低电平的使能信号En至同或电路203、积分电路204和比较电路205，则同或电路203、积分电路204和比较电路205保持停止的状态。

[0070] 在本公开的一些实施例中，在第i差分信号CKi未被确定为第i+1差分信号CK(i+1)的情况下，即在当前校准精度下仍旧可以进一步校准的情况下，偏移校准电路80会控制同或电路203、积分电路204和比较电路205保持运行的状态。而在第i差分信号CKi被确定为第i+1差分信号CK(i+1)的情况下，即在当前校准精度下无法进一步校准的情况下，偏移校准电路80会控制同或电路203、积分电路204和比较电路205转换为停止的状态。

[0071] 可以理解的是，通过相位调整控制电路30，在可以进一步校准的情况下控制同或电路203、积分电路204和比较电路205保持运行的状态，在无法进一步校准的情况下控制同或电路203、积分电路204和比较电路205保持停止的状态，这样，避免了电路的无效运行，节省了功耗。

[0072] 在本公开的一些实施例中，参考图6，相位调整控制电路30的第三输出端电连接精度配置寄存器201的控制端。相位调整控制电路30还用于在第i差分信号CKi被确定为第i+1差分信号CK(i+1)的情况下，控制精度配置寄存器201减小预设延迟量。

[0073] 本公开实施例中，预设延迟量表征了偏移校准的精度。预设延迟量越小，则每一次校准结果相对于上一次校准结果的变化量越小，进而，所最终得到的较准结果的精度越高。在第i差分信号CKi被确定为第i+1差分信号CK(i+1)的情况下，即在当前校准精度下无法进一步校准的情况下，相位调整控制电路30可以控制精度配置寄存器201减小预设延迟量，同时控制同或电路203、积分电路204和比较电路205保持运行的状态，这样，偏移校准电路80可以按照减小后的预设延迟量进行进一步的校准，以得到更为精确的校准结果。例如，在预设延迟量为8ns的情况下，偏移校准电路80对初始差分信号CK0进行偏移校准，直至第i差分信号CKi被确定为第i+1差分信号CK(i+1)，即无法进一步校准。此时，偏移校准电路80可以控制精度配置寄存器201将预设延迟量缩小为4ns，按照缩小后的预设延迟量继续进行偏移校准，直至无法进一步校准。

[0074] 本公开实施例中，对预设延迟量的缩小可以多次进行，例如，可以设置预设延迟量缩小的次数为3。相应的，若按照缩小3次后的预设延迟量，初始差分信号CK0达到无法进一步被校准的情况，则相位调整控制电路30可以通过使能信号En控制同或电路203、积分电路204和比较电路205转换为停止的状态，即结束对初始差分信号CK0的偏移校准，将最终得到的校准结果输出。

[0075] 可以理解的是，在按照当前偏移校准的精度无法进一步校准的情况下，缩小预设延迟量，提高偏移校准的精度，继续进行精度更高的偏移校准。这样，先进行精度较低的校准，保证了校准的效率，使得当前的校准结果更快地接近最终的校准结果；再进行精度较高的校准，保证了最终的校准结果精度较高。

[0076] 图7是本公开实施例提供的偏移校准电路的一个可选的结构示意图，图8和图9为图7中各信号的两个示例的波形图。

[0077] 在本公开的一些实施例中，结合图6和图7，初始差分信号CK0包括初始时钟信号CK_t0和初始互补时钟信号CK_c0。第i差分信号CKi包括第i时钟信号CK_ti和第i互补时钟信号CK_ci。可调延迟电路10包括：第一延迟单元D1和第二延迟单元D2。

[0078] 其中，第一延迟单元D1，用于接收初始时钟信号CK_t0，将初始时钟信号CK_t0延迟为第i时钟信号CK_ti；以及，初始时钟信号CK_t0延迟为第i+1时钟信号CK_t(i+1)。第二延迟单元D2，用于接收初始互补时钟信号CK_c0，将初始互补时钟信号CK_c0延迟为第i互补时钟信号CK_ci；以及，将初始互补时钟信号CK_c0延迟为第i+1互补时钟信号CK_c(i+1)。

[0079] 本公开实施例中，第一延迟单元D1可以对初始时钟信号CK_t0施加延迟，第二延迟单元D2可以对初始互补时钟信号CK_c0施加延迟，以实现对初始差分信号的校准。在第i次进行的偏移校准中，第一延迟单元D1和第二延迟单元D2首先会按照第i延迟量对初始差分信号CK0进行校准，第i延迟量包括了初始时钟信号CK_t0对应的延迟量以及初始互补时钟信号CK_c0对应的延迟量。例如，第一延迟单元D1按照第i延迟量将初始时钟信号CK_t0延迟4ns，得到第i时钟信号CK_ti，同时，第二延迟单元D2按照第i延迟量将初始互补时钟信号CK_c0延迟6ns，得到第i互补时钟信号CK_ci，从而得到了第i差分信号CKi。

[0080] 相应的，在相位调整控制电路30确定出了第i+1差分信号CK(i+1)以及对应的第i+1延迟量后，第一延迟单元D1和第二延迟单元D2首先会按照第i+1延迟量对初始差分信号CK0进行校准，得到第i+1差分信号CK(i+1)。由于第i+1差分信号CK(i+1)是在第i差分信号CKi的基础上得到的，因此，在第一延迟单元D1和第二延迟单元D2所保存的第i延迟量的基础上叠加变化值，便将第i延迟量更新为第i+1延迟量。例如，将第i+1差分信号CK(i+1)与第i差分信号CKi相比，第i+1时钟信号CK_t(i+1)比第i时钟信号CK_ti延迟了2ns，第i+1互补时钟信号CK_c(i+1)与第i互补时钟信号CK_ci没有延迟，则仅需在第一延迟单元D1的延迟设置上再增加2ns，而第二延迟单元D2的延迟设置不变，这样，便可将第一延迟单元D1和第二延迟单元D2所保存的第i延迟量更新为第i+1延迟量。

[0081] 在本公开的一些实施例中，结合图6和图7，参照差分信号CKi/包括：第一参照差分信号CKi_T/和第二参照差分信号CKi_C/。预设延迟电路202包括：第三延迟单元D3和第四延迟单元D4。

[0082] 其中，第三延迟单元D3的输入端电连接第一延迟单元D1的输出端。第三延迟单元D3用于按照预设延迟量将第i时钟信号CK_ti延迟为时钟参照信号CK_ti+；时钟参照信号CK_ti+和第i互补时钟信号CK_ci组成第一参照差分信号CKi_T/。第四延迟单元D4的输入端电连接第二延迟单元D2的输出端。第四延迟单元D4用于按照预设延迟量将第i互补时钟信号CK_ci延迟为互补时钟参照信号CK_ci+；第i时钟信号CK_ti和互补时钟参照信号CK_ci+组成第二参照差分信号CKi_C/。

[0083] 本公开实施例中，参考图8或图9，第i时钟信号CK_ti被延迟为时钟参照信号CK_ti+，第i互补时钟信号CK_ci被延迟为互补时钟参照信号CK_ci+。相比于第i差分信号CKi，由时钟参照信号CK_ti+和第i互补时钟信号CK_ci组成的第一参照差分信号CKi_T/仅将第i差分信号CKi中的第i时钟信号CK_ti延迟，而由第i时钟信号CK_ti和互补时钟参照信号CK_ci+组成的第二参照差分信号CKi_C/仅将第i差分信号CKi中的第i互补时钟信号CK_ci延迟。这样，第i差分信号CKi可以与这两个不同方向进行偏移的差分信号（第一参照差分信号CKi_T/和第二参照差分信号CKi_C/）进行比较，以在此次偏移校准中，确定出合适的校准结果。

[0084] 在本公开的一些实施例中，结合图6和图7，同或电路203包括：第一同或门Xnor1、第二同或门Xnor2和第三同或门Xnor3。

[0085] 其中，第一同或门Xnor1的输入端分别电连接第二延迟单元D2的输出端和第三延迟单元D3的输出端。第一同或门Xnor1用于对第一参照差分信号CKi_T/（即时钟参照信号CK_ti+和第i互补时钟信号CK_ci）进行同或处理，得到第一同或结果Xi_1。第二同或门Xnor2的输入端分别电连接第一延迟单元D1的输出端和第二延迟单元D2的输出端。第二同或门Xnor2用于对第i差分信号CKi（即第i时钟信号CK_ti和第i互补时钟信号CK_ci）进行同或处理，得到第二同或结果Xi_2。第三同或门Xnor3的输入端分别电连接第一延迟单元D1的输出端和第四延迟单元D4的输出端。第三同或门Xnor3用于对第二参照差分信号CKi_C/（即第i时钟信号CK_ti和互补时钟参照信号CK_ci+）进行同或处理，得到第三同或结果Xi_3。

[0086] 本公开实施例中，参考图8或图9，图8或图9示例出了第一同或结果Xi_1、第二同或结果Xi_2和第三同或结果Xi_3的波形。需要说明的是，同或逻辑运算是在两个输入信号的电平相同时为“1”（即为高电平），在两个输入信号的电平不同时为“0”（即为低电平）。

[0087] 由于理想状态下，差分信号中的两个信号互为反相，若对这互为反相的两个信号进行同或处理，则输出的结果恒为“0”（即恒为低电平）。可以理解的是，第一同或结果Xi_1、第二同或结果Xi_2和第三同或结果Xi_3中，高电平占比最少的信号，最接近于理想的差分信号所得到同或结果。

[0088] 可以理解的是，利用同或逻辑运算的特点，确定出差分信号的两个信号之间电平相等的区域。同时，由于理想状态的差分信号的两个信号之间不存在电平相等的区域。因此，可以通过同或结果确定出最接近于理想状态的差分信号。

[0089] 在本公开的一些实施例中，结合图6和图7，积分电路204包括：第一积分单元In1、第二积分单元In2和第三积分单元In3。第一积分单元In1的输入端电连接第一同或门Xnor1的输出端，第一积分单元In1用于对第一同或结果Xi_1进行积分处理，得到第一积分电压Vi_1。第二积分单元In2的输入端电连接第二同或门Xnor2的输出端，第二积分单元In2用于对第二同或结果Xi_2进行积分处理，得到第二积分电压Vi_2。第三积分单元In3的输入端电连接第三同或门Xnor3的输出端，第三积分单元In3用于对第三同或结果Xi_3进行积分处理，得到第三积分电压Vi_3。

[0090] 本公开实施例中，参考图8或图9，积分电压的大小，等于同或结果在一个周期内的定积分。例如，图8示出的第一同或结果Xi_1，其一个周期内，有0.3个周期为高电平VDD，有0.6个周期为低电平VSS，则第一同或结果Xi_1在一个周期内的定积分为0.3VDD+0.6VSS，由于低电平VSS可以认为是0，因此，第一积分电压Vi_1为0.3VDD。可以看出，积分电压的大小反映了其对应的同或结果中高电平的占比，例如，图8中的第一积分电压Vi_1为0.3VDD，说明第一同或结果Xi_1的一个周期内有0.3个周期为高电平。

[0091] 类似的，在图8中，第二积分电压Vi_2为0.2VDD，说明第二同或结果Xi_2的一个周期内有0.2个周期为高电平；第三积分电压Vi_3为0.1VDD，说明第三同或结果Xi_3的一个周期内有0.1个周期为高电平。而在图9中，第一积分电压Vi_1为0.1VDD，说明第一同或结果Xi_1的一个周期内有0.1个周期为高电平；第二积分电压Vi_2为0.2VDD，说明第二同或结果Xi_2的一个周期内有0.2个周期为高电平；第三积分电压Vi_3为0.3VDD，说明第三同或结果Xi_3的一个周期内有0.3个周期为高电平。

[0092] 可以理解的是，将同或结果处理为积分电压，更易于在后续进行处理和比较。由于积分电压的大小反映了高电平占比，即反映了对应的差分信号中电平相等的区域的占比，因此，通过对积分电压的处理，可以确定出电平相等的区域的占比最小的差分信号，即确定出最接近于理想状态的差分信号。

[0093] 在本公开的一些实施例中，结合图6和图7，比较电路205包括：第一比较器A1和第二比较器A2。比较结果Fi包括：第一比较结果Fi_1和第二比较结果Fi_2。第一比较器A1的第一输入端电连接第二积分单元In2的输出端，第一比较器A1的第二输入端电连接第一积分单元In1的输出端。第一比较器A1用于对第一积分电压Vi_1和第二积分电压Vi_2进行比较，得到第一比较结果Fi_1。第二比较器A2的第一输入端电连接第二积分单元In2的输出端，第二比较器A2的第二输入端电连接第三积分单元In3的输出端。第二比较器A2用于对第二积分电压Vi_2和第三积分电压Vi_3进行比较，得到第二比较结果Fi_2。

[0094] 本公开实施例中，由于积分电压的大小反映了其对应的同或结果中高电平的占比，因此，对各个积分电压的大小进行比较，也即是对各个同或结果中高电平的占比进行比较。由于由差分信号得到的同或结果，其高电平占比越少，越接近于理想的差分信号所得到同或结果，因此，通过对各个同或结果中高电平的占比进行比较，可以确定出最接近于理想的差分信号。

[0095] 本公开实施例中，参考图7，第二积分电压Vi_2被传输到第一比较器A1的第一输入端以及第二比较器的第一输入端，第一积分电压Vi_1被传输到第一比较器A1的第二输入端，第三积分电压Vi_3被传输到第二比较器A2的第二输入端。

[0096] 结合图7和图8，在图8中，由于第二积分电压Vi_2小于第一积分电压Vi_1，因此第一比较器A1输出第一比较结果Fi_1为“0”；相应的，由于第二积分电压Vi_2大于第三积分电压Vi_3，因此第二比较器A2输出第二比较结果Fi_2为“1”。

[0097] 结合图7和图9，在图9中，由于第二积分电压Vi_2大于第一积分电压Vi_1，因此第一比较器A1输出第一比较结果Fi_1为“1”；相应的，由于第二积分电压Vi_2小于第三积分电压Vi_3，因此第二比较器A2输出第二比较结果Fi_2为“0”。

[0098] 可以理解的是，由于积分电压的大小反映了高电平占比，即反映了对应的差分信号中电平相等的区域的占比，因此，通过对积分电压进行比较，确定出各积分电压的大小关系，这样，可以确定出电平相等的区域的占比最小的差分信号，即确定出最接近于理想状态的差分信号。

[0099] 在本公开的一些实施例中，结合图6和图7，相位调整控制电路30还用于接收第一比较结果Fi_1和第二比较结果Fi_2，基于第一比较结果Fi_1和第二比较结果Fi_2，确定出第一积分电压Vi_1、第二积分电压Vi_2和第三积分电压Vi_3中的最小值，从而确定出该最小值对应的第i+1差分信号。

[0100] 本公开实施例中，结合图7和图8，若第一比较结果Fi_1为“0”，而第二比较结果Fi_2为“1”，则相位调整控制电路30可以确定出第二积分电压Vi_2小于第一积分电压Vi_1，且第二积分电压Vi_2大于第三积分电压Vi_3，即第三积分电压Vi_3为最小的积分电压，从而，相位调整控制电路30可以确定出第三积分电压Vi_3对应的第二参照差分信号CKi_C/为第i+1差分信号CK(i+1)。

[0101] 结合图7和图9，若第一比较结果Fi_1为“1”，而第二比较结果Fi_2为“0”，则相位调整控制电路30可以确定出第二积分电压Vi_2大于第一积分电压Vi_1，且第二积分电压Vi_2小于第三积分电压Vi_3，即第一积分电压Vi_1为最小的积分电压，从而，相位调整控制电路30可以确定出第一积分电压Vi_1对应的第一参照差分信号CKi_T/为第i+1差分信号CK(i+
1)。

[0102] 相应的，若第一比较结果Fi_1为“0”，而第二比较结果Fi_2也为“0”，则相位调整控制电路30可以确定出第二积分电压Vi_2小于第一积分电压Vi_1，且第二积分电压Vi_2小于第三积分电压Vi_3，即第二积分电压Vi_2为最小的积分电压，从而，相位调整控制电路30可以确定出第二积分电压Vi_1对应的第i差分信号CKi为第i+1差分信号CK(i+1)。

[0103] 需要说明的是，在实际使用中，第i差分信号Cki中的两个信号不会出现几乎同相的情况，因此，不会出现第i差分信号Cki对应的第二积分电压Vi_2为第一积分电压Vi_1、第二积分电压Vi_2和第三积分电压Vi_3中的最大值的情况，即不会出现第一比较结果Fi_1为“1”，而第二比较结果Fi_2也为“1”的情况。

[0104] 可以理解的是，由于积分电压的大小反映了高电平占比，即反映了对应的差分信号中电平相等的区域的占比，因此，确定出最小的积分电压，便确定出了电平相等的区域的占比最小的差分信号，即确定出了最接近于理想状态的差分信号。

[0105] 在本公开的一些实施例中，参考图7，相位调整控制电路30还用于若确定出第一参照差分信号CKi_T/（即时钟参照信号CK_ti+和第i互补时钟信号CK_ci）为第i+1差分信号CK(i+1)，则发送第一更新指令到第一延迟单元D1，以将第i延迟量更新为第i+1延迟量。

[0106] 本公开实施例中，若确定出第一参照差分信号CKi_T/为第i+1差分信号CK(i+1)，相位调整控制电路30会通过第一更新指令控制第一延迟单元D1，使第一延迟单元D1在其当前延迟量上增加第三延迟单元D3上所配置的延迟量。这样，可调延迟电路10中的第i延迟量更新为第i+1延迟量，第一延迟单元D1能够将初始时钟信号CK_t0延迟为时钟参照信号CK_ti+，而第二延迟单元D2仍将初始互补时钟信号CK_c0延迟为第i互补时钟信号CK_ci，也即，可调延迟电路10中的第i延迟量更新为第i+1延迟量，可调延迟电路10输出第i+1差分信号CK(i+1)。

[0107] 在本公开的一些实施例中，参考图7，相位调整控制电路30还用于若确定出第二参照差分信号Cki_C/（即第i时钟信号CK_ti和互补时钟参照信号CK_ci+）为第i+1差分信号，则发送第二更新指令到第二延迟单元D2，以将第i延迟量更新为第i+1延迟量。

[0108] 本公开实施例中，若确定出第二参照差分信号Cki_C/为第i+1差分信号，相位调整控制电路30会通过第二更新指令控制第二延迟单元D2，使第二延迟单元D2在其当前延迟量上增加第四延迟单元D4上所配置的延迟量。这样，可调延迟电路10中的第i延迟量更新为第i+1延迟量，第二延迟单元D2能够将初始互补时钟信号CK_c0延迟为互补时钟参照信号CK_ci+，而第一延迟单元D1仍将初始互补时钟信号CK_t0延迟为第i时钟信号CK_ti，也即，可调延迟电路10中的第i延迟量更新为第i+1延迟量，可调延迟电路10输出第i+1差分信号CK(i+1)。

[0109] 在本公开的一些实施例中，图7中的相位调整控制电路30可以执行图10示出的流程。

[0110] 结合图7和图10，相位调整控制电路30在接收第一比较结果Fi_1和第二比较结果Fi_2后，可以首先确定第一比较结果Fi_1和第二比较结果Fi_2是否相等。若第一比较结果Fi_1和第二比较结果Fi_2相等，则第一比较结果Fi_1为“0”，而第二比较结果Fi_2也为“0”，即第二积分电压Vi_2为最小的积分电压，第二积分电压Vi_1对应的第i差分信号CKi为第i+1差分信号CK(i+1)，这样，相位调整控制电路30会控制第一延迟单元D1和第二延迟单元D2不进行调整，可调延迟电路10仍旧输出第i差分信号CKi。

[0111] 若第一比较结果Fi_1和第二比较结果Fi_2不相等，则相位调整控制电路30会确定第一比较结果Fi_1是否为“1”。若第一比较结果Fi_1为“1”，那么，第二比较结果Fi_2为“0”，则第一积分电压Vi_1为最小的积分电压，第一积分电压Vi_1对应的第一参照差分信号CKi_T/为第i+1差分信号CK(i+1)，这样，相位调整控制电路30会控制第一延迟单元D1进行调整，使第一延迟单元D1在其当前延迟量上增加第三延迟单元D3上所配置的延迟量，可调延迟电路10输出第一参照差分信号CKi_T/。若第一比较结果Fi_1为“0”，那么，第二比较结果Fi_2为“1”，则第三积分电压Vi_3为最小的积分电压，第三积分电压Vi_3对应的第二参照差分信号CKi_C/为第i+1差分信号CK(i+1)，这样，相位调整控制电路30会控制第二延迟单元D2进行调整，使第二延迟单元D2在其当前延迟量上增加第四延迟单元D4上所配置的延迟量，可调延迟电路10输出第二参照差分信号CKi_C/。

[0112] 可以理解的是，相位调整控制电路30根据积分电压的比较结果，针对性地对第一延迟单元D1或第二延迟单元D2发送指令，控制第一延迟单元D1或第二延迟单元D2进行对应的调整，这样，以较少的指令和调整量，完成了对可调延迟电路10的延迟量的更新，节省了功耗，提高了效率。

[0113] 图11为本公开实施例提供的存储器的一个可选的结构示意图，如图11所示，存储器90包括上述实施例提供的偏移校准电路80。

[0114] 在本公开的一些实施例中，参考图11，存储器90为动态随机存取存储器DRAM。

[0115] 需要说明的是，在本文中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。

[0116] 上述本公开实施例序号仅仅为了描述，不代表实施例的优劣。本公开所提供的几个方法实施例中所揭露的方法，在不冲突的情况下可以任意组合，得到新的方法实施例。本公开所提供的几个产品实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的产品实施例。本公开所提供的几个方法或设备实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的方法实施例或设备实施例。

[0117] 以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。