忆阻器的仿真方法、装置、计算设备及可读存储介质

摘要

本发明涉及计算机技术领域，公开了一种忆阻器的仿真方法、装置、计算设备及可读存储介质，忆阻器包括忆阻器阵列和缓存，方法包括：响应于设置权重阵列的指令，将权重阵列填充至忆阻器阵列上；在随机时长的延迟期间模拟电脉冲的设置；基于模拟电脉冲的设置，对缓存中的数据在忆阻器阵列中与权重阵列的计算过程进行仿真。本发明的技术方案实现了对忆阻器计算过程的仿真，提升了忆阻器仿真的准确性。

权利要求

1.一种忆阻器的仿真方法，所述忆阻器包括忆阻器阵列和缓存，所述方法包括：响应于设置权重阵列的指令，将所述权重阵列填充至所述忆阻器阵列上；

在随机时长的延迟期间模拟电脉冲的设置；

基于所述模拟电脉冲的设置，创建用于仿真所述缓存的类，对所述缓存的运行过程进行仿真，该类包括所述忆阻器阵列的输入缓存队列和输出缓存队列；

当所述输出缓存队列满时，将所述输出缓存队列中的数据搬运至所述忆阻器的内存中；

当所述输出缓存队列未满，且所述输入缓存队列为空时，将所述忆阻器的内存中的数据搬运到所述输入缓存队列中，调用用于计算的指令，将所述输入缓存队列中的数据与所述权重阵列进行阵列相乘运算；

当所述输出缓存队列未满，且所述输入缓存队列中存在数据时，调用用于计算的指令，将所述输入缓存队列中的数据与所述权重阵列进行阵列相乘运算；

其中，所述将所述输入缓存队列中的数据与所述权重阵列进行阵列相乘运算，包括：在每个相对时间单位，从所述输入缓存队列中获取一个向量；

将该向量与所述权重阵列进行阵列相乘运算，将运算结果放置到所述输出缓存队列中；

更新所述忆阻器的定时器，保存所述用于计算的指令的状态，直到所述输入缓存队列中的向量全部运算完毕。

2.根据权利要求1所述的方法，还包括：

对所述忆阻器进行初始化，设置所述忆阻器计算时所需的权重阵列的宽度和高度。

3.根据权利要求2所述的方法，还包括：

创建用于仿真所述忆阻器阵列存储权重阵列的类，对所述忆阻器阵列存储所述权重阵列的过程进行仿真，该类包括用于设置所述忆阻器阵列的宽度的第一成员和用于设置所述忆阻器阵列的高度的第二成员；

如果所述权重阵列的宽度大于所述第一成员对应的值或权重阵列的高度大于所述第二成员对应的值，则触发异常处理。

4.根据权利要求1所述的方法，还包括：

创建用于进行激活函数运算的指令；

通过所述用于进行激活函数运算的指令，将所述输入缓存队列中的数据与所述权重阵列进行阵列相乘运算的结果进行激活函数运算。

5.根据权利要求1至3中任一项所述的方法，所述随机时长的延迟的取值范围为1‑1500个时钟周期。

6.一种忆阻器的仿真装置，包括：

权重阵列填充模块，适于响应于设置权重阵列的指令，将所述权重阵列填充至所述忆阻器的忆阻器阵列上，在随机时长的延迟期间模拟电脉冲的设置；

计算过程仿真模块，适于基于模拟电脉冲的设置，创建用于仿真所述缓存的类，对所述缓存的运行过程进行仿真，该类包括所述忆阻器阵列的输入缓存队列和输出缓存队列，当所述输出缓存队列满时，将所述输出缓存队列中的数据搬运至所述忆阻器的内存中，当所述输出缓存队列未满，且所述输入缓存队列为空时，将所述忆阻器的内存中的数据搬运到所述输入缓存队列中，调用用于计算的指令，在每个相对时间单位，从所述输入缓存队列中获取一个向量，将该向量与所述权重阵列进行阵列相乘运算，将运算结果放置到所述输出缓存队列中，更新所述忆阻器的定时器，保存所述用于计算的指令的状态，直到所述输入缓存队列中的向量全部运算完毕，当所述输出缓存队列未满，且所述输入缓存队列中存在数据时，调用用于计算的指令，在每个相对时间单位，从所述输入缓存队列中获取一个向量，将该向量与所述权重阵列进行阵列相乘运算，将运算结果放置到所述输出缓存队列中，更新所述忆阻器的定时器，保存所述用于计算的指令的状态，直到所述输入缓存队列中的向量全部运算完毕。

7.根据权利要求6所述的装置，还包括：

初始化模块，适于设置所述忆阻器计算时所需的权重阵列的宽度和高度；

权重阵列存储模块，适于创建用于仿真所述忆阻器阵列存储权重阵列的类，对所述忆阻器阵列存储所述权重阵列的过程进行仿真，该类包括用于设置所述忆阻器阵列的宽度的第一成员、用于设置所述忆阻器阵列的高度的第二成员。

8.一种计算设备，包括：

至少一个处理器；以及

存储器，存储有程序指令，其中，所述程序指令被配置为适于由所述至少一个处理器执行，所述程序指令包括用于执行如权利要求1至5中任一项所述方法的指令。

9.一种存储有程序指令的可读存储介质，当所述程序指令被计算设备读取并执行时，使得所述计算设备执行如权利要求1至5中任一项所述方法。

说明书

忆阻器的仿真方法、装置、计算设备及可读存储介质

技术领域

[0001] 本发明涉及计算机技术领域，尤其涉及一种忆阻器的仿真方法、装置、计算设备及可读存储介质。

背景技术

[0002] 在传统的冯诺依曼体系结构的计算机中，由于存储和计算的分离导致在处理数据时，大部分时间和能耗均消耗在内存和运算器之间搬运数据的过程中，例如从内存搬运4个字节到处理器寄存器所消耗的能量，大概是进行一个浮点计算的25倍，因此近年来如何设计出一个计算器件距离内存器件更近的体系结构成为热点问题。在此背景下，Peng Yao等人发明的基于忆阻器的计算器件为解决这个问题带来了曙光，基于忆阻器存算一体的新器件以非常低的功耗成功解决了卷积神经网络的计算需求。因此，构造基于忆阻器的计算机的微体系结构的仿真方法，用来探索基于忆阻器的计算机的微体系结构设计空间的功耗和性能问题，具有重要意义。

[0003] 目前，有一些针对DRAM的存算一体的模拟器探索了基于DRAM和CMOS的存算一体器件的微体系结构设计空间，对基于DRAM的存算一体器件进行时间性能和功耗进行了建模。而基于DRAM与基于忆阻器的存算一体器件的机制相差甚远，尽管二者在设计思路上有一定相似性，但因为两者实现的器件不同，使得基于DRAM建立的模型很难应用在基于忆阻器存算一体器件的微体系结构的探索上。另外，Zhang等人基于忆阻器的物理特性，分析了忆阻器的物理特性，并对其进行了仿真，但是他们的工作偏重器件的物理实现，并不关心忆阻器的时间性能等特征。而事实上，将忆阻器根据仿真特征深度整合，不断寻找设计的最优选择，才能制造出工业界可用的基于忆阻器的计算机，而现有的仿真方法都不能实现这个目标。

[0004] 为此，亟需一种忆阻器的仿真方案，以解决现有技术方案中存在的问题。

发明内容

[0005] 为此，本发明提供一种忆阻器的仿真方法、装置、计算设备及可读存储介质，以解决或至少缓解上面存在的问题。

[0006] 根据本发明的第一个方面，提供了一种忆阻器的仿真方法，忆阻器包括忆阻器阵列和缓存，方法包括：响应于设置权重阵列的指令，将权重阵列填充至忆阻器阵列上；在随机时长的延迟期间模拟电脉冲的设置；基于模拟电脉冲的设置，对缓存中的数据在忆阻器阵列中与权重阵列的计算过程进行仿真。

[0007] 可选地，在根据本发明的忆阻器的仿真方法中，还包括：对忆阻器进行初始化，设置忆阻器计算时所需的权重阵列的宽度和高度。

[0008] 可选地，在根据本发明的忆阻器的仿真方法中，还包括：创建用于仿真忆阻器阵列存储权重阵列的类，对忆阻器阵列存储权重阵列的过程进行仿真，该类包括用于设置忆阻器阵列的宽度的第一成员和用于设置忆阻器阵列的高度的第二成员；如果权重阵列的宽度大于第一成员对应的值或权重阵列的高度大于第二成员对应的值，则触发异常处理。

[0009] 可选地，在根据本发明的忆阻器的仿真方法中，对缓存中的数据在忆阻器阵列中与权重阵列的计算过程进行仿真，包括：创建用于仿真缓存的类，对缓存的运行过程进行仿真，该类包括忆阻器阵列的输入缓存队列和输出缓存队列；当输出缓存队列满时，将输出缓存队列中的数据搬运至忆阻器的内存中；当输出缓存队列未满，且输入缓存队列为空时，将忆阻器的内存中的数据搬运到输入缓存队列中，调用用于计算的指令，将输入缓存队列中的数据与权重阵列进行阵列相乘运算；当输出缓存队列未满，且输入缓存队列中存在数据时，调用用于计算的指令，将输入缓存队列中的数据与权重阵列进行阵列相乘运算。

[0010] 可选地，在根据本发明的忆阻器的仿真方法中，将输入缓存队列中的数据与权重阵列进行阵列相乘运算，还包括：在每个相对时间单位，从输入缓存队列中获取一个向量；将该向量与权重阵列进行阵列相乘运算，将运算结果放置到输出缓存队列中；更新忆阻器的定时器，保存用于计算的指令的状态，直到输入缓存队列中的向量全部运算完毕。

[0011] 可选地，在根据本发明的忆阻器的仿真方法中，还包括：创建用于进行激活函数运算的指令；通过用于进行激活函数运算的指令，将输入缓存队列中的数据与权重阵列进行阵列相乘运算的结果进行激活函数运算。

[0012] 可选地，在根据本发明的忆阻器的仿真方法中，随机时长的延迟的取值范围为1‑1500个时钟周期。

[0013] 根据本发明的第二个方面，提供一种忆阻器的仿真装置，包括：权重阵列填充模块，适于响应于设置权重阵列的指令，将权重阵列填充至忆阻器的忆阻器阵列上，在随机时长的延迟期间模拟电脉冲的设置；计算过程仿真模块，适于基于模拟电脉冲的设置，对忆阻器的缓存中的数据在忆阻器阵列中与权重阵列的计算过程进行仿真。

[0014] 可选地，在根据本发明的忆阻器的仿真装置中，还包括：初始化模块，适于设置忆阻器计算时所需的权重阵列的宽度和高度；权重阵列存储模块，适于创建用于仿真忆阻器阵列存储权重阵列的类，对忆阻器阵列存储权重阵列的过程进行仿真，该类包括用于设置忆阻器阵列的宽度的第一成员、用于设置忆阻器阵列的高度的第二成员。

[0015] 根据本发明的第三个方面，提供一种计算设备，包括：至少一个处理器；存储器，存储有程序指令，其中，程序指令被配置为适于由上述至少一个处理器执行，程序指令包括用于执行如上所述的方法的指令。

[0016] 根据本发明的第四个方面，提供一种存储有程序指令的可读存储介质，当该程序指令被计算设备读取并执行时，使得该计算设备执行如上所述的方法。

[0017] 根据本发明的技术方案，提供了一种忆阻器的仿真方法和装置，通过用于设置权重阵列的指令，将权重阵列填充在忆阻器阵列上，并通过在此过程中增加随机时长的延迟，模拟电脉冲的设置过程，提升了忆阻器仿真的准确性，通过填充到忆阻器阵列上的权重矩阵和忆阻器缓存中的数据对忆阻器的计算过程进行仿真，实现了对忆阻器计算过程的仿真。

[0018] 上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其它目的、特征和优点能够更明显易懂，以下特举本发明的具体实施方式。

附图说明

[0019] 为了实现上述以及相关目的，本文结合下面的描述和附图来描述某些说明性方面，这些方面指示了可以实践本文所公开的原理的各种方式，并且所有方面及其等效方面旨在落入所要求保护的主题的范围内。通过结合附图阅读下面的详细描述，本公开的上述以及其它目的、特征和优势将变得更加明显。遍及本公开，相同的附图标记通常指代相同的部件或元素。

[0020] 图1示出了根据本发明一个实施例的计算设备100的物理组件(即，硬件)的框图；

[0021] 图2示出了根据本发明一个实施例的忆阻器的仿真方法200的流程图；

[0022] 图3示出了根据本发明一个实施例的忆阻器的计算流程的示意图；

[0023] 图4示出了根据本发明一个实施例的包括忆阻器的计算设备的结构示意图；

[0024] 图5示出了根据本发明一个实施例的忆阻器的仿真装置500的示意图。

具体实施方式

[0025] 下面将参照附图更详细地描述本公开的示例性实施例。虽然附图中显示了本公开的示例性实施例，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施例所限制。相反，提供这些实施例是为了能够更透彻地理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。

[0026] 随着依赖不断缩小的工艺尺度和微体系结构的改进，基于CMOS的微处理器的性能和每个指令的功耗有了几个数量级的改进。但随着特征尺度逐步靠近物理极限，微处理器的性能和能效已经难以通过缩小工艺尺度进行改进了。同时，经过几十年的设计挖掘，微体系结构的设计空间也被榨干，难以再依赖微体系结构的创新改进现有的CMOS集成电路的性能。而新兴的深度学习等应用需要有巨大的并行算力支持，FPGA，GPU，以及针对深度学习特殊设计的芯片等在近年来不断改进，暂时性地满足了这种需要巨大算力的新应用的计算需求，但是也导致了能耗太大，性能增速放缓等问题。因此，这些应用迫切需要低能耗的处理器承担巨大算力的需求。

[0027] 由于需求端需要处理海量数据导致了上述问题，而在传统的冯诺依曼体系结构的计算机中，由于存储和计算的分离导致在处理数据时，大部分时间和能耗均消耗在内存和运算器之间搬运数据的过程中，例如从内存搬运4个字节到处理器寄存器所消耗的能量，大概是进行一个浮点计算的25倍，这类处理器在处理海量数据时是效能不友好的。因此，近年来如何设计出一个计算器件距离内存器件更近的体系结构成为热点问题。新的微体系结构被称为存内计算，传统的数字电路存内计算仍然很难彻底解决能耗，散热等问题，并且给工艺制造带来了巨大的额外的不确定性和复杂性。在此背景下，Peng Yao等人发明的基于忆阻器的计算器件为解决这个问题带来了曙光，基于忆阻器存算一体的新器件以非常低的功耗成功解决了卷积神经网络的计算需求。在基于忆阻器的存算一体器件中，忆阻器通过欧姆定律模拟乘法运算，然后并联n个电阻达到将个n电阻的电流相加的效果。

[0028] 忆阻器和传统CMOS电路的物理机制和设计思路完全不同，并且忆阻器存算一体器件目前只适合做乘加运算，不能支持逻辑，跳转和其它算法的实现。为了发挥基于忆阻器的计算器件在深度学习应用中的巨大加速价值，组合CMOS电路和忆阻器计算器件以形成一个实际可运行的计算机以克服近年来GPU等集成电路能耗过高的缺陷，具有巨大的产业价值。研发人员在数字集成电路的微体系结构的设计探索过程中，一直采用软件仿真器评估微体系结构的改变对现有应用的性能和标准测试例的功耗和性能的影响。这样的仿真方法主要是为了探索微体系结构更好的组合，并作为早期软件开发的原型系统。因此，对CMOS和忆阻器组合的电路进行仿真建模，构造基于忆阻器的计算机的微体系结构的仿真方法，用来探索基于忆阻器的计算机的微体系结构设计空间的功耗和性能问题，具有重要意义。

[0029] 目前，有一些针对DRAM的存算一体的模拟器探索了基于DRAM和CMOS的存算一体器件的微体系结构设计空间，对基于DRAM的存算一体器件进行时间性能和功耗进行了建模。而基于DRAM与基于忆阻器的存算一体器件的机制相差甚远，尽管二者在设计思路上有一定相似性，但因为两者实现的器件不同，基于DRAM建立的模型很难应用在基于忆阻器存算一体器件的微体系结构的探索上。另外，Zhang等人基于忆阻器的物理特性，分析了忆阻器的物理特性，并对其进行了仿真，但是他们的工作偏重器件的物理实现，并不关心忆阻器的时间性能等特征。而事实上，将忆阻器根据仿真特征深度整合，不断寻找设计的最优选择，才能制造出工业界可用的基于忆阻器的计算机，而现有的仿真方法都不能实现这个目标。为此，本发明提供了一种忆阻器的仿真方法、装置、计算设备及可读存储介质。

[0030] 图1示出了根据本发明一个实施例的计算设备100的物理组件(即，硬件)的框图。在基本配置中，计算设备100包括至少一个处理单元102和系统存储器104。根据一个方面，取决于计算设备的配置和类型，处理单元102可以实现为处理器。系统存储器104包括但不限于易失性存储(例如，随机存取存储器)、非易失性存储(例如，只读存储器)、闪速存储器、或者这样的存储器的任何组合。根据一个方面，系统存储器104中包括操作系统105和程序模块106，程序模块106中包括本发明的忆阻器的仿真装置500。

[0031] 根据一个方面，操作系统105例如适合于控制计算设备100的操作。此外，示例结合图形库、其他操作系统、或任何其他应用程序而被实践，并且不限于任何特定的应用或系统。在图1中通过在虚线108内的那些组件示出了该基本配置。根据一个方面，计算设备100具有额外的特征或功能。例如，根据一个方面，计算设备100包括额外的数据存储设备(可移动的和/或不可移动的)，例如磁盘、光盘、或者磁带。这样额外的存储在图1中是由可移动存储设备109和不可移动存储设备110示出的。

[0032] 如在上文中所陈述的，根据一个方面，在系统存储器104中存储有程序模块106。根据一个方面，程序模块106可以包括一个或多个应用程序，本发明不限制应用程序的类型，例如应用程序可以包括：电子邮件和联系人应用程序、文字处理应用程序、电子表格应用程序、数据库应用程序、幻灯片展示应用程序、绘画或计算机辅助应用程序、网络浏览器应用程序等。

[0033] 根据一个方面，可以在包括分立电子元件的电路、包含逻辑门的封装或集成的电子芯片、利用微处理器的电路、或者在包含电子元件或微处理器的单个芯片上实践示例。例如，可以经由其中在图1中所示出的每个或许多组件可以集成在单个集成电路上的片上系统(SOC)来实践示例。根据一个方面，这样的SOC设备可以包括一个或多个处理单元、图形单元、通信单元、系统虚拟化单元、以及各种应用功能，其全部作为单个集成电路而被集成(或“烧”)到芯片基底上。当经由SOC进行操作时，可以经由在单个集成电路(芯片)上与计算设备100的其他组件集成的专用逻辑来对在本文中所描述的功能进行操作。还可以使用能够执行逻辑操作(例如AND、OR和NOT)的其他技术来实践本发明的实施例，所述其他技术包括但不限于机械、光学、流体、和量子技术。另外，可以在通用计算机内或在任何其他任何电路或系统中实践本发明的实施例。

[0034] 根据一个方面，计算设备100还可以具有一个或多个输入设备112，例如键盘、鼠标、笔、语音输入设备、触摸输入设备等。还可以包括输出设备114，例如显示器、扬声器、打印机等。前述设备是示例并且也可以使用其他设备。计算设备100可以包括允许与其他计算设备118进行通信的一个或多个通信连接116。合适的通信连接116的示例包括但不限于：RF发射机、接收机和/或收发机电路；通用串行总线(USB)、并行和/或串行端口。

[0035] 如在本文中所使用的术语计算机可读介质包括计算机存储介质。计算机存储介质可以包括以任何用于存储信息(例如，计算机可读指示、数据结构、或程序模块)的方法或技术来实现的易失性的和非易失性的、可移动的和不可移动的介质。系统存储器104、可移动存储设备109、和不可移动存储设备110都是计算机存储介质的示例(即，存储器存储)。计算机存储介质可以包括随机存取存储器(RAM) 、只读存储器(ROM)、电可擦只读存储器(EEPROM)、闪速存储器或其他存储器技术、CD‑ROM、数字通用盘(DVD)或其他光存储、盒式磁带、磁带、磁盘存储器或其他磁存储设备、或者可用于存储信息并且可以由计算机设备100访问的任何其他制品。根据一个方面，任何这样的计算机存储介质都可以是计算设备100的一部分。计算机存储介质不包括载波或其他经传播的数据信号。

[0036] 根据一个方面，通信介质是由计算机可读指令、数据结构、程序模块、或者经调制的数据信号(例如，载波或其他传输机制)中的其他数据实施的，并且包括任何信息传递介质。根据一个方面，术语“经调制的数据信号”描述了具有一个或多个特征集或者以将信息编码在信号中的方式改变的信号。作为示例而非限制，通信介质包括诸如有线网络或直接有线连接之类的有线介质，以及诸如声学、射频(RF)、红外线的、以及其他无线介质之类的无线介质。

[0037] 在本发明的一个实施例中，计算设备100包括一个或多个处理器、以及存储有程序指令的一个或多个可读存储介质。当程序指令被配置为由一个或多个处理器执行时，使得计算设备执行本发明实施例中的忆阻器的仿真方法。

[0038] 图2示出了根据本发明一个实施例的忆阻器的仿真方法200的流程图。其中，方法200所涉及的忆阻器包括忆阻器阵列和缓存。

[0039] 忆阻器通常指的是一种电子器件，其电阻值可以被流过的电荷脉冲所改变。由于电阻值改变后能够永久保存，因此其可以作为永久内存及内存内计算的候选器件。图3示出了根据本发明一个实施例的忆阻器的计算流程的示意图。如图3所示，在忆阻器的计算流程中，数据首先输入到数模转换器（DAC）中，将数字信号转换为模拟信号，转换后输入到忆阻器阵列中进行计算，然后经过模数转换器（ADC）和激活函数得到最后的输出。

[0040] 如图2所示，在方法200的210中，对忆阻器进行初始化，设置忆阻器计算时所需的权重阵列的高度和宽度。

[0041] 根据本发明的实施例，创建用于仿真忆阻器阵列存储权重阵列的类，对忆阻器阵列存储权重阵列的过程进行仿真，其中，该用于仿真忆阻器阵列存储权重阵列的类包括用于设置忆阻器阵列的宽度的第一成员和用于设置忆阻器阵列的高度的第二成员。

[0042] 根据本发明的实施例，采用微体系结构领域的软件框架gem5用于对忆阻器的仿真，gem5框架通过C++、Python和Ruby编程实现对内存模型、CPU模型、硬件系统中各种对象和事件的支持，从而完整精确地模拟硬件系统的运行行为。

[0043] 具体地，在gem5memory中继承MemObject新建simMemristor类，用于仿真忆阻器阵列存储权重阵列，在simMemristor类中新增两个成员，第一成员totalWidth表示忆阻器阵列的实际宽度，第二成员totalHeight表示忆阻器阵列的实际高度，在初始化内存时设置第一成员和第二成员对应的忆阻器阵列的宽度和高度的值，设置忆阻器的物理参数。在对忆阻器进行初始化时，执行memristor_init指令，设置忆阻器计算时所需的权重阵列的高度height和宽度width，其中，height和width相当于忆阻器的指令参数。如果设置权重阵列的宽度大于第一成员对应的值或权重阵列的高度大于第二成员对应的值，则触发异常处理，即width<=totalWidth, height <=totalHeight,否则触发异常处理。可选地，当触发异常处理时，可以通过重载用于调试的调试函数来打印权重阵列的内容的方式，使调试函数支持对权重阵列的内容进行调试。

[0044] 在220中，响应于设置权重阵列的指令，将权重阵列填充至忆阻器阵列上。

[0045] 根据本发明的实施例，基于gem5框架增加一个用于设置权重阵列的指令set_weight，指令格式可以为set_weight r0 r1 r2,其中，r0代表权重阵列的宽度，r1代表权重矩阵的高度，r2代表所设置的权重阵列。r0的值需满足小于或等于忆阻器阵列的宽度的条件，r1的值需满足小于或等于忆阻器阵列的高度的条件，即r0 <= totalWidth, r1 <= totalHeight,否则触发异常处理。通过set_weight指令将存放在r2地址上的权重阵列填充在忆阻器阵列上，并且设置该权重阵列的宽度和高度。

[0046] 在230中，在随机时长的延迟期间模拟电脉冲的设置。

[0047] 根据本发明的实施例，在设置忆阻器的权重阵列时增加一个随机时长的延迟，实现CPU到内存的请求（request）存在一个随机时长的延迟，以模拟在将权重阵列填充至忆阻器的时候，设置电脉冲时需要多次设置和测量电导所需的时长。可选地，随机时长的延迟的取值范围为1‑1500个时钟周期（clock）的随机延迟。

[0048] 在240中，基于模拟电脉冲的设置，对缓存中的数据在忆阻器阵列中与权重阵列的计算过程进行仿真。

[0049] 根据本发明的实施例，创建一个用于仿真缓存的类，对缓存的运行过程进行仿真，该用于仿真缓存的类包括忆阻器阵列的输入缓存队列和输出缓存队列。具体地，继承simObject创建一个calObject类，该类包括两个参数，忆阻器阵列的输入缓存队列和忆阻器阵列的输出缓存队列。对忆阻器内部缓存进行仿真，在建立仿真系统时设置缓存的大小。

[0050] 在用于仿真缓存的类上实现以下事件：当输出缓存队列满时，将输出缓存队列中的数据搬运至忆阻器的内存中。当输出缓存队列未满，且输入缓存队列为空时，将忆阻器的内存中的数据搬运到输入缓存队列中，调用用于计算的指令，将输入缓存队列中的数据与权重阵列进行阵列相乘运算。当输出缓存队列未满，且输入缓存队列中存在数据时，调用用于计算的指令，将输入缓存队列中的数据与权重阵列进行阵列相乘运算。具体地，在每个相对时间单位，从输入缓存队列中获取一个向量。将该向量与权重阵列进行阵列相乘运算，将运算结果放置到输出缓存队列中。更新忆阻器的定时器，保存指令状态，直到输入缓存队列中的向量全部运算完毕。

[0051] 根据本发明的实施例，基于gem5框架增加一个用于计算的指令memristor_cal，指令格式可以为memristor_cal r0 r1 r2,其中，r0为输入向量地址，r1为输出向量地址，r2为向量的个数。通过memristor_cal指令，将数量为r2的高度为权重矩阵的宽的向量与权重矩阵相乘。每个相对时间单位（tick）的循环中，从calObject类的忆阻器阵列的输入缓存队列取一个向量，与权重阵列相乘运算后，将运算结果数据放回至calObject类的忆阻器阵列的输出缓存队列。更新一下系统tick(时钟)，保存指令状态，以便每次循环完成时均可以被流水线调度，实现了更好地融入基于gem5模拟忆阻器的流水线。然后进入下一次循环，直到数量为r2的向量全部运算完成。通过本发明的忆阻器的仿真方法，通过指令与缓存操作的深度融合，以仿真忆阻器器件在缓存加载、任务调度、以及流水线执行等方面的性能表现。

[0052] 根据本发明的实施例，增加一个用于进行激活函数运算的指令，将输入缓存队列中的数据与权重阵列进行阵列相乘运算后的结果进行激活函数运算，将最终的结果放置到输出缓存队列中。具体地，基于gem5增加一个用于进行激活函数运算的指令memristor_cal_with_relu，将从输入缓存队列中获取的向量与权重阵列进行阵列相乘运算的运算结果进行ReLU函数运算后输出。每运算一次激活函数运算，更新忆阻器的定时器（即系统tick）,以便每次运算完成时均可以被流水线调度，实现更好地融入忆阻器仿真的流水线。

[0053] 图4示出了根据本发明一个实施例的包括忆阻器的计算设备的结构示意图。根据本发明的一个实施例，针对如图4所示的包括忆阻器在内的计算设备进行了仿真，忆阻器包括忆阻器阵列和忆阻器缓存，在仿真过程中，创建了CPU、内存和内存总线（图中未示出）、连接忆阻器、建立L1缓存和L2缓存,以下是对忆阻器进行仿真的示例性代码：

[0054] 创建CPU

[0055] import m5

[0056] from m5.objects import *

[0057] system = System()

[0058] system.clk_domain = SrcClockDomain()

[0059] system.clk_domain.clock = '1GHz'

[0060] system.clk_domain.voltage_domain = VoltageDomain()

[0061] system.mem_mode = 'timing'system.mem_ranges = [AddrRange('512MB')][0062] 创建内存和内存总线

[0063] system.cpu = TimingSimpleCPU()

[0064] system.membus = SystemXBar()

[0065] system.cpu.icache_port = system.membus.slave

[0066] system.cpu.dcache_port = system.membus.slave

[0067] system.cpu.createInterruptController()

[0068] system.cpu.interrupts[0].pio = system.membus.master

[0069] system.cpu.interrupts[0].int_master = system.membus.slave

[0070] system.cpu.interrupts[0].int_slave = system.membus.master

[0071] system.system_port = system.membus.slave

[0072] system.mem_ctrl = DDR3_1600_8x8()

[0073] system.mem_ctrl.offset =0

[0074] system.mem_ctrl.range = system.mem_ranges[0]

[0075] system.mem_ctrl.port = system.membus.master

[0076] 连接忆阻器

[0077] system.mem_ctrlb = calObject(1024， 1024);

[0078] system.mem_ctrlb.offset = 1600 * 8 * 8;

[0079] system.mem_ctrlb.range = system.mem_ranges[1]

[0080] system.mem_ctrlb.port = system.membus.master

[0081] 建立缓存

[0082] from m5.objects import Cache

[0083] class L1Cache(Cache):

[0084]     """Simple L1 Cache with default values"""

[0085]     # Default parameters for both L1 I and D caches

[0086]     assoc = 2

[0087]     tag_latency = 2

[0088]     data_latency = 2

[0089]     response_latency = 2

[0090]     mshrs = 4

[0091]     tgts_per_mshr = 20

[0092]     def connectCPU(self, cpu):

[0093]         """Connect this cache's port to a CPU‑side port

[0094]            This must be defined in a subclass"""

[0095]         raise NotImplementedError

[0096]     def connectBus(self, bus):

[0097]         """Connect this cache to a memory‑side bus"""

[0098]         self.mem_side = bus.slave

[0099] class L1ICache(L1Cache):

[0100]     """Simple L1 instruction cache with default values"""

[0101]     # Set the default size

[0102]     size = '16kB'

[0103]     def connectCPU(self, cpu):

[0104]         """Connect this cache's port to a CPU icache port"""[0105]         self.cpu_side = cpu.icache_port

[0106] class L1DCache(L1Cache):

[0107]     """Simple L1 data cache with default values"""

[0108]     # Set the default size

[0109]     size = '64kB'

[0110]     def connectCPU(self, cpu):

[0111]         """Connect this cache's port to a CPU dcache port"""[0112]         self.cpu_side = cpu.dcache_port

[0113] class L2Cache(Cache):

[0114]     """Simple L2 Cache with default values"""

[0115]     # Default parameters

[0116]     size = '256kB'

[0117]     assoc = 8

[0118]     tag_latency = 20

[0119]     data_latency = 20

[0120]     response_latency = 20

[0121]     mshrs = 20

[0122]     tgts_per_mshr = 12

[0123]     def connectCPUSideBus(self, bus):

[0124]         """"Connect this cache to a cpu‑side bus"""

[0125]         self.cpu_side = bus.master

[0126]     def connectMemSideBus(self, bus):

[0127]         """"Connect this cache to a memory‑side bus"""

[0128]         self.mem_side = bus.slave

[0129] from caches import *

[0130] root = Root(full_system = False, system = system)

[0131] m5.instantiate()

[0132] 本发明还提供一种忆阻器的仿真装置，图5示出了根据本发明一个实施例的忆阻器的仿真装置500的示意图，如图5所示，忆阻器的仿真装置500包括权重阵列填充模块510、计算过程仿真模块520。可选地，忆阻器的仿真装置还包括初始化模块530和权重阵列存储模块540。

[0133] 权重阵列填充模块510，适于响应于设置权重阵列的指令，将权重阵列填充至忆阻器阵列上，在随机时长的延迟期间模拟电脉冲的设置。

[0134] 计算过程仿真模块520，适于基于模拟电脉冲的设置，对缓存中的数据在忆阻器阵列中与权重阵列的计算过程进行仿真。适于创建用于仿真缓存的类，对缓存的运行过程进行仿真，该类包括忆阻器阵列的输入缓存队列和输出缓存队列；当输出缓存队列满时，将输出缓存队列中的数据搬运至忆阻器的内存中；当输出缓存队列未满，且输入缓存队列为空时，将忆阻器的内存中的数据搬运到输入缓存队列中，调用用于计算的指令，将输入缓存队列中的数据与权重阵列进行阵列相乘运算；当输出缓存队列未满，且输入缓存队列中存在数据时，调用用于计算的指令，将输入缓存队列中的数据与权重阵列进行阵列相乘运算。还适于在每个相对时间单位，从输入缓存队列中获取一个向量；将该向量与权重阵列进行阵列相乘运算，将运算结果放置到输出缓存队列中；更新忆阻器的定时器，保存指令状态，直到输入缓存队列中的向量全部运算完毕。还适于创建用于进行激活函数运算的指令；通过用于进行激活函数运算的指令，将输入缓存队列中的数据与权重阵列进行阵列相乘运算的结果进行激活函数运算。

[0135] 初始化模块530，适于设置忆阻器计算时所需的权重阵列的宽度和高度。

[0136] 权重阵列存储模块540，适于创建用于仿真忆阻器阵列存储权重阵列的类，对忆阻器阵列存储权重阵列的过程进行仿真，该类包括用于设置忆阻器阵列的宽度的第一成员、用于设置忆阻器阵列的高度的第二成员。适于当权重阵列的宽度大于第一成员对应的值或权重阵列的高度大于第二成员对应的值，触发异常处理。

[0137] 需要说明的，关于权重阵列填充模块510、计算过程仿真模块520、初始化模块530和权重阵列存储模块540的工作原理及流程与忆阻器的仿真方法200相似，具体可以参考前述对忆阻器的仿真方法200中的描述，在此不做赘述。

[0138] 根据本发明的技术方案，提供了一种忆阻器的仿真方法和装置，通过用于设置权重阵列的指令，将权重阵列填充在忆阻器阵列上，并通过在此过程中增加随机时长的延迟，模拟电脉冲的设置过程，提升了忆阻器仿真的准确性，通过填充到忆阻器阵列上的权重矩阵和忆阻器缓存中的数据对忆阻器的计算过程进行仿真，实现了对忆阻器计算过程的仿真。

[0139] 进一步地，在每个相对时间单位的循环中，将从输入缓存队列中获取的向量与权重阵列进行阵列相乘运算，并更新定时器，然后进入下一次循环，直到输入缓存队列中的向量全部运算完毕，每次循环完成时均可以被流水线调度，实现了更好地融入基于gem5模拟忆阻器的流水线。

[0140] 这里描述的各种技术可结合硬件或软件，或者它们的组合一起实现。从而，本发明的方法和设备，或者本发明的方法和设备的某些方面或部分可采取嵌入有形媒介，例如可移动硬盘、U盘、软盘、CD‑ROM或者其它任意机器可读的存储介质中的程序代码(即指令)的形式，其中当程序被载入诸如计算机之类的机器，并被所述机器执行时，所述机器变成实践本发明的设备。

[0141] 在程序代码在可编程计算机上执行的情况下，移动终端一般包括处理器、处理器可读的存储介质(包括易失性和非易失性存储器和/或存储元件)，至少一个输入装置，和至少一个输出装置。其中，存储器被配置用于存储程序代码；处理器被配置用于根据该存储器中存储的所述程序代码中的指令，执行本发明的忆阻器的仿真方法。

[0142] 以示例而非限制的方式，可读介质包括可读存储介质和通信介质。可读存储介质存储诸如计算机可读指令、数据结构、程序模块或其它数据等信息。通信介质一般以诸如载波或其它传输机制等已调制数据信号来体现计算机可读指令、数据结构、程序模块或其它数据，并且包括任何信息传递介质。以上的任一种的组合也包括在可读介质的范围之内。

[0143] 在此处所提供的说明书中，算法和显示不与任何特定计算机、虚拟系统或者其它设备固有相关。各种通用系统也可以与本发明的示例一起使用。根据上面的描述，构造这类系统所要求的结构是显而易见的。此外，本发明也不针对任何特定编程语言。应当明白，可以利用各种编程语言实现在此描述的本发明的内容，并且上面对特定语言所做的描述是为了披露本发明的最佳实施方式。

[0144] 在此处所提供的说明书中，说明了大量具体细节。然而，能够理解，本发明的实施例可以在没有这些具体细节的情况下被实践。在一些实例中，并未详细示出公知的方法、结构和技术，以便不模糊对本说明书的理解。

[0145] 类似地，应当理解，为了精简本公开并帮助理解各个发明方面中的一个或多个，在上面对本发明的示例性实施例的描述中，本发明的各个特征有时被一起分组到单个实施例、图、或者对其的描述中。

[0146] 本领域那些技术人员应当理解在本文所公开的示例中的设备的模块或单元或组件可以布置在如该实施例中所描述的设备中，或者可替换地可以定位在与该示例中的设备不同的一个或多个设备中。前述示例中的模块可以组合为一个模块或者此外可以分成多个子模块。

[0147] 本领域那些技术人员可以理解，可以对实施例中的设备中的模块进行自适应性地改变并且把它们设置在与该实施例不同的一个或多个设备中。可以把实施例中的模块或单元或组件组合成一个模块或单元或组件，以及此外可以把它们分成多个子模块或子单元或子组件。除了这样的特征和/或过程或者单元中的至少一些是相互排斥之外，可以采用任何组合对本说明书中公开的所有特征以及如此公开的任何方法或者设备的所有过程或单元进行组合。除非另外明确陈述，本说明书中公开的每个特征可以由提供相同、等同或相似目的的替代特征来代替。

[0148] 此外，本领域的技术人员能够理解，尽管在此所述的一些实施例包括其它实施例中所包括的某些特征而不是其它特征，但是不同实施例的特征的组合意味着处于本发明的范围之内并且形成不同的实施例。

[0149] 此外，所述实施例中的一些在此被描述成可以由计算机系统的处理器或者由执行所述功能的其它装置实施的方法或方法元素的组合。因此，具有用于实施所述方法或方法元素的必要指令的处理器形成用于实施该方法或方法元素的装置。此外，装置实施例的在此所述的元素是如下装置的例子：该装置用于实施由为了实施该发明的目的的元素所执行的功能。

[0150] 如在此所使用的那样，除非另行规定，使用序数词“第一”、“第二”、“第三”等等来描述普通对象仅仅表示涉及类似对象的不同实例，并且并不意图暗示这样被描述的对象必须具有时间上、空间上、排序方面或者以任意其它方式的给定顺序。

[0151] 尽管根据有限数量的实施例描述了本发明，但是受益于上面的描述，本技术领域内的技术人员明白，在由此描述的本发明的范围内，可以设想其它实施例。此外，应当注意，本说明书中使用的语言主要是为了可读性和教导的目的而选择的，而不是为了解释或者限定本发明的主题而选择的。