3D CMOS图像传感器及其形成方法

摘要

本发明提供了一种3D CMOS图像传感器，涉及图像传感器领域，包括：衬底，所述衬底内包括至少一个光电二极管；P型阱区，所述P型阱区形成于所述衬底上且位于所述光电二极管上方，并与所述光电二极管连接；浮置扩散区，所述浮置扩散区形成于所述P型阱区上方，且与所述P型阱区连接；传输栅，所述传输栅浮置于所述衬底上方，且将所述P型阱区包围。通过将所述传输栅和浮置扩散区浮置于所述衬底上方，不占用衬底内光电二极管的面积，相对于传统2D平面结构，可以避免所述传输栅和浮置扩散区占用光电二极管面积,并且浮置扩散区可以自由扩展面积，增加满阱容量。

权利要求

1.一种3D CMOS图像传感器，其特征在于，包括：衬底，所述衬底内包括至少一个光电二极管，所述衬底上形成有掺杂多晶硅层，所述掺杂多晶硅层内形成有第一开口；

P型阱区，在所述第一开口内形成单晶硅层，在所述单晶硅层内离子注入P型离子形成P型阱区，所述P型阱区形成于所述光电二极管上方，并与所述光电二极管连接；

浮置扩散区，在所述P型阱区上方的单晶硅层内离子注入N型离子，以形成连接所述P型阱区的浮置扩散区，所述浮置扩散区形成于所述衬底上且位于所述P型阱区上方，并与所述P型阱区连接，所述P型阱区和所述浮置扩散区在所述第一开口内形成；

传输栅，所述传输栅浮置于所述衬底上方，且将所述P型阱区包围。

2.如权利要求1所述的3D CMOS图像传感器，其特征在于，所述P型阱区的顶面高度至少大于所述传输栅的顶面高度。

3.如权利要求1所述的3D CMOS图像传感器，其特征在于，还包括设置于所述传输栅与所述P型阱区之间的栅氧化层。

4.如权利要求1所述的3D CMOS图像传感器，其特征在于，还包括设置于所述传输栅与所述衬底之间的第一介质层，用于隔离所述传输栅与所述衬底。

5.一种3D CMOS图像传感器的形成方法，其特征在于，包括：提供一衬底，所述衬底上形成有至少一个光电二极管，

形成掺杂多晶硅层，所述掺杂多晶硅层覆盖所述衬底；

形成第一开口，所述第一开口至少贯穿所述掺杂多晶硅层并暴露出所述衬底；

在所述第一开口内依次形成P型阱区和浮置扩散区，所述浮置扩散区位于所述P型阱区上方；

刻蚀相邻的光电二极管之间的衬底上方的所述掺杂多晶硅层，得到相互分割的传输栅；

所述第一开口内依次形成P型阱区和浮置扩散区的步骤中包括：在所述第一开口内形成单晶硅层，所述单晶硅层填满所述第一开口；

在所述单晶硅层内注入P型离子以形成所述P型阱区；

在所述P型阱区上方的单晶硅层内注入N型离子以形成所述浮置扩散区。

6.如权利要求5所述的3D CMOS图像传感器的形成方法，其特征在于，采用选择性外延生长工艺形成所述单晶硅层。

7.如权利要求5所述的3D CMOS图像传感器的形成方法，其特征在于，形成掺杂多晶硅层的步骤之前，在所述衬底上形成第一介质层。

8.如权利要求5所述的3D CMOS图像传感器的形成方法，其特征在于，在形成第一开口的步骤之前，在所述掺杂多晶硅层上形成第二介质层。

9.如权利要求5所述的3D CMOS图像传感器的形成方法，其特征在于，在刻蚀相邻的光电二极管之间的衬底上方的所述掺杂多晶硅层步骤以后：形成第三介质层，以隔离相邻的像素区的所述传输栅。

10.如权利要求9所述的3D CMOS图像传感器的形成方法，其特征在于，在形成第三介质层的步骤后，还包括：在所述传输栅上方和所述浮置扩散区上方分别形成导电插塞。

11.如权利要求5所述的3D CMOS图像传感器的形成方法，其特征在于，在所述第一开口的侧壁形成栅氧化层，所述栅氧化层至少覆盖所述掺杂多晶硅层。

说明书

3D CMOS图像传感器及其形成方法

技术领域

[0001] 本发明涉及图像传感器领域，特别涉及一种3D CMOS图像传感器及其形成方法。

背景技术

[0002] 通常，图像传感器是指将光信号转换为电信号的装置。图像传感器单元类别主要有电荷耦合器件(CCD)和互补金属氧化物半导体(CMOS)器件。CMOS图像传感器和传统的CCD传感器相比，具有低功耗、低成本以及可与CMOS工艺相兼容等特点，因此得到越来越广泛的应用。

[0003] CMOS图像传感器包括由众多像素单元构成的像素阵列，像素单元是图像传感器实现感光的核心器件。常见的CMOS图像传感器为四晶体管结构(4Transistors，4T)单元，其像素单元中通常包含由一个光电二极管(Photo Diode，PD)和4个晶体管组成的有源像素结构。

[0004] 目前CMOS传感器技术中常用的4T结构比3T结构多一个传输栅（Transition Gate，TG），一个浮置扩散区（Floating Diffusion，FD）以获得更佳的性能和更小的噪声，但是增加的器件使得相应的光电二极管的面积减少即有效像素面积减少，如果为了提高有效像素面积而减少浮置扩散区面积，又会影响满阱容量，需要一种既有4T结构又不影响光电二极管的面积的CMOS图像传感器。

发明内容

[0005] 本发明的目的在于提供一种3D CMOS图像传感器及其形成方法，以解决4T结构的CMOS图像传感器中增加的传输栅和浮置扩散区减少了光电二极管的面积的问题。

[0006] 为解决上述技术问题，本发明提供一种3D CMOS图像传感器，包括：

[0007] 衬底，所述衬底内包括至少一个光电二极管；

[0008] P型阱区，所述P型阱区形成于所述光电二极管上方，并与所述光电二极管连接；

[0009] 浮置扩散区，所述浮置扩散区形成于所述衬底上且位于所述P型阱区上方，并与所述P型阱区连接；

[0010] 传输栅，所述传输栅浮置于所述衬底上方，且将所述P型阱区包围。

[0011] 可选的，所述P型阱区的顶面高度至少大于所述传输栅的顶面高度。

[0012] 可选的，还包括设置于所述传输栅与所述P型阱区之间的栅氧化层。

[0013] 可选的，还包括设置于所述传输栅与所述衬底之间的第一介质层，用于隔离所述传输栅与所述衬底。

[0014] 基于同一发明构思，本发明还提供一种3D CMOS图像传感器的形成方法，包括：

[0015] 提供一衬底，所述衬底上形成有至少一个光电二极管；

[0016] 形成掺杂多晶硅层，所述掺杂多晶硅层覆盖所述衬底；

[0017] 形成第一开口，所述第一开口至少贯穿所述掺杂多晶硅层，并暴露出所述衬底；

[0018] 在所述第一开口内依次形成P型阱区和浮置扩散区，所述浮置扩散区位于所述P型阱区上方；

[0019] 刻蚀相邻的光电二极管之间的衬底上方的所述掺杂多晶硅层，得到相互分割的传输栅。

[0020] 可选的，在所述第一开口内依次形成P型阱区和浮置扩散区的步骤中包括：

[0021] 在所述第一开口内形成单晶硅层，所述单晶硅层填满所述第一开口；

[0022] 在所述单晶硅层内注入P型离子，以形成所述P型阱区；

[0023] 在所述P型阱区上方的单晶硅层内注入N型离子，以形成所述浮置扩散区。

[0024] 可选的，采用选择性外延生长工艺形成所述单晶硅层。

[0025] 可选的，形成掺杂多晶硅层的步骤之前，在所述衬底上形成第一介质层。

[0026] 可选的，在形成第一开口的步骤之前，在所述掺杂多晶硅层上形成第二介质层。

[0027] 可选的，在刻蚀相邻的光电二极管之间的衬底上方的所述掺杂多晶硅层步骤以后：

[0028] 形成第三介质层，以隔离相邻的像素区的所述传输栅。

[0029] 可选的，将相邻的所述像素区隔离后，还包括：在所述传输栅上方和所述浮置扩散区上方分别形成导电插塞。

[0030] 可选的，在所述第一开口的侧壁形成栅氧化层，所述栅氧化层至少覆盖所述掺杂多晶硅层。

[0031] 在本发明提供的3D CMOS图像传感器及其形成方法中，通过将所述传输栅和浮置扩散区浮置于所述衬底上方，不占用衬底内光电二极管的面积，相对于传统2D平面结构，可以避免所述传输栅和浮置扩散区占用光电二极管面积, 并且浮置扩散区可以自由扩展面积，增加满阱容量。

附图说明

[0032] 图1是本发明实施例的3D CMOS图像传感器的结构示意图。

[0033] 图2是本发明实施例的3D CMOS图像传感器的形成方法流程图。

[0034] 图3是本发明实施例的3D CMOS图像传感器的形成方法中衬底结构示意图。

[0035] 图4是本发明实施例的3D CMOS图像传感器的形成方法中形成第一介质层、掺杂多晶硅层和第二介质层的结构示意图。

[0036] 图5是本发明实施例的3D CMOS图像传感器的形成方法中形成第一开口的结构示意图。

[0037] 图6是本发明实施例的3D CMOS图像传感器的形成方法中形成第一开口侧壁的栅氧化层的结构示意图。

[0038] 图7是本发明实施例的3D CMOS图像传感器的形成方法中形成单晶硅层的结构示意图。

[0039] 图8是本发明实施例的3D CMOS图像传感器的形成方法中形成P型阱区的结构示意图。

[0040] 图9是本发明实施例的3D CMOS图像传感器的形成方法中形成浮置扩散区的结构示意图。

[0041] 图10是本发明实施例的3D CMOS图像传感器的形成方法中刻蚀部分第二介质层和掺杂多晶硅层的结构示意图。

[0042] 图11是本发明实施例的3D CMOS图像传感器的形成方法中形成第三介质层的结构示意图。

[0043] 图中，

[0044] 10‑衬底；11‑光电二极管；12‑离子隔离区；13‑浅沟槽隔离结构；14‑第一介质层；15‑掺杂多晶硅层；15a‑传输栅；15b‑反型沟道区；16‑第二介质层；17‑第一开口；17a‑单晶硅；17b‑P型阱区；17c‑浮置扩散区；18‑栅氧化层；19‑第三介质层；20a‑第一导电插塞；20b‑第二导电插塞。

具体实施方式

[0045] 以下结合附图和具体实施例对本发明提出的3D CMOS图像传感器及其形成方法作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。

[0046] 具体的，请参考图1，其为本发明实施例的3D CMOS图像传感器的结构示意图。如图1所示，本发明提供一种3D CMOS图像传感器，包括：衬底10、P型阱区17b、浮置扩散区17c和传输栅15a，所述衬底10内包括多个像素区，每个像素区内形成有一个光电二极管11；所述P型阱区17b形成于所述光电二极管11上方，并与所述光电二极管11连接；所述浮置扩散区
17c形成于所述衬底10上方，且位于所述P型阱区17b上方，且与所述P型阱区17b连接；所述传输栅15a浮置于所述衬底10上方，且将所述P型阱区17b包围。

[0047] 进一步的，所述衬底10内还形成有离子隔离区12和浅沟槽隔离结构13，所述浅沟槽隔离结构13形成于所述离子隔离区12的上方；所述光电二极管11周围形成的非接触的反型的离子掺杂区作为离子隔离区12，使得所述离子隔离区12能够防止所述光电二极管中的PN结的耗尽层扩展延伸至所述浅沟槽隔离结构13；所述光电二极管11的离子注入的离子类型为N型，所述N型离子例如是P和As，离子注入的注入浓度需要满足所述光电二极管11的光电信号收集要求。所述离子隔离区12的离子注入的离子类型为P型，所述P型离子例如是B和BF2，所述离子隔离区用于隔离相邻像素区的光电二极管区，防止相邻的光电二极管发生串扰。

[0048] 进一步的，所述传输栅15a与所述衬底10中间具有第一介质层14，用于隔离所述传输栅15a与所述衬底10。所述P型阱区17b的高度至少大于所述传输栅15a的高度，也即所述P型阱区17b的顶面高于所述P型阱区17b的顶面，并且，所述P型阱区17b的高度大于所述传输栅15a与所述第一介质层14之和的高度。在所述传输栅15a的电场的影响下，所述P型阱区17b内与所述传输栅15a接触的两侧形成反型沟道区15b，所述反型沟道区15b能够将所述浮置扩散区17c和所述光电二极管11连接，以使所述光电二极管11收集的电子能够传输到所述浮置扩散区17c。所述传输栅15a的厚度太厚，会导致所述P型阱区17b内形成的反型沟道区15b偏长，降低器件开关速度，所述传输栅15a的厚度太薄，会导致所述P型阱区17b区域过小，增加离子注入工艺的难度。

[0049] 进一步的，所述传输栅15a在所述光电二极管11上的投影位于所述光电二极管11的长度范围内，以确保各个像素区分隔开的传输栅15a不会互相串扰。

[0050] 进一步的，还包括设置于所述传输栅15a与所述P型阱区17b之间的栅氧化层18，以隔离所述传输栅15a与所述P型阱区17b。

[0051] 图2是本发明实施例的3D CMOS图像传感器的形成方法流程图；本实施例还提供一种3D CMOS图像传感器的形成方法，包括：

[0052] 步骤S10，提供一衬底，所述衬底上形成有至少一个光电二极管；

[0053] 步骤S20，形成掺杂多晶硅层，所述掺杂多晶硅层覆盖所述衬底；

[0054] 步骤S30，形成第一开口，所述第一开口贯穿所述掺杂多晶硅层，并暴露出所述衬底；

[0055] 步骤S40，在所述第一开口内依次形成P型阱区和浮置扩散区，所述浮置扩散区位于所述P型阱区上方；

[0056] 步骤S50，刻蚀相邻的光电二极管之间的衬底上方的所述掺杂多晶硅层，将各个像素区的传输栅分隔开。

[0057] 图3‑图11是本发明实施例的3D CMOS图像传感器的形成方法对应步骤的结构示意图；下面结合图3‑图11详细介绍3D CMOS图像传感器的形成过程。

[0058] 请参考图3，在步骤S10中，提供一衬底10，所述衬底例如是硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S‑SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)中的至少一种。所述衬底10上包括多个像素区，每个像素区形成有一个光电二极管11。

[0059] 请参考图4，在步骤S20之前，在所述光电二极管上形成第一介质层14；在本实施例中，所述第一介质层14例如是氧化层，所述第一介质层14例如是可以采用LPCVD或者PECVD工艺形成，所述第一介质层14用于隔离所述传输栅15a和衬底10，因此，所述第一介质层14的厚度需要足以隔离所述传输栅15a和衬底10，以避免所述传输栅15a接电时，所述传输栅15a和衬底10之间发生漏电。所述第一介质层14的厚度也不能过厚，以确保所述传输栅15a接电时，在所述传输栅15a的电场影响下在P型阱区17b中形成的反型沟道区15b能够将所述浮置扩散区17c及所述光电二极管11连接，以使所述光电二极管11收集的光电子能够传输到所述浮置扩散区17c。

[0060] 在形成第一介质层14之前，所述衬底10内还形成有离子隔离区12和浅沟槽隔离结构13，所述浅沟槽隔离结构13形成于所述离子隔离区12的上方；所述离子隔离区12和浅沟槽隔离结构13均用于隔离相邻像素区。所述光电二极管11周围形成的非接触的反型的离子掺杂区作为离子隔离区12，使得所述离子隔离区12能够防止所述光电二极管中的PN结的耗尽层扩展延伸至所述浅沟槽隔离结构13；所述光电二极管11的离子注入的离子类型为N型，所述N型离子例如是P和As，离子注入的注入浓度需要满足所述光电二极管11的光电信号收集要求。所述离子隔离区12的离子注入的离子类型为P型，所述P型离子例如是B和BF2，所述离子隔离区用于隔离相邻像素区的光电二极管区，防止相邻的光电二极管发生串扰。

[0061] 请继续参考图4，在步骤S20中，形成掺杂多晶硅层15，所述掺杂多晶硅层15覆盖所述第一介质层14；在本实施例中，所述掺杂多晶硅层例如是可以采用LPCVD或者PECVD工艺形成。所述掺杂多晶硅层在后续步骤中将形成传输栅15a，所述传输栅15a的厚度，也即所述掺杂多晶硅层15的顶面低于P型阱区17b的顶面，也即，所述第一介质层14和所述掺杂多晶硅层15的厚度之和小于所述P型阱区17b的厚度。所述传输栅15a的厚度太厚，会导致反型沟道区15b偏长，降低器件开关速度，所述传输栅15a的厚度太薄，会导致所述P型阱区17b区域过小，增加离子注入工艺的难度。

[0062] 接着参考图4，在步骤S30之前，形成第二介质层16，所述第二介质层16覆盖所述掺杂多晶硅层15；在本实施例中，所述第二介质层16例如是氧化层，可以采用LPCVD或者PECVD工艺形成。所述浮置扩散区17c在所述第二介质层16中形成，因此，可以通过扩展所述第二介质层16的厚度来扩散所述浮置扩散区17c的高度，进而影响所述浮置扩散区17c的体积，所述浮置扩散区17c的厚度增加，所述浮置扩散区17c的体积会增加，满阱容量会增加。在本实施例中，所述浮置扩散区17c可以自由扩展面积，避免了现有技术中，所述浮置扩散区17c占用光电二极管的面积的问题。

[0063] 请参考图5，在步骤S30中，形成第一开口17，所述第一开口17贯穿所述第二介质层16、掺杂多晶硅层15和所述第一介质层14，并暴露出所述衬底10；在本实施例中，采用干法刻蚀工艺形成所述第一开口17。在干法刻蚀工艺之前，在所述第二介质层16上形成图形化的光刻胶，以图形化的光刻胶为掩膜，依次刻蚀所述第二介质层16、掺杂多晶硅层15和所述第一介质层14，并停止在所述衬底10的表面。所述第一开口17例如是圆形，也可以是其他图形。所述第一开口17的尺寸会影响所述浮置扩散区17c的面积进而影响FD所述浮置扩散区
17c的体积，所述第一开口17的尺寸越大，所述浮置扩散区17c的体积会增加，满阱容量会增加，但相应的信号敏感度会降低。

[0064] 请参考图6，在步骤S40之前，在所述第一开口17的侧壁形成栅氧化层18，所述栅氧化层18至少覆盖所述掺杂多晶硅层15的侧壁；在本实施例中，所述栅氧化层18可以采用ALD或者LPCVD沉积工艺形成，通过沉积工艺，除掺杂多晶硅层的侧壁形成栅氧化层18外，也会第一介质层和第二介质层的侧壁沉积栅氧化层18。所述栅氧化层18也可以采用氧化工艺形成，也即与所述掺杂多晶硅层氧化反应，在所述掺杂多晶硅层15的侧壁形成栅氧化层18, 通过氧化反应生成所述栅氧化层18时，由于所述掺杂多晶硅层15上面和下面被氧化层（第一介质层和第二介质层）覆盖保护，只有第一开口17内的掺杂多晶硅层15的侧壁裸露，所以所述栅氧化层18只会生成在第一开口17内的掺杂多晶硅层的侧壁, 用以隔开所述传输栅15a和所述P型阱区17b。由于形成栅氧化层18时，所述第一开口17内暴露的衬底10也会沉积上栅氧化层18，因此需要去除所述第一开口17内暴露的衬底10上的栅氧化层18，去除所述第一开口17内暴露的衬底10上的栅氧化层18可采用干法刻蚀工艺，不需要增加光罩，干法刻蚀对底部和顶部的刻蚀率高，对侧壁的刻蚀率很低，但刻蚀时的电浆会对侧壁的所述栅氧化层18造成一定破坏，可以在所述栅氧化层18侧壁上再沉积一层牺牲层（图中未示出）来保护所述栅氧化层18，所述牺牲层例如是多晶硅层或者氮化硅层。牺牲层底部和顶部也会有沉积，干法刻蚀时先去除顶部和底部的牺牲层，再去除底部的栅氧化层18, 之后通过湿法工艺去除侧壁的牺牲层，湿法工艺的选择比很高，对栅氧化层18的影响很小。

[0065] 请参考图7‑图9，在步骤S40中，在所述第一开口17内依次形成P型阱区17b和浮置扩散区17c，所述浮置扩散区17c位于所述P型阱区17b上方，所述P型阱区17b的顶面高于所述掺杂多晶硅层15的顶面。

[0066] 在所述第一开口17内依次形成P型阱区17b和浮置扩散区17c的步骤中包括：

[0067] 请参考图7，在步骤S41中，在所述第一开口17内形成单晶硅层17a，所述单晶硅层17a填满所述第一开口；在本实施例中，采用选择性外延生长工艺（selective epitaxy growth，SEG）形成所述单晶硅层17a，选择性外延生长工艺需要注意不要在所述第一开口17的底部存留气泡。所述单晶硅层17a填满所述第一开口17，并覆盖所述第二介质层16，采用化学机械研磨工艺（CMP）对所述单晶硅层17a研磨，以保证所述单晶硅层17a的顶面和所述第二介质层16的顶面齐平。

[0068] 请参考图8，在步骤S42中，在所述单晶硅层17a内离子注入P型离子，以形成连接所述光电二极管的P型阱区17b；在本实施例中，所述P型离子例如是B和 BF2，所述P型阱区17b的深度需要接触到所述光电二极管11上，由于离子注入的深度有限，可以通过高温扩散将离子准确的扩散到要求的深度。所述P型阱区17b需确保所述传输栅15a上接电后可以使所述P型阱区17b能产生反型沟道区15b以导通所述光电二极管11和所述浮置扩散区17c。

[0069] 请参考图9，在步骤S43中，在所述P型阱区17b上方的单晶硅层内离子注入N型离子，以形成连接所述P型阱区17b的浮置扩散区17c。在本实施例中，所述N型离子例如是P和As。所述浮置扩散区17c的深度需接触到所述P型阱区17b，但不能低于所述传输栅15a的区域。所述传输栅15a的厚度会对满阱容量及灵敏度产生影响。

[0070] 在形成所述P型阱区和浮置扩散区的步骤以后，还包括以下步骤：

[0071] 请参考图10，在步骤S50中，刻蚀相邻的光电二极管之间的衬底上方的所述第二介质层16和所述掺杂多晶硅层15，同时形成各个像素区的传输栅15a，并分隔开各个像素区上的传输栅15a，刻蚀的所述第二介质层16和所述掺杂多晶硅层15的宽度需确保各个像素区分隔开的传输栅15a不会互相串扰。 刻蚀停到第一介质层14的表面，不接触所述衬底10，以免电浆对所述衬底10造成损伤。在本实施例中，采用干法刻蚀工艺刻蚀所述第二介质层16和所述掺杂多晶硅层15，剩余的所述掺杂多晶硅层15形成传输栅15a，所述传输栅15a在所述光电二极管11上的投影位于所述光电二极管11的长度范围内。

[0072] 请参考图11，在步骤S60中，形成第三介质层19，以隔离相邻的像素区的传输栅15a。

[0073] 请参考图1，在步骤S70中，将相邻的所述像素区隔离后，在所述传输栅上方和所述浮置扩散区上方分别形成导电插塞。第一，在所述传输栅15a上方和所述浮置扩散区17c上方，分别形成第一接触孔和第二接触孔；第二，在所述第一接触孔和第二接触孔内沉积金属，所述金属例如是钨；第三，采用化学机械研磨工艺将高于所述第三介质层19的金属研磨去除，形成位于所述传输栅上的第一导电插塞20a和位于所述浮置扩散区17c上第二导电插塞20b。通过所述第一导电插塞20a和所述第二导电插塞20b将所述传输栅15a和所述浮置扩散区17c与其他电路或者器件连接。

[0074] 综上可见，在本发明提供的3D CMOS图像传感器及其形成方法中，通过将所述传输栅和浮置扩散区浮置于所述衬底上方，不占用衬底内光电二极管的面积，相对于传统2D平面结构，可以避免所述传输栅和浮置扩散区占用光电二极管面积, 并且浮置扩散区可以自由扩展面积，增加满阱容量。

[0075] 上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。