类脑计算芯片和数据处理终端

摘要

本发明实施例提供一种类脑计算芯片和数据处理终端，属于芯片技术领域。所述类脑计算芯片包括类脑计算阵列，用于类脑计算任务的数据处理，所述类脑计算阵列包括多个脉冲神经处理单元，所述多个脉冲神经处理单元呈阵列分布，所述多个脉冲神经处理单元中的每一个脉冲神经处理单元用于处理神经元计算和突触计算。本发明实施例提供的类脑计算芯片包括由多个脉冲神经处理单元组成的类脑计算阵列；每一个脉冲神经处理单元都可以同时处理神经元计算和突触计算；替代了传统的类脑计算架构中分离式的神经元和神经突触，减少了因神经元和神经突触之间频繁的数据交换造成的能量损失和计算时延，显著提高了运算速度，降低了芯片在处理大量数据时的系统功耗。

权利要求

1.一种类脑计算芯片，其特征在于，所述类脑计算芯片包括类脑计算阵列，用于类脑计算任务的数据处理，所述类脑计算阵列包括多个脉冲神经处理单元，所述多个脉冲神经处理单元呈阵列分布，所述多个脉冲神经处理单元中的每一个脉冲神经处理单元用于处理神经元计算和突触计算，所述多个脉冲神经处理单元中的每一个脉冲神经处理单元包括：第一计算模块，包括第一斯格明子器件，用于处理神经元计算；

第二计算模块，包括第二斯格明子器件和CMOS器件，用于处理突触计算，所述第一计算模块接收输入数据，并将所述输入数据转化为一系列神经脉冲，当所述一系列神经脉冲的数量达到预设阈值时，发出所述一系列神经脉冲给所述第二计算模块，所述第二计算模块根据所述一系列神经脉冲对应的时序信息，对神经元之间的突触连接强度进行更新。

2.根据权利要求1所述的类脑计算芯片，其特征在于，所述第一计算模块包括多个神经元，所述多个神经元分为前神经元和后神经元，所述前神经元将所述输入数据转化为所述一系列神经脉冲，经过神经突触的调制后传递给所述后神经元，所述后神经元，在已有膜电位上进行膜电位累加计算，根据累加值是否达到所述预设阈值后，来决定是否发出该一系列神经脉冲。

3.根据权利要求1所述的类脑计算芯片，其特征在于，所述第一斯格明子器件包括纳米线器件，所述纳米线器件为磁性多层膜结构，由上至下依次包括上铁磁层、间隔层、下铁磁层和重金属层。

4.根据权利要求1所述的类脑计算芯片，其特征在于，所述第二计算模块包括多个突触结构，所述多个突触结构中的每个突触结构通过数学模型，模拟脉冲神经突触的长时程增强或长时程抑制功能，其中，所述数学模型通过下式表示：

其中， 表示长时程增强过程的电导值， 表示长时程抑制过程的电导值，表示实验测得最大电导， 表示实验测得的最小电导，A和B表拟合系数，p表示脉冲数量， 表示实验测得最大脉冲数量，基于脉冲时间编码，通过突触前脉冲和突触后脉冲之间的脉冲时间间隔Δt对突触权重的影响，构建基于STDP规则的突触行为模型，所述突触行为模型通过下式表示：。

5.根据权利要求1所述的类脑计算芯片，其特征在于，所述多个脉冲神经处理单元中的每一个脉冲神经处理单元还包括：路由模块，用于连接其它脉冲神经处理单元，以用于所述多个脉冲神经处理单元之间实现数据交换。

6.根据权利要求1所述的类脑计算芯片，其特征在于，所述类脑计算芯片还包括：输入缓存模块，用于对通过外部接口输入的输入数据进行缓存；

输入编码模块，连接所述输入缓存模块和所述类脑计算阵列，用于对所述输入数据进行编码；

输出放大模块，连接所述类脑计算阵列，用于读取所述类脑计算阵列的输出数据；

输出缓存模块，连接所述输出放大模块，用于缓存所述输出数据，以通过外部输出接口输出所述输出数据；

时钟一致性模块，连接所述类脑计算阵列、所述输入缓存模块、所述输入编码模块、所述输出放大模块和所述输出缓存模块，用于发送时钟信号至所述类脑计算阵列，并协助所述输入缓存模块、所述输入编码模块、所述输出放大模块和所述输出缓存模块完成时钟域的分布和管理。

7.一种数据处理终端，其特征在于，所述数据处理终端包括微处理器、接口数据线和一个或多个所述权利要求1‑6中任意一项所述的类脑计算芯片。

8.根据权利要求7所述的数据处理终端，其特征在于，所述接口数据线包括以下一者或多者：串行时钟数据线，用于所述微处理器向所述一个或多个类脑计算芯片传输时钟信号；

主设备输入或从设备输出数据线，用于所述微处理器向所述一个或多个类脑计算芯片传输控制命令、待处理数据及地址信号；

主设备输出或从设备输入数据线，用于所述一个或多个类脑计算芯片向所述微处理器传输信号；

使能信号数据线，用于所述微处理器向所述一个或多个类脑计算芯片传输使能信号。

9.根据权利要求8所述的数据处理终端，其特征在于，所述时钟信号为可变频率时钟信号。

10.根据权利要求7所述的数据处理终端，其特征在于，所述数据处理终端还包括系统控制模块、时钟控制模块、外设与接口模块中一者或多者。

说明书

类脑计算芯片和数据处理终端

技术领域

[0001] 本发明涉及芯片技术领域，具体地涉及一种类脑计算芯片和数据处理终端。

背景技术

[0002] 类脑计算试图通过机器模拟人脑的认知原理与神经网络运行机制等，来实现类似于人脑智能水平的硬件。根据神经科学家的研究发现，在生物脑神经系统中，信息是以脉冲为载体来处理和传递的。为了模拟这一生物脑神经信息的表示和处理机制，基于脉冲神经网络的神经形态计算应运而生，并且成为类脑计算的一个重要研究领域。

[0003] 但是，受限于传统CMOS器件物理偏差大、工作电流高及存储密度低等实际问题，类脑计算芯片尚处于开放性研究阶段，其计算性能有待进一步提高。且随着新型纳米器件的不断兴起，高密度、低能耗人工神经突触与神经元器件，以及基于新型纳米器件物理机制的脉冲神经形态计算成为当前的热门研究方向。

发明内容

[0004] 本发明实施例的目的是提供一种类脑计算芯片，该类脑计算芯片可以解决现有类脑计算受限于传统CMOS器件物理偏差大、工作电流高及存储密度低等实际问题。

[0005] 为了实现上述目的，本发明实施例提供一种类脑计算芯片，所述类脑计算芯片包括类脑计算阵列，用于类脑计算任务的数据处理，所述类脑计算阵列包括多个脉冲神经处理单元，所述多个脉冲神经处理单元呈阵列分布，所述多个脉冲神经处理单元中的每一个脉冲神经处理单元用于处理神经元计算和突触计算。

[0006] 可选的，所述多个脉冲神经处理单元中的每一个脉冲神经处理单元包括：第一计算模块，包括第一斯格明子器件，用于处理神经元计算；第二计算模块，包括第二斯格明子器件和CMOS器件，用于处理突触计算。

[0007] 可选的，所述第一计算模块接收输入数据，并将所述输入数据转化为一系列神经脉冲，当所述一系列神经脉冲的数量达到预设阈值时，发出所述一系列神经脉冲给所述第二计算模块，所述第二计算模块根据所述一系列神经脉冲对应的时序信息，对神经元之间的突触连接强度进行更新。

[0008] 可选的，所述第一计算模块包括多个神经元，所述多个神经元分为前神经元和后神经元，所述前神经元将所述输入数据转化为所述一系列神经脉冲，经过神经突触的调制后传递给所述后神经元，所述后神经元，在已有膜电位上进行膜电位累加计算，根据累加值是否达到所述预设阈值后，来决定是否发出该一系列神经脉冲。

[0009] 可选的，所述第一斯格明子器件包括纳米线器件，所述纳米线器件为磁性多层膜结构，由上至下依次包括上铁磁层、间隔层、下铁磁层和重金属层。

[0010] 可选的，所述第二计算模块包括多个突触结构，所述多个突触结构中的每个突触结构通过数学模型，模拟脉冲神经突触的长时程增强或长时程抑制功能，其中，所述数学模型通过下式表示：

[0011]

[0012] 其中， 表示长时程增强过程的电导值， 表示长时程抑制过程的电导值，表示实验测得最大电导， 表示实验测得的最小电导，A和B表拟合系数，p表示脉冲数量， 表示实验测得最大脉冲数量，

[0013] 基于脉冲时间编码，通过突触前脉冲和突触后脉冲之间的脉冲时间间隔Δt对突触权重的影响，构建基于STDP规则的突触行为模型，所述突触行为模型通过下式表示：

[0014] 。

[0015] 可选的，所述多个脉冲神经处理单元中的每一个脉冲神经处理单元还包括：路由模块，用于连接其它脉冲神经处理单元，以用于所述多个脉冲神经处理单元之间实现数据交换。

[0016] 可选的，所述类脑计算芯片还包括：输入缓存模块，用于对通过外部接口输入的输入数据进行缓存；输入编码模块，连接所述输入缓存模块和所述类脑计算阵列，用于对所述输入数据进行编码；输出放大模块，连接所述类脑计算阵列，用于读取所述类脑计算阵列的输出数据；输出缓存模块，连接所述输出放大模块，用于缓存所述输出数据，以通过外部输出接口输出所述输出数据；时钟一致性模块，连接所述类脑计算阵列、所述输入缓存模块、所述输入编码模块、所述输出放大模块和所述输出缓存模块，用于发送时钟信号至所述类脑计算阵列，并协助所述输入缓存模块、所述输入编码模块、所述输出放大模块和所述输出缓存模块完成时钟域的分布和管理。

[0017] 本发明实施例还提供一种数据处理终端，所述数据处理终端包括微处理器、接口数据线和一个或多个上述任意一项所述的类脑计算芯片。

[0018] 可选的，所述接口数据线包括以下一者或多者：串行时钟数据线，用于所述微处理器向所述一个或多个类脑计算芯片传输时钟信号；主设备输入或从设备输出数据线，用于所述微处理器向所述一个或多个类脑计算芯片传输控制命令、待处理数据及地址信号；主设备输出或从设备输入数据线，用于所述一个或多个类脑计算芯片向所述微处理器传输信号；使能信号数据线，用于所述微处理器向所述一个或多个类脑计算芯片传输使能信号。

[0019] 可选的，所述时钟信号为可变频率时钟信号。

[0020] 可选的，所述数据处理终端还包括系统控制模块、时钟控制模块、外设与接口模块中一者或多者。

[0021] 通过上述技术方案，本发明实施例提供的类脑计算芯片包括由多个脉冲神经处理单元组成的类脑计算阵列。其中，所述多个脉冲神经处理单元中的每一个脉冲神经处理单元都可以同时处理神经元计算和突触计算两种操作。替代了传统的类脑计算架构中分离式的神经元和神经突触，减少了因神经元和神经突触之间频繁的数据交换造成的能量损失和计算时延，显著提高了运算的速度，降低了芯片在处理大量数据时的系统功耗。

[0022] 本发明实施例的其它特征和优点将在随后的具体实施方式部分予以详细说明。

附图说明

[0023] 附图是用来提供对本发明实施例的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本发明实施例，但并不构成对本发明实施例的限制。在附图中：

[0024] 图1是本发明实施例提供的类脑计算芯片的结构示意图；

[0025] 图2是示例类脑计算阵列的结构示意图；

[0026] 图3是示例第一计算模块的原理示意图；

[0027] 图4是示例第一斯格明子器件的结构示意图；

[0028] 图5是示例类脑计算芯片的结构示意图；

[0029] 图6是本发明实施例提供的数据处理终端的结构示意图。

[0030] 附图标记说明

[0031] 10‑类脑计算阵列；11‑脉冲神经处理单元。

具体实施方式

[0032] 以下结合附图对本发明实施例的具体实施方式进行详细说明。应当理解的是，此处所描述的具体实施方式仅用于说明和解释本发明实施例，并不用于限制本发明实施例。

[0033] 图1是本发明实施例提供的类脑计算芯片的结构示意图，请参考图1，所述类脑计算芯片包括类脑计算阵列10，用于类脑计算任务的数据处理。所述类脑计算阵列10包括多个脉冲神经处理单元11，所述多个脉冲神经处理单元11呈阵列分布，所述多个脉冲神经处理单元11中的每一个脉冲神经处理单元11用于处理神经元计算和突触计算。

[0034] 本发明实施例提供的类脑计算芯片内置有通过多个独立计算单元（即，脉冲神经处理单元11）互联组成的计算核心（即，类脑计算阵列10），每个独立计算单元可以同时具有神经元计算与突触计算功能，使该芯片形成具有与人脑相近的硬件组成和计算范式。

[0035] 图2是示例类脑计算阵列的结构示意图，请参考图2，本发明实施例优选的所述多个脉冲神经处理单元中的每一个脉冲神经处理单元包括：第一计算模块，包括第一斯格明子器件，用于处理神经元计算；第二计算模块，包括第二斯格明子器件和CMOS器件，用于处理突触计算。

[0036] 斯格明子(skyrmions) 最初是由核物理学家Tony Skyrme在60年代发现的类粒子(particle‑like) 拓扑稳定场结构，被用于表述包括带电粒子、液晶、玻尔兹曼‑爱因斯坦凝聚态到量子霍尔效应在内的各种不同环境中的类似数学对象。2009 年第一次在实验中发现了磁性斯格明子，这是一种具有涡旋结构的手性自旋结构，属于斯格明子的一种，可以产生于生长在强自旋轨道耦合金属层之上的整块铁磁层或者纳米薄膜上。

[0037] 磁性斯格明子（以下简称斯格明子），作为一种具有拓扑保护的类粒子自旋结构，6
有粒子半径小（约1nm）、临界电流低（<10A/m2）、迁移率高（约75m/s）等优点。相较于传统的电子信息器件，斯格明子器件具有显著的仿生学优势：首先，斯格明子的位置具有一定的随机变化范围，可以模拟神经元模型中由离子通道开关等行为引入的随机噪声；其次，记忆功能是神经突触学习的基础，而斯格明子器件的长期记忆功能已在理论及实践层面分别得到证实；最后，斯格明子是一种可编码的类粒子结构，具有与神经递质接近的尺寸和拓扑特性，可作为脉冲神经网络信息编码及传递的载体。上述“随机性”，“记忆性”及“可编码性”的特点，本发明实施例的类脑计算芯片基于斯格明子进行设计。

[0038] 本发明实施例优选的第一计算模块和第二计算模块包括斯格明子器件，能够完成电信号‑自旋信号‑电信号的转换。其中，第一计算模块用于完成神经元的计算，例如，神经元膜电位的计算和神经脉冲发放的管理；第二计算模块用于完成神经突触的计算，例如，基于脉冲时间依赖可塑性（Spike‑Timing‑Dependent Plasticity，STDP）规则的神经突触更新计算和相连神经元的兴奋或抑制管理。

[0039] 本发明实施例优选的所述第一计算模块接收输入数据，并将所述输入数据转化为一系列神经脉冲，当所述一系列神经脉冲的数量达到预设阈值时，发出所述一系列神经脉冲给所述第二计算模块，所述第二计算模块根据所述一系列神经脉冲对应的时序信息，对神经元之间的突触连接强度进行更新。

[0040] 以示例说明，每一个脉冲神经处理单元的处理计算过程如下：第一计算模块接收输入数据并在已有膜电位基础上进行累加，当达到一定阈值后将发出一系列神经脉冲给到第二计算模块；第二计算模块会根据从不同神经元接收到的神经脉冲的时序信息，对神经元之间的突触连接强度进行更新，并控制其发生兴奋或抑制。本发明实施例优选的第一计算模块包括斯格明子器件，优选的第二计算模块包括斯格明子器件和CMOS。

[0041] 图3是示例第一计算模块的原理示意图，请参考图3，本发明实施例优选的所述第一计算模块包括多个神经元，所述多个神经元分为前神经元和后神经元，所述前神经元将所述输入数据转化为所述一系列神经脉冲，经过神经突触的调制后传递给所述后神经元，所述后神经元，在已有膜电位上进行膜电位累加计算，根据累加值是否达到所述预设阈值后，来决定是否发出该一系列神经脉冲。

[0042] 如图3所示的示例，当输入数据进入前神经元时，前神经元会将其转化为一系列的神经脉冲，经过神经突触的调制后传递给后神经元，而后神经元会根据所接收到的神经脉冲的数量决定是否发出该一系列的神经脉冲，该一系列的神经脉冲为LIF脉冲神经元。

[0043] 图4是示例第一斯格明子器件的结构示意图，请参考图4，本发明实施例优选的所述第一斯格明子器件包括纳米线器件，所述纳米线器件为磁性多层膜结构，由上至下依次包括上铁磁层、间隔层、下铁磁层和重金属层。

[0044] 如图4所示的示例，纳米线器件为包括上铁磁层、间隔层、下铁磁层、重金属层的磁性多层膜结构。其中，重金属层的材料可以包括W、Ta等，铁磁层的材料可以包括Co、Pt等。这样，在下铁磁层与重金属层的界面可以产生DMI（即，Dzyaloshinskii‑Moriya相互作用），使得纳米线器件在通过自旋极化电流时能够产生斯格明子。同时，上、下两层铁磁的材料可以为双层反铁磁耦合，目的是消除斯格明子霍尔效应的影响。

[0045] 本发明实施例通过第一性原理计算下铁磁层和重金属层界面处的DMI，探索纳米线器件中产生稳定斯格明子的器件参数。然后，通过改变自旋极化电流的频率和幅值，分别探索外部激励下，符合脉冲频率编码和脉冲时刻编码的斯格明子前向运动模式，即“积分”（Integrate）行为；可以通过改变纳米线的形状，利用两端线性变化的排斥力，研究斯格明子的后向运动，即“泄漏”（Leaky）行为；基于隧穿磁阻效应，通过探测纳米线尾部的隧穿磁阻变化，研究斯格明子的运动检测，即“激发”（Fire）行为。由此，可以建立由斯格明子运动轨迹到LIF神经元膜电位的映射规则。

[0046] 本发明实施例优选的所述第二计算模块包括多个突触结构，所述多个突触结构中的每个突触结构通过数学模型，模拟脉冲神经突触的长时程增强或长时程抑制功能，其中，所述数学模型通过下式表示：

[0047] （1）

[0048] 其中， 表示长时程增强过程的电导值， 表示长时程抑制过程的电导值，表示实验测得最大电导， 表示实验测得的最小电导，A和B表拟合系数，p表示脉冲数量， 表示实验测得最大脉冲数量，

[0049] 基于脉冲时间编码，通过突触前脉冲和突触后脉冲之间的脉冲时间间隔Δt对突触权重的影响，构建基于STDP规则的突触行为模型，所述突触行为模型通过下式表示：

[0050] （2）。

[0051] 以示例说明，由于第二斯格明子器件的电导（突触权重）将随斯格明子数量而改变，本发明是实施例构建基于电导的斯格明子行为仿真模型，模拟实现脉冲神经突触的长时程增强（LTP）或长时程抑制（LTD）功能，该模型如式（4）所示。然后，通过脉冲时间编码，研究突触前脉冲和突触后脉冲之间的脉冲时间间隔（Δt）对突触权重的影响，构建基于STDP规则的突触行为模型，该模型如式（5）所示。

[0052] 请参考图2，本发明实施例优选的所述多个脉冲神经处理单元中的每一个脉冲神经处理单元还可以包括：路由模块，用于连接其它脉冲神经处理单元，以用于所述多个脉冲神经处理单元之间实现数据交换。

[0053] 图5是示例类脑计算芯片的结构示意图，请参考图5，所述类脑计算芯片还可以包括：输入缓存模块，用于对通过外部接口输入的输入数据进行缓存；输入编码模块，连接所述输入缓存模块和所述类脑计算阵列，用于对所述输入数据进行编码；输出放大模块，连接所述类脑计算阵列，用于读取所述类脑计算阵列的输出数据；输出缓存模块，连接所述输出放大模块，用于缓存所述输出数据，以通过外部输出接口输出所述输出数据；时钟一致性模块，连接所述类脑计算阵列、所述输入缓存模块、所述输入编码模块、所述输出放大模块和所述输出缓存模块，用于发送时钟信号至所述类脑计算阵列，并协助所述输入缓存模块、所述输入编码模块、所述输出放大模块和所述输出缓存模块完成时钟域的分布和管理。

[0054] 如图4所示的示例，类脑计算芯片还可以包括输入缓存模块、输入编码模块、输出缓存模块、时钟一致性模块等。其中，输入缓存模块和输入编码模块连接外部数据和类脑计算阵列，分别用于对外部输入接口接收的数据进行缓存和编码；输出放大模块，连接所述类脑计算阵列和输出缓存模块，用于对所述类脑计算阵列模块进行数据读取，并输至所述输出缓存模块；输出缓存模块，连接所述类脑计算阵列和输出接口，用于缓存处理后的数据并通过输出接口进行输出；时钟一致性模块，连接所述类脑计算阵列和控制模块，用于将时钟信号给到类脑计算阵列，并提供控制模块完成时钟域的分布和管理。类脑计算芯片还可以包括路由模块，用于连接外部器件，还可以连接脉冲神经处理单元的路由模块，用于对脉冲神经处理单元的路由模块进行任务分配。

[0055] 据此，本发明实施例提供的类脑计算芯片包括由多个脉冲神经处理单元组成的类脑计算阵列。其中，所述多个脉冲神经处理单元中的每一个脉冲神经处理单元都可以同时处理神经元计算和突触计算两种操作。替代了传统的类脑计算架构中分离式的神经元和神经突触，减少了因神经元和神经突触之间频繁的数据交换造成的能量损失和计算时延，显著提高了运算的速度，降低了芯片在处理大量数据时的系统功耗。

[0056] 本发明实施例优选的脉冲神经处理单元包括用于完成神经元膜电位计算和神经脉冲发放的第一计算模块以及用于接收神经脉冲并完成突触权重调制的第二计算模块。其中，第一计算模块和第二计算模块包括斯格明子器件，能够完成电信号‑自旋信号‑电信号的转换。本发明实施例通过将斯格明子器件内置到计算核心中，形成同时具有神经元与突触功能的类脑计算核心（即，类脑计算阵列），并通过多个独立计算单元（即，脉冲神经处理单元）的互联形成类脑计算芯片。

[0057] 进一步地，通过多个类脑计算芯片之间的互联可以形成数据处理终端，有效解决海量数据的传输与处理中的存储墙与功耗墙的问题，提高系统的稳定性、可靠性和处理效率。

[0058] 图6是本发明实施例提供的数据处理终端的结构示意图，请参考图6，所述数据处理终端可以包括微处理器、接口数据线和一个或多个上述的类脑计算芯片。

[0059] 进一步优选的所述数据处理终端还可以包括系统控制模块、时钟控制模块、外设与接口模块中一者或多者。

[0060] 本发明实施例优选的所述接口数据线包括以下一者或多者：串行时钟数据线，用于所述微处理器向所述一个或多个类脑计算芯片传输时钟信号；主设备输入或从设备输出数据线，用于所述微处理器向所述一个或多个类脑计算芯片传输控制命令、待处理数据及地址信号；主设备输出或从设备输入数据线，用于所述一个或多个类脑计算芯片向所述微处理器传输信号；使能信号数据线，用于所述微处理器向所述一个或多个类脑计算芯片传输使能信号。

[0061] 优选的所述时钟信号为可变频率时钟信号。

[0062] 以选用多个类脑计算芯片为例，多个类脑计算芯片可以通过数据总线集成到一个SoC中。在与其它模块，例如微处理器、系统控制模块、时钟控制模块、外设与接口模块等模块完成整合后，可以完成更复杂的功能，并实现更高的系统集成度。

[0063] 还需要说明的是，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、商品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、商品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括要素的过程、方法、商品或者设备中还存在另外的相同要素。

[0064] 以上仅为本申请的实施例而已，并不用于限制本申请。对于本领域技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原理之内所作的任何修改、等同替换、改进等，均应包含在本申请的权利要求范围之内。