具有宽带波束形成器的全数字发射机

摘要

提供了一种全数字发射机ADT。所述ADS包括：基带接口，其被配置为在相应频带存储和发送(基带)输入信号；多相有限脉冲响应滤波器，其被配置为接收基带输入信号并将其转换为不同相位；数字上变频器，其被配置为将不同相位基带输入信号中的每一个上变频到数字域中的预定载波频率；多核二维网络谐振数字平面波波束滤波器的集合，其中，多核2D NR‑DPW波束滤波器中的每一个被配置为以目标角度发射经上变频的基带输入信号；多核德尔塔‑西格玛调制器，其被配置为将经上变频的输入信号编码为脉动

权利要求

1.一种全数字发射机ADT，所述ADT包括：

基带接口，所述基带接口被配置为在相应的频带存储和发送(基带)输入信号；

多相有限脉冲响应FIR滤波器，所述多相FIR滤波器被配置为接收基带输入信号(样本)并将其转换为不同相位；

数字上变频器，所述数字上变频器被配置为将不同相位基带输入信号中的每一个上变频到数字域中的预定载波频率；

多核二维2D网络谐振数字平面波NR‑DPW波束滤波器的集合，其中，所述多核2D NR‑DPW波束滤波器中的每一个被配置为以目标角度发射经上变频的基带输入信号；

多核德尔塔‑西格玛调制器DSM，所述多核DSM被配置为将经上变频的输入信号编码为脉动信号；以及串行器，所述串行器被配置为将经编码的脉动信号串行化为RF比特流。

2.根据权利要求1所述的ADT，其中，DUC通过将基带数据应用于多相数字直接合成DDS单元来执行混合操作。

3.根据权利要求1所述的ADT，其中，多核波束滤波器包括：输入端口，所述输入端口被配置为获取具有不同相位的经上变频的数字信号，其中，所述输入端口的数量与经上变频的数字信号的相位的数量相同；

多核二维2D网络谐振数字平面波NR‑DPW波束滤波器的集合，所述多核2D NR‑DPW波束滤波器连接到所述输入端口，其中，所述多核2D NR‑DPW波束滤波器的数量与相位的数量相同；以及输出端口，所述输出端口连接到所述2D NR‑DPW波束滤波器，其中，所述输出端口中的每一个连接到多核DSM调制器的输入端口中的一个。

4.根据权利要求3所述的ADT，其中，所述多核2D NR‑DPW波束滤波器中的每一个被配置为具有滤波器参数以按照目标角度发射信号。

5.根据权利要求3所述的ADT，其中，所述多核2D NR‑DPW波束滤波器被布置为至少两个模块。

6.根据权利要求1所述的ADT，其中，所述多核2D NR‑DPW波束滤波器中的每一个包括低通LC梯形电路。

7.一种多核波束成形电路，所述多核波束成形电路包括：

输入端口，所述输入端口被配置为获取具有不同相位的经上变频的数字信号，其中，所述输入端口的数量与经上变频的数字信号的相位的数量相同；

多核二维2D网络谐振数字平面波NR‑DPW波束滤波器的集合，所述多核2D NR‑DPW波束滤波器连接到所述输入端口，其中，所述多核2D NR‑DPW波束滤波器的数量与相位的数量相同；以及输出端口，所述输出端口连接到所述2D NR‑DPW波束滤波器，其中，所述输出端口中的每一个连接到多核DSM调制器的输入端口中的一个。

8.根据权利要求7所述的多核波束成形电路，其中，所述多核2D NR‑DPW波束滤波器中的每一个被配置为具有滤波器参数以按照目标角度发射信号。

9.根据权利要求7所述的多核波束成形电路，其中，所述多核2D NR‑DPW波束滤波器被布置为至少两个模块。

10.根据权利要求9所述的多核波束成形电路，其中，所述至少两个模块被递归地配置为并行处理阵列。

11.根据权利要求9所述的多核波束成形电路，其中，来自所述至少两个模块中的一个的输出被传递到另一模块的下一级。

12.根据权利要求7所述的多核波束成形电路，其中，所述多核2D NR‑DPW波束滤波器中的每一个包括低通LC梯形电路。

说明书

具有宽带波束形成器的全数字发射机

技术领域

[0001] 本发明总体上涉及波束成形应用，更具体地，涉及包括用于产生超宽带操作频率的全数字电子可控波束(all‑digital electronically steerable beam)的大规模相控阵列(massive phased‑array)的全数字发射机(all‑digital transmitter)。

背景技术

[0002] 随着社会的快速现代化，存在对更快的数据速率和同时支持多用户的巨大需求。在过去的几十年里，社会见证了无线通信领域从3G到5G的指数级增长。无线领域中的所有这些进步都旨在提供更快、更高效地连接人和物联网(IoT)的多种服务。为了适应这些要求，采用了大规模MIMO(多输入多输出)和波束成形技术的集成。

[0003] 这些架构需要更大的相控阵列并且支持更高的带宽以提供更低的延迟，即宽带波束形成器(wideband beamformer)。在过去的几十年里，相控阵列得到了相当大的发展。常规波束成形技术采用模拟移相器，其中馈送到天线的信号被逐渐相移以在阵列的远场区域中形成波束。

[0004] 目前，数字波束形成器因为其在提供电子可控波束方面的灵活性正在取代其模拟对应物。数字波束形成器在诸如现场可编程门阵列(FPGA)或专用集成电路(ASIC)之类的数字信号处理器上以元素方式(element‑wise)实现，并且与模拟波束形成器相比提供了附加的自由度。然而，与用更大的相控阵列来构建这些大规模MIMO相关存在实际限制。随着当前通信技术进入5G及以上，需要更多的天线元件来提供更好的SNR并同时服务更多用户。对于传统的基于数字波束成形的阵列，阵列的缩放也变得极其昂贵。

[0005] 随着数字硬件平台的显著进步，将整个相控阵列设计转移到数字域是一个可行的解决方案，也是一个值得探索的课题。关于在被称为全数字发射机(ADT)的发射机侧实现这些全数字架构的现有工作有限。包括8元素的全数字相控阵列是当前技术状态。然而，这是基于CORDIC模块并且仅提供25MHz的窄带宽。还没有报道宽带实现。目前，宽带数字波束形成器基于真实时间延迟、分数FIR(有限脉冲响应)滤波器或FFT(快速傅立叶变换)。它们稳定并且提供极好的线性响应，但是在数字上就资源占用而言非常昂贵。降低数字复杂度在实现RF前端数字化中起到关键作用。因此，需要复杂度低的新颖架构。

发明内容

[0006] 本发明的实施方式提供了对上述问题的组合解决方案和包括基于2D时空滤波器网络理论的两种架构1)全数字发射机2)宽带波束形成器的全数字波束形成器/相控阵列。在本工作中提出的这些架构降低了硬件复杂性和成本，并且旨在设计在2.5GHz具有至少
25％FBW的宽带波束形成器，这是对现有技术的40倍改进。

[0007] 考虑图1A和图1B，其示出了从传统发射波束形成器到全数字发射波束形成器的转换。开发全数字发射机的基本思想是将尽可能多的RF组件转移到数字平台中。众所周知，混合器和ADC/DAC(模拟数字转换器/数字模拟转换器)是RF链中最昂贵且耗电的组件。在FPGA平台上执行数字上变频和利用串行化器用作关键的解决方案。由于来自MGT(数千兆位收发器)的输出是二进制的，所以传统的模拟Doherty功率放大器可以由数字开关模式功率放大器(SMPA)代替，数字开关模式功率放大器(SMPA)提供比传统的模拟Doherty功率放大器更高的效率。数字波束成形算法被集成到上述发射机结构中以产生全数字相控阵列。

[0008] 这项工作包含基于2‑D时空理论的数字波束滤波器。2‑D时空滤波器理论是由Bruton博士和Bartley博士发明的，并且是基于IS IIR(无限脉冲响应)滤波器的，并且作用于谐振网络理论。一个代表性的网络如图2A所示。该网络类似于对应于时间频域sct的传统1‑D滤波器拓扑，但是扩展到另一个维度，即空间维度sx。这种电路的2‑D幅度响应H(sx，sct)＝Y(sx，sct)/X(sx，sct)示出于分别对应于顶视图和3D视图的图2B和图2C中。在幅度响应中，幅度为非零的区域被称为ROS(支持区域)。对于给定的电路，ROS位于与ωx轴成角度(θ)的直线上。对于N元均匀线性阵列(ULA)，从阵列侧面指向角度ψ的波束以关系tanθ＝sin(ψ)与角度θ相关。从图2B可以观察到，滤波器为整个带宽提供在ψ的波束。因此，滤波器可以在FPGA上数字地实现，以提供针对更宽带宽的波束成形。

[0009] 根据本发明的一些实施方式，一种全数字发射机(ADT)可以包括：基带接口(605)，其被配置为在相应频带存储和发送(基带)输入信号；多相有限脉冲响应(FIR)滤波器，其被配置为接收基带输入信号(样本)并将其转换为不同相位；数字上变频器，其被配置为将不同相位基带输入信号中的每一个上变频到数字域中的预定载波频率；多核二维(2D)网络谐振数字平面波(NR‑DPW)波束滤波器的集合，其中，多核2D NR‑DPW波束滤波器中的每一个被配置为以目标角度发射经上变频的基带输入信号；多核德尔塔‑西格玛调制器(DSM)(700/930)，其被配置为将经上变频的输入信号编码为脉动信号；以及串行器(数千兆位MGT串行化器935)，其被配置为将经编码的脉动信号串行化为RF比特流。

[0010] 此外，本发明的一些实施方式基于一下认识：可以提供多核波束成形电路。多核波束成形电路包括：输入端口，其被配置为获取具有不同相位的经上变频的数字信号，其中，输入端口的数量与经上变频的数字信号的相位的数量相同；连接到输入端口的多核二维(2D)网络谐振数字平面波(NR‑DPW)波束滤波器的集合，其中，多核2D NR‑DPW波束滤波器的数量与相位的数量相同；以及连接到2D NR‑DPW波束滤波器的输出端口，其中，输出端口中的每个连接到多核DSM调制器的输入端口中的一个。

[0011] 将参照附图进一步解释当前公开的实施方式。所示出的附图不一定是按比例绘制的，而是通常将重点放在说明当前公开的实施方式的原理上。

附图说明

[0012] [图1A]

[0013] 图1A是示出传统发射数字波束形成器的示意图；

[0014] [图1B]

[0015] 图1B是示出根据本发明的实施方式的全数字发射波束形成器的示意图；

[0016] [图2A]

[0017] 图2A示出了根据本发明的实施方式的2D网络谐振数字平面波(NR‑DPW)滤波器的网络；

[0018] [图2B]

[0019] 图2B示出了根据本发明的实施方式的NR DPW波束滤波器的2‑D幅度响应；

[0020] [图2C]

[0021] 图2C示出了根据本发明的实施方式的图2B的NR DPW波束滤波器的幅度响应的3‑D视图；

[0022] [图3]

[0023] 图3是根据本发明的实施方式的使用差分方程y(nx，nct)获得的NR‑DPW滤波器的幅度响应；

[0024] [图4]

[0025] 图4是根据本发明的实施方式的所提出的用于N个模块的波束形成器的脉动阵列实现方式；

[0026] [图5A]

[0027] 图5A是根据本发明的实施方式的具有1.25GHz带宽的基带测试信号的频谱；

[0028] [图5B]

[0029] 图5B是根据本发明的实施方式的在2.5GHz的经上变频的信号的谱；

[0030] [图5C]

[0031] 图5C是根据本发明的实施方式的2‑D NR DPW波束形成器输出信号的频谱，其中系数被设置为扫描角ψ＝30°度；

[0032] [图5D]

[0033] 图5D是根据本发明的实施方式的相对于时间频率的波束形成器输出信号强度的谱；

[0034] [图6A]

[0035] 图6A是示出根据本发明的实施方式的RF‑ADT的框图；

[0036] [图6B]

[0037] 图6B是根据本发明的实施方式的基于多核的Δ∑调制器的内部结构示意图；

[0038] [图7]

[0039] 图7示出了根据本发明的实施方式的在z域中实现的误差反馈Δ∑调制器的架构；

[0040] [图8]

[0041] 图8示出了根据本发明的实施方式的用于不同滤波器实现的噪声传递函数频率响应；

[0042] [图9]

[0043] 图9是示出根据本发明的实施方式的全数字相控阵列的架构的示意图；

[0044] [图10A]

[0045] 图10A是根据本发明的实施方式的验证设置框图；

[0046] [图10B]

[0047] 图10B示出了根据本发明的实施方式的实验硬件设置；

[0048] [图11A]

[0049] 图11A示出了根据本发明的实施方式的针对ψ＝30°的情况的8元全数字相控阵列的测量的2‑D谱；

[0050] [图11B]

[0051] 图11B示出了根据本发明的实施方式的针对ψ＝30°的情况的8元全数字相控阵列的仿真的2‑D光谱；

[0052] [图12]

[0053] 图12示出了根据本发明的实施方式的在2.5GHz下的仿真波束图案对测量波束图案的比较。

具体实施方式

[0054] 以下描述仅提供示例性实施方式，而不旨在限制本公开的范围、适用性或配置。相反，示例性实施方式的以下描述将向本领域技术人员提供用于使得能够实现一个或多个示例性实施方式的描述。预期可在不脱离如所附权利要求书中所阐述的所公开主题的精神和范围的情况下对元件的功能和布置进行各种改变。

[0055] 在以下描述中给出具体细节以提供对实施方式的全面理解。然而，所属领域的技术人员可理解，可在没有这些特定细节的情况下实践所述实施方式。例如，所公开的主题中的系统、过程和其它元件可以以框图形式示出为组件，以便不以不必要的细节使实施方式模糊。在其它实例中，可在没有不必要细节的情况下示出众所周知的过程、结构及技术以避免使实施方式模糊。此外，各个附图中相同的附图标记和标号指示相同的元件。

[0056] 而且，可以将各个实施方式描述为被描绘为流程表、流程图、数据流图、结构图或框图的过程。尽管流程图可将操作描述为顺序过程，但许多操作可并行或同时执行。另外，可以重新安排操作的顺序。过程可在其操作完成时终止，但可具有未在图中论述或包括的额外步骤。此外，并非在所有实施方式中都会发生任何特别描述的过程中的所有操作。过程可以对应于方法、函数、进程、子例程、子程序等。当过程对应于函数时，函数的终止可以对应于函数返回到调用函数或主函数。

[0057] 此外，所公开的主题的实施方式可以至少部分地手动或自动地实现。可通过使用机器、硬件、软件、固件、中间件、微代码、硬件描述语言或其任何组合来执行或至少辅助手动或自动实现方式。当在软件、固件、中间件或微代码中实现时，用于执行必要任务的程序代码或代码段可以存储在机器可读介质中。处理器可以执行必要的任务。

[0058] 图1A示出了从传统发射数字波束形成器100到全数字发射波束形成器105的转换。图1A中的框图具有在数字硬件平台115上实现的其数字波束形成器算法110。数字信号通过数模转换器(DAC)120被转换成模拟信号，并且经受对应于模拟接收机链(analog receiver chain)的信号处理。每个链由上变频器(UPC)125组成，上变频器125使用混合器(mixer)来用本地振荡器(LO)生成的载波频率调制基带模拟信号。经上变频的信号由功率放大器130和带通滤波器135进一步处理，以分别放大想要的信号并去除任何不想要的带外噪声。以载波频率调制的经滤波的信号最终通过天线辐射元件140辐射到空间中。

[0059] 发射机链中复杂且耗电的组件是混合器和DAC。每个发射机链中的DAC根据其位分辨率提供净数模转换。位数越高，分辨率越好，但代价是功耗增加。在模拟电路中实现的混合器体积庞大，并且随着阵列尺寸的增加而趋于变得昂贵。这就是全数字发射机具有竞争优势的地方。全数字发射机的主要优点是放宽DAC的要求，并执行数字上变频。图1B示出了全数字发射机的框图。混合器和DAC移动到数字平台内。波束形成器输出145通过数字上变频器块150进行数字上变频。

[0060] 在传统的发射机架构中，功率放大器的效率也是一个关键问题。与Doherty放大器相比，开关模式功率放大器(SMPA)具有更好的效率。因此，数字平台的输出被设计为1位，即ON/OFF信号，以控制开关模式PA的操作。来自数字硬件平台155的1位输出通过高速MGT传递到模拟SMPA。来自SMPA 160的经放大的脉冲最终经受带通滤波级165以在由天线170辐射之前重构信号。

[0061] 然而，必须注意，数字上变频和1位量化具有若干挑战。随着位分辨率降低，量化噪声增加。为了解决这些挑战，过去已经开发了几种脉冲编码技术。众所周知的实现方式是基于西格玛‑德尔塔(Sigma‑Delta)理论的实现方式。

[0062] 文献综述表明，在全数字相控阵列领域，尤其是针对宽带的情况，现有技术非常有限。现有技术包含在仅跨越25MHz带宽的2.5GHz的单波束全数字波束形成器。需要将全数字发射机与宽带波束形成器集成。当前的宽带数字波束形成器架构基于真实时间延迟、FIR滤波器或快速傅立叶变换(FFT)。尽管这些架构提供了保证的稳定性和出色的线性相位响应，但与基于IIR的架构相比，它们消耗了更大的DSP计算复杂性。因此，当我们的目标是使大部分RF前端数字化时，降低数字复杂性起着至关重要的作用。

[0063] 先前已有提供具有非常低复杂性的宽带响应的波束滤波器的工作。多维网络谐振数字平面波滤波器(NR‑DPW)是一种潜在的解决方案。这些滤波器是基于多维时空网络谐振概念推导出的一种特殊宽带阵列处理算法。它们是由Bruton和Bartley于1985年创立的，已广泛应用于接收模式，并也已得到了实验验证。

[0064] 这种波束滤波器的宽带性质来自于它们的时域方法。它们是使用电阻端接(resistively terminated)的2D连续域无源低通LC梯形电路原型设计的。考虑图2A所示的原型谐振网络200。该网络类似于对应于时间频域sct205的传统1‑D滤波器拓扑，但是扩展到另一个维度，即空间维度sx 210。在原型网络中，

[0065] X(sx，sct)：输入拉普拉斯变换

[0066] Y(sx，sct)：输出拉普拉斯变换

[0067] 空间拉普拉斯算子

[0068] 时间拉普拉斯算子

[0069] Lx，Lct，R：定义滤波器性能的参数

[0070] 拉普拉斯域中的原型传递函数由下式给出：

[0071]

[0072] 通过在式(1)中选取Lx＝cosθ，Lct＝sinθ，滤波器的幅度响应215在图2B中示出。在幅度响应中，幅度非零的区域被称为支持区域(ROS)220。对于给定的电路，ROS位于与ωct轴成角度(θ)225的直线上，即形成在(ωx，ωct)2D域中指向角度θ的波束。对于N元ULA，从阵列侧面(broadside)指向角度ψ的波束以关系式tanθ＝sin(ψ)而与角度θ相关。因此，通过设置滤波器参数的值，波束形成器可以实现为选择性地以角度ψ增强或发射期望信号。从图2B中还观察到，滤波器为整个带宽提供在ψ的波束，这意味着在可用带宽内以期望角度到达的所有信号都将通过，而其余衰减。图2C中示出了幅度响应的3D视图230。

[0073] 滤波器的实时实现需要差分方程。因此，通过以下方式将原型传递函数H(sx，sct)转换为差分方程：首先应用归一化2D双线性变换 以获得：

[0074]

[0075] 其中

[0076] 接着在零初始条件下应用逆z变换以得到差分方程，

[0077]

[0078] 其中，nx、nct分别对应于天线索引和时间样本。

[0079] 图3示出了根据本发明的一些实施方式的使用差分方程获得的NR‑DPW滤波器的幅度响应。在该图中，示出了使用(3)中的差分方程y(nx，nct)获得的幅度响应300。这里选择R＝0.001，θ＝25°，Nx＝16，Nct＝1024来计算滤波器响应。必须注意，双线性变换以更高频率引入翘曲305，并且采用预翘曲技术来校正和提供线性响应。

[0080] 图4是根据本发明的实施方式的所提出的用于N个模块的波束形成器的脉动阵列(systolic array)实现方式。在这种情况下，每个模块使用直接形式I实现来实现滤波器的2D差分方程。

[0081] 使用直接形式I实现设计的(3)中的2D差分方程如图4所示。假设在空间位置处的滤波器实现被称为滤波器模块。420的每个模块(例如模块#1、400)中的内部电路包括若干乘法器(428、429、431)、加法器(423‑425)、寄存器(延迟)(421、424、427、430)，它们将执行对应于每个空间位置的所需DSP操作。从(3)可以观察到，除了需要用零(425、426)初始化的第一模块400之外，模块基于其先前模块的输出来处理输入信号。因此，(3)中的差分方程的实现是通过脉动阵列410DSP架构(即，互连的相同模块的大规模并行处理阵列)实现的。这种脉动阵列实现方式为每个DSP时钟提供输出，从而实现更高的速度和吞吐量。由于只有单个时变/时间信号(1D信号)405要被发送，并且这种结构只需要激励其第一模块400。这有助于数字复杂性的更大降低，因为可以省略直接形式I实现中的一些乘法器。第一模块(模块#1)400接收1‑D时间输入信号405，执行一次滤波操作并产生输出以馈送天线450‑1。第一模块的输入和输出被分接并提供给为天线450‑2提供输出的第二模块(模块#2)，并且对于整个天线阵列继续该操作。当被辐射时，从每个模块420向其相应天线元件馈送的输出将在远场区域中形成期望角度的波束，从而实现波束成形。为了讨论的目的，这里省略了大量的细节。

[0082] 对于滤波器设计的仿真，在仿真(例如MATLAB)中创建具有以下规范的输入信号：

[0083] 星座(M)＝16

[0084] 采样频率(Fs)＝10GHz

[0085] 过采样率(OSR)＝10

[0086] Fsym＝Fs/OSR

[0087] RRC滚降系数(RRC)＝0.25

[0088] 带宽＝Fsym(RRC+1)＝1.25GHz

[0089] 位数＝16384

[0090] 图5A‑图5D为以下各项的谱：带宽为1.25GHz的基带测试信号；2.5GHz的上变频信号；2‑D波束形成器输出信号，其中系数被设置为扫描角ψ＝30°度；图5C中的曲线的侧视图示出了相对于时间频率的波束形成器输出信号强度。注意，频率响应被归一化为0dB。注意，tanθ＝sin(ψ)。

[0091] 输入信号500的频谱密度在图5A中示出。输入信号被上变频到2.5GHz(期望载波频率)和修改的频谱密度曲线505，如图5B所示。可以观察到，信号以2.5GHz为中心并且在1.25GHz的带宽上延伸。该时间信号被施加到具有零初始条件的16元滤波器的第一模块。滤波器的系数被设置为扫描角ψ＝30°度。捕获来自每个空间元素的输出，并且绘制并在图5C中示出2‑D频率响应515。图5D示出了PSD(功率谱密度)相对于时间频率520的变化。结果验证了信号以期望的角度对准，并且以2.5GHz为中心，带宽为1.25GHz。

[0092] 这项工作基于在全数字发射机(ADT)中实现的这种滤波器。可以发现，全数字发射机实现方式用作这项工作的出发点。实现了在2.5GHz具有1.25GHz带宽的ADT。用于这种实现方式的FPGA资源分配是巨大的并且覆盖其LUT存储器使用的75％。使相同设计适应相控阵列将是一个巨大挑战。因此，全数字相控阵列的设计需要对设计进行广泛的优化。

[0093] 在图6A和图6B中示出了所实现的ADT 600的框图。图6A示出了显示RF‑ADT的框图，并且图6B是示出根据本发明的一些实施方式的基于多核的Δ∑调制器的内部结构的示意图。

[0094] 使用多相FIR滤波器610将存储在FPGA存储器中的基带数据605划分为几个相位，以实现由FPGA上的串行化器规定的更高采样率。多相数字上变频(DUC)615级接收基带信号并利用用作LO的多相数字直接合成630应用混合操作。所得信号被转发到多核DSM模块620。

[0095] 多核DSM模块基于状态寄存器的传播。其包含三个模块(1)解交织器635、(2)并行DSM调制器640和(3)交织器645。工作原理是重新排列和组合来自不同相位路径的数据(由解交织器执行)，将其发送到并行DSM调制器，并最终重新排列和组合回多相路径(由交织器执行)。对于N核DSM模块，解交织器将输入信号分成大小为K的N个块，其中并行DSM调制器的每个核对K个顺序样本进行操作。为了避免状态传播中的任何不连续性，在每个路径中延迟输入和输出数据，并且同步控制逻辑650管理调制器之间的数据流。随着K和N的值的增加，可以提高精度。来自多核DSM模块的所得数据最终使用数千兆位收发器625被串行化并转换为模拟。

[0096] 图7示出了根据本发明的实施方式的在z域中实现的误差反馈Δ∑调制器的架构。并行DSM调制器的每个核心包含通用误差反馈DSM架构700，如图7所示，具有输入信号X(z)
701，加法器702、704，比较器703，输出信号Y(z)706。H(z)705是反馈环路传递函数。对于该实施方式采用了相同的架构。

[0097] 这种滤波器的传递函数由下式给出，

[0098] Y(z)＝STF(z)X(z)‑NTF(z)Eq(z)

[0099] ＝STF(z)X(z)‑(1+H(z))Eq(z) (4)

[0100] 其中，STF(z)是信号传递函数，

[0101] NTF(z)＝1+H(z)是噪声传递函数，

[0102] H(z)是反馈环路传递函数。

[0103] 这里，量化噪声由随机噪声信号NTF(z)建模，并且可以是FIR或IIR滤波器。通过仿真，观察到具有两个量化级的FIR滤波器导致不稳定的实现，因此选择IIR滤波器。IIR滤波器是通过引入紧随原始FIR传递函数的零的复极点(complex pole)而从FIR滤波器发展而来的。然而，IIR滤波器减小了工作带宽，并且为了适应所提出的1.25GHz的带宽，必须增加在滤波器响应中产生陷波(notch)的零的数量，并将其均匀地分布到期望带宽中。用于二阶带通DSM调制器的三陷波IIR滤波器的噪声传递函数(NTF)由下式给出：

[0104]

[0105] 其中， 以Fc1、Fc2、Fc3为陷波频率，Fs为调制器采样频率。每个极点紧密跟随零，比例因子为r(0图8中示出了针对不同滤波器实现的NTF(z)的仿真800。选择滤波器陷波响应，使得工作带宽为1.25GHz，中心频率在2.5GHz。采样频率被选择为10GSps以保持过采样因子4。从仿真中观察到，r的值决定了带宽和陷波的影响之间的折衷。

[0106] 反馈回路传递函数H(z)可由等式(4)和等式(5)计算，并由下式给出：

[0107]

[0108] 其中，A1＝(α+β+γ)(1‑r)、B1＝(3+αβ+γ(α+β))(1‑r2)、C1＝(2(α+β)+γ(2+αβ))3 4 5 6
(1‑r)、D1＝(3+αβ+γ(α+β))(1‑r)、E1＝(α+β+γ)(1‑r)和F1＝(1‑r)。因此，使用如等式(6)所示的IIR反馈环路传递函数H(z)来设计多核二阶带通DSM调制器。

[0109] 为了从ADT开发全数字相控阵列，必须集成波束滤波器设计。这带来了另一个挑战，因为波束滤波器的信号流图只针对单核(单相)定义，而单核(单相)通常在FPGA上无法以300MHz以上为时钟频率。因此，必须对其进行修改，以使多相实现使用10GSps的MGT串行化器速率来发送。

[0110] 单个元素的当前RF‑ADT被修改，并且提议的N元全数字相控阵列900如图9所示。由于波束滤波器需要来自输入多相数据的顺序数据，因此时间上变频基带样本905现在在传递到波束滤波器915之前传递到635解交织器。来自解交织器的重排样本被给予915的多核波束滤波器设计的每个核，其中每个核包含波束滤波器的差分方程的类似直接形式I实现，如图4所示(单核情况)。然而，对于其中模块互连的波束滤波器的脉动阵列实现方式，来自模块的每个核的输出，例如模块#1输出920被传递到下一个模块(例如模块#2)的相应核。即，模块#1的核1将输入馈送到模块#2的核1，模块#2的核1将输入馈送到模块#3的核1，依此类推。来自多核波束滤波器的每个模块的波束成形输出925被传递到多核DSM调制器930以执行位量化和噪声整形。DSM调制器的输出通过经过645交织器被交织成多相，并且最终使用MGT935将得到的数据作为高速率二进制脉冲从数字平台发送出去。然后，来自每个模块的高速二进制脉冲945被信号整形(放大和带通滤波)并馈送到它们的相应天线，以在阵列的远场中以期望角度提供波束950。必须提及的是，由于滤波器架构，对于N元阵列，我们仅需要一个数字上变频级910，导致硬件资源的极大减少。

[0111] 为了验证概念，实现了支持1.25GHz带宽的在2.5GHz的8元全数字相控阵列。为了验证提议的设计，可以选择具有XCVU095 FPGA的ZCU 1287板。对于这项工作，串行化器速率选择为10GSps。串行化器的输出速率是相/核的数量乘以每个相/核的时钟速率的乘积。相位的数量取决于FPGA逻辑时钟，FPGA逻辑时钟内在地取决于整个数字设计的关键路径。

[0112] 波束滤波器和DSM调制器的单核设计被汇编并且能够以290MHz为时钟频率。FPGA板上的MGT只能配置在64、40、32或16相。根据这些要求，计划具有2个输出电平的40多相版本，并且每个核需要以250MHz为时钟频率。然而，由于多相版本的设计变得复杂，250MHz无法用原始设计实现。因此，时序收敛需要(1)细粒度流水线，(2)在任何地方应用时减小位宽度而对性能没有显著影响，(3)减小某些块上的扇出计数。随后的其它一些优化技术是：交织器和解交织器模块的FIFO被MUX延迟架构所取代；等式(5)中，对于的特定频率选择α＝‑β，γ＝0，因此电路复杂性特别是乘法器计数降低了超过50％，并使数字复杂性大大降低。

[0113] 在FPGA中实现了具有40相、以250MHz为时钟频率的8元全数字相控阵列。来自8个通道的40相的2电平输出通过配置为10GSps的MGT被串行化。由于消声室的限制，使用示波器离线验证了所提出的工作。图10A和图10B中示出了用于验证所提出的工作的设置框图1000和实验设置1005。MGT核1010中的四路Q228和Q229用于将信号发射出4端口实时示波器(Keysight DSA‑X 92504Q)1015。Tektronix AWG610 1020提供125MHz FPGA差分参考时钟
1025。由于一次测量所有8个通道的挑战，一个通道被用作基准以提供通道之间的同步。测量序列包括以以下方式进行的数据采集

[0114] 测试1：Ch1、Ch2、Ch3、Ch4

[0115] 测试1：Ch1、Ch5、Ch6、Ch7

[0116] 测试3：Ch1、Ch8

[0117] 图11A和图11B示出了根据本发明的实施方式的针对ψ＝30°的情况的8元全数字相控阵列的测量和仿真2D谱的比较。在这种情况下，通过传输预知数据来实现所有通道的校准。所有通道的波束形成信号被捕获在示波器存储器中，信号分析在计算机中使用Matlab软件进行。来自测量数据1100和仿真1110的2D频率响应(ωx对ωct)在图11A中示出，分别由(a)和(b)指示。增益对ωct的测量响应1110在(a)中示出，并且仿真响应1115对应于(b)，测量响应的3D视图1120由图11A的(c)指示。噪声被量化到带外，并且测量和仿真中的电平分别被报告为‑28dB和‑29dB。

[0118] 图12示出了根据本发明的实施方式的8元全数字相控阵列的测量和仿真2‑D谱的比较。图12示出了根据本发明的实施方式的8元全数字相控阵列的测量和仿真2‑D谱的比较。图中的曲线图示出了ψ＝30的情况，分别针对1(a)中的测量和2(a)中的仿真的ωx对ωct；针对1(b)中的测量和2(b)中的仿真的增益对ωct；针对测量的响应的3D视图。

[0119] 可以通过绘制波束图案来评估实现方式的波束性能。对于滤波器设计，滤波器系数被设置为ψ＝30°。为了绘制波束图案，必须首先去除量化噪声，并且在Matlab中实现针对所需频带的带通滤波器。对于f＝2.5GHz，仿真的1200和测量的波束图案1205的示出于图12中。仿真值由Matlab Simulink中捕获的固定点设计获得。测量结果和仿真结果报告在下表中：

[0120] 参数 测量的 仿真的ψ(度) 30 30
PSL(dB) ‑10 ‑12.5

[0121] 从结果可以注意到，仿真结果和测量结果是良好一致的。假设旁瓣电平的劣化是由于测量缺陷而发生的。

[0122] Matlab Simulink中捕获的设计被导入到Vivado，以从实现的网表中找到定时和资源分配。优值参数在下表中提及：

[0123]定时 频率
3.96ns 252.5MHz

[0124]资源 利用 可用 ％
LUT 215609 537600 40.1
LUTRAM 39924 76800 52
FF 126053 1075200 11.7
IO 8 702 1.1
GT 8 64 12.6
BUFG 3 960 0.3
PLL 1 32 3.13

[0125] 报告功率分析结果，如下图所示：

[0126]类型 功率(W)
静态 1.3
动态 14.1
GTH 1.2
芯片上总量 16.6

[0127] 本公开的上述实施方式可以以多种方式中的任何方式来实现。例如，可以使用硬件、软件或其组合来实现实施方式。当以软件实现时，软件代码可以在任何合适的处理器或处理器集合上执行，无论是在单个计算机中提供还是分布在多个计算机之间。这样的处理器可以被实现为集成电路，在集成电路组件中具有一个或更多个处理器。然而，可以使用任何适当格式的电路来实现处理器。

[0128] 此外，本文概述的各种方法或过程可被编码为可在采用各种操作系统或平台中的任何一个的一个或更多个处理器上执行的软件。另外，这样的软件可以使用许多合适的编程语言和/或编程或脚本工具中的任何一种来编写，并且还可以被编译为在框架或虚拟机上执行的可执行机器语言代码或中间代码。通常，在各种实施方式中，程序模块的功能可以根据需要进行组合或分布。

[0129] 此外，本公开的实施方式可以实施为一种方法，已经提供了该方法的示例。作为方法的一部分执行的动作可以以任何合适的方式排序。因此，可以构建其中以不同于所示出的顺序执行动作的实施方式，所述顺序可包括同时执行一些动作，虽然在说明性实施方式中示出为顺序动作。此外，在权利要求中使用诸如“第一”、“第二”之类的序数术语来修饰权利要求元素本身并不意味着一个权利要求元素相对于另一个权利要求元素的任何优先级、优先次序或顺序或者执行方法动作的时间顺序，而仅仅用作将具有某一名称的一个权利要求元素与具有相同名称(除了序数术语的使用之外)的另一元素区分开来的标签，以区分权利要求元素。

[0130] 虽然已经参考某些优选实施方式描述了本公开，但是应当理解，在本公开的精神和范围内可以进行各种其它的改编和修改。因此，所附权利要求的方面覆盖了落入本公开的真实精神和范围内的所有这些变化和修改。