一种基于流体点胶的微电子器件封装方法

摘要

本发明实施例公开了一种基于流体点胶的微电子器件封装方法，涉及电子元器件封装工艺技术领域，能解决在塑封载体上点胶容易出现点胶厚度、形状不易控制，绝缘胶容易出现空洞的问题。该方法包括：对塑封载体的待粘合面进行刻蚀，得到相衔接的第一平面和第二平面，第一平面高于第二平面；在第一平面上刻蚀出多个点凹槽，点凹槽的最低面高于塑封载体的最低面，并向每个点凹槽内压入绝缘颗粒，绝缘颗粒的部分置于点凹槽外；向第一平面多次点绝缘胶，使得绝缘胶布满于各个绝缘颗粒表面以及各个绝缘颗粒之间的第一平面；待第一平面上的绝缘胶呈半凝固状态时，将芯片在呈半凝固状态的胶面上进行放置作业，使芯片粘合在第一平面上。

权利要求

1.一种基于流体点胶的微电子器件封装方法，其特征在于，所述方法包括：对塑封载体的待粘合面进行刻蚀，得到相衔接的第一平面和第二平面，所述第一平面高于所述第二平面；

在所述第一平面上刻蚀出多个点凹槽，所述点凹槽的最低面高于塑封载体的最低面，并向每个所述点凹槽内压入绝缘颗粒，所述绝缘颗粒的部分置于所述点凹槽外；

向所述第一平面多次点绝缘胶，使得绝缘胶布满于各个绝缘颗粒表面以及各个绝缘颗粒之间的所述第一平面；

待所述第一平面上的绝缘胶呈半凝固状态时，将芯片在所述呈半凝固状态的胶面上进行放置作业，使所述芯片粘合在所述第一平面上。

2.根据权利要求1所述的基于流体点胶的微电子器件封装方法，其特征在于，对塑封载体的待粘合面进行刻蚀，得到相衔接的第一平面和第二平面的步骤包括：在所述塑封载体的待粘合面上确定出与所述芯片的待粘合面对应的区域；

绕所述区域的外围在塑封载体的待粘合面上刻蚀出一圈线凹槽，其中，所述区域内为第一平面，所述线凹槽底面为第二平面。

3.根据权利要求1所述的基于流体点胶的微电子器件封装方法，其特征在于，待所述第一平面上的绝缘胶呈半凝固状态时，将所述芯片在所述呈半凝固状态的胶面上进行放置作业，使所述芯片粘合在所述第一平面上的步骤包括：待所述第一平面上的绝缘胶呈半凝固状态时，采用可通磁的压合板置于所述芯片上方，并在所述压合板通磁的条件下将所述芯片压合在所述呈半凝固状态的胶面上；

对所述压合板的压合温度和/或压合力度进行控制，使得所述芯片与所述第一平面粘合后，将所述压合板取消通磁并等待预设时间离开所述芯片。

4.根据权利要求3所述的基于流体点胶的微电子器件封装方法，其特征在于，所述压合板与所述芯片之间隔有绝缘膜，其中，所述绝缘膜的厚度不影响所述压合板通磁后对所述芯片背金层的磁性吸合力。

5.根据权利要求1所述的基于流体点胶的微电子器件封装方法，其特征在于，向每个所述点凹槽内压入绝缘颗粒的步骤包括：在每个所述点凹槽内点涂绝缘胶；

在所述点凹槽内的绝缘胶为半凝固状态时，向每个所述点凹槽内压入所述绝缘颗粒。

6.根据权利要求1或5所述的基于流体点胶的微电子器件封装方法，其特征在于，所述多个点凹槽在所述第一平面上均匀分布。

7.根据权利要求5所述的基于流体点胶的微电子器件封装方法，其特征在于，在每个所述点凹槽内点涂绝缘胶后的步骤还包括：对所述塑封载体依次进行第一次烘烤、第一次加热软化，使所述点凹槽内的绝缘胶呈半凝固状态。

8.根据权利要求1所述的基于流体点胶的微电子器件封装方法，其特征在于，向所述第一平面多次点绝缘胶后的步骤还包括：向所述第一平面多次点绝缘胶后并抹平，所述绝缘胶抹平后的最高点大于等于所述绝缘颗粒的最高点。

9.根据权利要求1所述的基于流体点胶的微电子器件封装方法，其特征在于，向所述第一平面多次点绝缘胶，使得绝缘胶布满于各个绝缘颗粒表面以及各个绝缘颗粒之间的所述第一平面后的步骤还包括：对所述塑封载体依次进行第二次烘烤、第二次加热软化，使所述第一平面上的绝缘胶呈半凝固状态。

10.根据权利要求1所述的基于流体点胶的微电子器件封装方法，其特征在于，所述方法还包括：对塑封载体的待粘合面进行刻蚀前，将所述塑封载体上不需要装片的区域用掩膜覆盖，空出需要刻蚀所述第一平面和所述第二平面的区域；

在所述芯片牢固地粘合在所述第一平面上后，移除覆盖在所述塑封载体上的掩膜。

说明书

一种基于流体点胶的微电子器件封装方法

技术领域

[0001] 本发明涉及电子元器件封装工艺技术领域，具体涉及一种基于流体点胶的微电子器件封装方法。

背景技术

[0002] 伴随着功率器件（包括发光二极管LED、激光二极管LD以及绝缘栅双极型晶体管IGBT等）等微电子器件的发展，封装工序是影响器件性能与可靠性的一道重要工序。

[0003] 在封装工序中，固晶是一道非常关键的工序，是通过胶体（如对于LED来说一般是导电胶或绝缘胶）把芯片（晶片）粘结在塑封载体的指定区域，形成热通路或电通路，为后序的打线连接提供条件的工序。

[0004] 如图1所示，为一器件塑封结构示意图。在该示意图中，芯片衬底电位为地，塑封载体与输入端电位连接，芯片底部与塑封载体之间通过绝缘胶隔离，在绝缘胶有效情况下，绝缘胶能够有效隔离电位，即输入端和地之间无电流，但若绝缘胶失效，则会导致输入端与地之间漏电，影响器件的性能。

[0005] 现有技术中将芯片与塑封载体通过绝缘胶粘在一起通常有两种方式，一种是在芯片底部点胶，二是在塑封载体上点胶。因在芯片底部点胶容易出现芯片飞片以及出现涂胶效果差等情况，一般在芯片底部点胶的方式不被优选，而在塑封载体上点胶的方式更被常用。

发明内容

[0006] 本发明实施例提供一种基于流体点胶的微电子器件封装方法，以解决在塑封载体上点胶容易出现点胶厚度、形状不易控制，绝缘胶容易出现空洞的问题。

[0007] 为了解决上述问题，本发明实施例公开了一种基于流体点胶的微电子器件封装方法，方法包括：

[0008] 对塑封载体的待粘合面进行刻蚀，得到相衔接的第一平面和第二平面，第一平面高于第二平面；

[0009] 在第一平面上刻蚀出多个点凹槽，点凹槽的最低面高于塑封载体的最低面，并向每个点凹槽内压入绝缘颗粒，绝缘颗粒的部分置于点凹槽外；

[0010] 向第一平面多次点绝缘胶，使得绝缘胶布满于各个绝缘颗粒表面以及各个绝缘颗粒之间的第一平面；

[0011] 待第一平面上的绝缘胶呈半凝固状态时，将芯片在呈半凝固状态的胶面上进行放置作业，使芯片粘合在第一平面上。

[0012] 在本发明一实施例中，对塑封载体的待粘合面进行刻蚀，得到相衔接的第一平面和第二平面，包括：

[0013] 在塑封载体的待粘合面上确定出与芯片的待粘合面对应的区域；

[0014] 绕区域的外围在塑封载体的待粘合面上刻蚀出一圈线凹槽，其中，区域内为第一平面，线凹槽底面为第二平面。

[0015] 在本发明一实施例中，待第一平面上的绝缘胶呈半凝固状态时，将芯片在呈半凝固状态的胶面上进行放置作业，使芯片粘合在第一平面上的步骤包括：

[0016] 待第一平面上的绝缘胶呈半凝固状态时，采用可通磁的压合板置于芯片上方，并在压合板通磁的条件下将芯片压合在呈半凝固状态的胶面上；

[0017] 对压合板的压合温度和/或压合力度进行控制，使得芯片与第一平面粘合后，将压合板取消通磁并等待预设时间离开芯片。

[0018] 在本发明一实施例中，压合板与芯片之间隔有绝缘膜，其中，绝缘膜的厚度不影响压合板通磁后对芯片背金层的磁性吸合力。

[0019] 在本发明一实施例中，向每个点凹槽内压入绝缘颗粒的步骤进一步包括：

[0020] 在每个点凹槽内点涂绝缘胶；

[0021] 在点凹槽内的绝缘胶为半凝固状态时，向每个点凹槽内压入绝缘颗粒。

[0022] 在本发明一实施例中，多个点凹槽在第一平面上均匀分布。

[0023] 在本发明一实施例中，在每个点凹槽内点涂绝缘胶后的步骤还包括：

[0024] 对塑封载体依次进行第一次烘烤、第一次加热软化，使点凹槽内的绝缘胶呈半凝固状态。

[0025] 在本发明一实施例中，向第一平面多次点绝缘胶后的步骤还包括：

[0026] 向第一平面多次点绝缘胶后并抹平，绝缘胶抹平后的最高点大于等于绝缘颗粒的最高点。

[0027] 在本发明一实施例中，向第一平面多次点绝缘胶，使得绝缘胶布满于各个绝缘颗粒表面以及各个绝缘颗粒之间的第一平面后的步骤还包括：

[0028] 对塑封载体依次进行第二次烘烤、第二次加热软化，使第一平面上的绝缘胶呈半凝固状态。

[0029] 在本发明一实施例中，方法还包括：

[0030] 对塑封载体的待粘合面进行刻蚀前，将塑封载体上不需要装片的区域用掩膜覆盖，空出需要刻蚀第一平面和第二平面的区域；

[0031] 在芯片牢固地粘合在第一平面上后，移除覆盖在塑封载体上的掩膜。

[0032] 本发明实施例包括以下优点：

[0033] 本发明实施例基于对对封载体的待粘合面进行刻蚀，得到相衔接的第一平面和第二平面，第一平面高于第二平面，如此第二平面可以盛接当芯片贴合在塑封载体上时从第一平面上溢出的绝缘胶，使得第一平面上溢出的绝缘胶不会攀爬至芯片上，导致输入端和地之间的绝缘效果变差；

[0034] 本发明实施例在第一平面上刻蚀出多个点凹槽，点凹槽的最低面高于塑封载体的最低面，并向每个点凹槽内压入绝缘颗粒，绝缘颗粒的部分置于点凹槽外，如此可以有效保证绝缘胶厚度的均匀性；

[0035] 本发明实施例向第一平面多次点绝缘胶，使得绝缘胶布满于各个绝缘颗粒表面以及各个绝缘颗粒之间的所述第一平面，然后待所述第一平面上的绝缘胶呈半凝固状态时，将所述芯片在所述呈半凝固状态的胶面上进行放置作业，使所述芯片粘合在所述第一平面上；其中，掺杂在绝缘胶中的多个绝缘颗粒形成凸起结构很好的分摊了绝缘胶的收缩应力，使得绝缘胶在固化过程中，不易出现空洞现象，以及在即使出现空洞现象时，绝缘胶的空洞受绝缘颗粒的牵扯也不容易扩大。

附图说明

[0036] 为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例。

[0037] 图1是现有一器件塑封结构示意图；

[0038] 图2是本发明实施例一种基于流体点胶的微电子器件封装方法的步骤流程图；

[0039] 图3是经本发明实施例图2所示的步骤S21得到的工艺结构图；

[0040] 图4是经本发明实施例图2所示的步骤S22得到的工艺结构图；

[0041] 图5是经本发明实施例图2所示的步骤S23得到的工艺结构图；

[0042] 图6是经本发明实施例图2所示的步骤S24得到的工艺结构图。

[0043] 附图标记说明：

[0044] 1‑塑封载体，11‑第一平面，12‑第二平面，13‑点凹槽，2‑芯片，3‑绝缘胶，4‑绝缘颗粒，IN‑输入端电位，GND‑芯片衬底电位。

具体实施方式

[0045] 下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。

[0046] 目前，经对绝缘胶漏电的器件进行绝缘胶失效分析，发现主要有以下原因：

[0047] 1、点胶厚度、形状不易控制；

[0048] 2、失效芯片比正常芯片中绝缘胶的空洞更大，即绝缘胶中的空洞使得绝缘胶的有效厚度变薄，潮湿环境下，绝缘胶空洞所在位置容易发生爬电现象，使绝缘胶的绝缘强度进一步下降，最终导致输入端和地之间的绝缘胶产生漏电。

[0049] 有鉴于此，本发明实施例提出了一种基于流体点胶的微电子器件封装方法，旨在有效克服因上述两个原因所导致的绝缘胶失效问题。

[0050] 参考图2，示出了本发明实施例一种基于流体点胶的微电子器件封装方法的步骤流程图，具体可以包括以下步骤：

[0051] 步骤S21，对塑封载体1的待粘合面进行刻蚀，得到相衔接的第一平面11和第二平面12，所述第一平面11高于第二平面12；

[0052] 在塑封载体1中，第一平面11是用于粘合芯片2的平面，因此，第一平面11上会涂覆绝缘胶3。在本发明实施例中，如图3所示，设计有第二平面12，其中，第二平面12需与第一平面11相衔接，其目的是盛接当芯片2贴合在塑封载体1上时从第一平面11上溢出的绝缘胶3，使得第一平面11上溢出的绝缘胶3不会反向攀爬至芯片2上，导致输入端和地之间的绝缘效果变差。

[0053] 可选的，第一平面11与第二平面12的高度差为第一平面11上胶体厚度的1/2‑1。该数值限定能够保证第二平面12有足够的深度去承载从第一平面11上溢出的绝缘胶3，使得绝缘胶3转化成固态后在烘烤过程中不会反爬至芯片2上。

[0054] 在对塑封载体1的待粘合面进行刻蚀时，可先在塑封载体1上确定第一平面11和第二平面12的区域，然后通过对该区域进行深浅度不一的刻蚀，可以得到该第一平面11和第二平面12。当然，为加快整个封装效率和减小加工成本，也可仅对第二平面12所在区域进行刻蚀，使得刻蚀区域与第一平面11之间存在高度差，得到第二平面12。

[0055] 在本发明一可选实施例中，如图3所示，给出了刻蚀得到第一平面11和第二平面12的一实现方式：

[0056] 首先，在所述塑封载体1的待粘合面上确定出与芯片2的待粘合面对应的区域；接着，绕所述区域的外围在塑封载体1的待粘合面上刻蚀出一圈线凹槽，其中，所述区域内为第一平面11，所述线凹槽底面为第二平面12。在本实施例中，第一平面11的形状与芯片2的带粘合面的形状匹配，而由于第二平面12是绕第一平面11外刻蚀得到的一圈线凹槽，因此第二平面12的形状也与芯片2的带粘合面的形状匹配，如此，当有绝缘胶3从第一平面11上溢出时，第二平面12能够有效盛接该溢出的绝缘胶3。其中，本实施例的线凹槽可以理解为也有一定宽度的半封闭凹槽，保证其能有效容纳该溢出的绝缘胶3。

[0057] 需要说明的是，虽然第二平面12低于第一平面11，看起来是绕第一平面11形成的一个环形凹槽结构，但该第二平面12与现有塑封载体1上衔接用于装片的基岛的引线凹槽不同，本发明实施例的塑封载体1在具有第一平面11和第二平面12的基础上还可有如现有技术一样的引线凹槽。或者换言之，本发明的第一平面11和第二平面12可理解为对现有技术中用于装片的基岛的改进，塑封载体1上仍然可以具有除基岛以外的结构，本发明实施例在此不作限定。

[0058] 步骤S22，在第一平面11上刻蚀出多个点凹槽13，所述点凹槽13的最低面高于塑封载体1的最低面，并向每个所述点凹槽13内压入绝缘颗粒4，所述绝缘颗粒4的部分置于所述点凹槽13外；

[0059] 由于芯片2底部与塑封载体1之间的绝缘胶3的作用主要是隔离输入端与地之间的阻抗值，因此绝缘胶3的厚度是影响绝缘胶3隔离效果的关键因素。相关技术中一般采用增加功耗器件封装用的绝缘胶3厚度来提高绝缘隔离效果，然而仅仅增加绝缘胶3厚度又会导致厚度、形状的不可控，造成胶体出现空洞或厚薄不匀的问题。

[0060] 在图3所示基础上，如图4所示，本发明实施例采用绝缘颗粒4和多个点凹槽13相互配合可以有效保证绝缘胶3厚度的均匀性以及减少胶体空洞现象。具体而言，如果仅在绝缘胶3中加入绝缘颗粒4，由于绝缘颗粒4具有活动性，无法保证绝缘颗粒4在铺在第一平面11上的绝缘胶3中的均匀性，进而第一平面11上的绝缘胶3的厚度也难以保证，同时对绝缘颗粒4的尺寸要求也更高，过大粒径的绝缘颗粒4会影响粘胶的厚度以及与芯片2、塑封载体1的粘结效果，而过小粒径的绝缘颗粒4则更易在绝缘胶3未干时活动，影响其分布的均匀性。而依照本发明的实现方法，能利用点凹槽13将绝缘颗粒4的位置固定，其中，绝缘颗粒4的一部分被压入点凹槽13内，另一部分置于点凹槽13外，如此涂覆在第一平面11上的绝缘胶3的厚度可由置于点凹槽13外的绝缘颗粒4的厚度限定，这样涂覆在第一平面11上的绝缘胶3的厚度可有效控制，而绝缘颗粒4的粒径大小选择范围也更宽泛。此外，由于点凹槽13与绝缘颗粒4的数量是一对一的关系，通过控制第一平面11上点凹槽13的数量和分布，也可有效控制绝缘颗粒4在铺在第一平面11上的绝缘胶3中的均匀性。

[0061] 一优选实施例，如图4所示，多个点凹槽13在所述第一平面11上均匀分布。本实施例可在第一平面11上先标注多个需要刻蚀点凹槽13的位置，其中多个位置均匀分布在第一平面11上，然后对每个位置进行刻蚀可以得到该多个点凹槽13。基于点凹槽13在第一平面11上均匀分布，当绝缘颗粒4安装在点凹槽13后，可以保证绝缘颗粒4在铺在第一平面11上的绝缘胶3中的均匀性。

[0062] 在本发明实施例中，点凹槽13可以理解为一个半封闭的凹槽，即上部开口与第一平面11表面齐平，底部封闭，点凹槽13的最低点高于塑封载体1的最低面，不会出现穿孔现象。点凹槽13可以为一个弧形凹槽，当绝缘颗粒4刚好为球形，绝缘颗粒4形状刚好与该弧形凹槽匹配，刻蚀的弧形凹槽的深度可刚好大于该球形的绝缘颗粒4的半径，如此能有效将该绝缘颗粒4限制。

[0063] 当然，上述的实现方式对点凹槽13的形状和绝缘颗粒4的要求较高，可优选的实现是：对点凹槽13表面吹风做清洁，在每个所述点凹槽13内点涂绝缘胶3；然后在所述点凹槽13内的绝缘胶3呈半凝固状态时，向每个所述点凹槽13内压入所述绝缘颗粒4。

[0064] 其中，控制绝缘胶3呈半凝固状态可通过以下步骤实现：在每个所述点凹槽13内点涂绝缘胶3后，对所述塑封载体1依次进行第一次烘烤、第一次加热软化，使所述点凹槽13内的绝缘胶3呈半凝固状态。这一过程中，基于对塑封载体1进行第一次烘烤，能有效去除塑封载体1上的湿气，进而降低后续在塑封载体1上涂覆绝缘胶时因湿气产生空洞的概率。

[0065] 需要说明的是，在本发明各个实施例中，控制绝缘胶3呈半凝固状态并不是绝对限定绝缘胶3为凝固一半的状态，半凝固状态的绝缘胶3相较于完全未凝固状态的绝缘胶3的粘性更加，当点凹槽13内的绝缘胶3呈半凝固状态时，向每个点凹槽13内压入绝缘颗粒4，绝缘颗粒4可以很好地与该绝缘胶3粘合，并不易产生移位。

[0066] 步骤S23，向第一平面11多次点绝缘胶3，使得绝缘胶3布满于各个绝缘颗粒4表面以及各个绝缘颗粒4之间的所述第一平面11；

[0067] 经步骤S22向每个点凹槽13内压入绝缘颗粒4后，形成了第一平面11上固定有多个绝缘颗粒4的结构。接着，本发明实施例向第一平面11多次点绝缘胶3，点的方式可以是先在绝缘颗粒4与绝缘颗粒4的缝隙之间进行点胶，使得绝缘胶3附着在绝缘颗粒4之间的第一平面11上，当绝缘胶3布满整个第一平面11上时，绝缘胶3也将相邻的绝缘颗粒4连接在一起，在第一平面11上由下而上进行点胶，最终使得绝缘胶3布满于各个绝缘胶3表面。其中，在第一平面11上由下而上进行点胶可以理解为先将绝缘胶3铺满第一平面11，使得绝缘胶3布满于各个绝缘颗粒4的底部以及未填充满的点凹槽13内，形成第一层绝缘胶3层，接着再在第一层绝缘胶3层上进行点胶，使得新的绝缘胶3不仅与第一层绝缘胶3层附着，还渗透在各个绝缘颗粒4之间，直至渗透在各个绝缘颗粒4表面。此种分层点胶方式能够有效把握绝缘胶3的凝固速度和控制绝缘胶的量，避免胶层被挤出，以及可有效降低绝缘胶中的空洞，使得绝缘胶3与绝缘颗粒4和第一平面11的粘合效果更加，即与绝缘颗粒4和第一平面11粘合的均匀又牢固。

[0068] 在相关技术中，胶接结构的内应力是胶接结构破坏的重要原因之一，其中，内应力包括收缩应力，如图5所示，在经步骤23所形成的胶面结构中，掺杂在绝缘胶3中的多个绝缘颗粒4形成凸起结构很好的分摊了绝缘胶3的收缩应力，使得绝缘胶3在固化过程中，不易出现空洞现象，以及在即使出现空洞现象时，绝缘胶3的空洞受绝缘颗粒4的牵扯也不容易扩大，有效解决了基于现有固晶方法绝缘胶3容易出现的空洞问题。

[0069] 在本发明一实施例中，向第一平面11多次点绝缘胶3后的步骤还包括：

[0070] 向所述第一平面11多次点绝缘胶3后并抹平，所述绝缘胶3抹平后的最高点大于等于所述绝缘颗粒4的最高点。抹平这一过程不仅可以均匀第一平面11上的绝缘胶3，还能带走部分多余的绝缘胶3，有利于对第一平面11上绝缘胶3的厚度和均匀度进行控制。

[0071] 步骤S24，待所述第一平面11上的绝缘胶3呈半凝固状态时，将所述芯片2在所述呈半凝固状态的胶面上进行放置作业，使所述芯片2粘合在所述第一平面11上。

[0072] 在本发明一实施例中，向所述第一平面11多次点绝缘胶3，使得绝缘胶3布满于各个绝缘颗粒4表面以及各个绝缘颗粒4之间的所述第一平面11后，控制第一平面11上的绝缘胶3呈半凝固状态可以通过以下步骤实现：对塑封载体1依次进行第二次烘烤、第二次加热软化，使所述第一平面11上的绝缘胶3呈半凝固状态。

[0073] 如图6所示，在第一平面11上的绝缘胶3呈半凝固状态时，将芯片2放置在第一平面11的胶面上，并微微对芯片2施加下压力，使得芯片2与塑封载体1粘合牢固。

[0074] 另外，通过对绝缘胶3失效分析，发现绝缘胶3中掺杂的脱落的镀金层也是影响绝缘胶3失效的重要因素之一，脱落的镀金层容易导致绝缘胶3出现击穿和漏电。由于镀金层主要来源于芯片2背面，相关技术一般采用对于芯片2背面的镀金层无明确用途的器件，在需使用绝缘胶3粘结的情况下，尽量去除镀金层后再粘结的解决方式，此种方式虽然可以避免芯片2与塑封载体1粘结过程中绝缘胶3中混入镀金层，但此种方式限制于对于芯片2背面的镀金层无明确用途的器件，使用范围较窄，且去除芯片2背面的镀金层不仅麻烦且容易损伤芯片2。

[0075] 有鉴于此，针对绝缘胶3中掺杂的脱落镀金层导电，会降低绝缘胶3的绝缘性能这一问题，本发明一实施例对待所述第一平面11上的绝缘胶3呈半凝固状态时，将芯片2在呈半凝固状态的胶面上进行放置作业，使所述芯片2粘合在所述第一平面11上的实现步骤还提出了以下可行方法：

[0076] 待所述第一平面11上的绝缘胶3呈半凝固状态时，采用可通磁的压合板（图未示出）置于芯片2上方，并在所述压合板通磁的条件下将所述芯片2压合在该呈半凝固状态的胶面上；

[0077] 对压合板的压合温度、压合力度进行控制，使得所述芯片2与所述第一平面11粘合后，将所述压合板取消通磁并等待预设时间离开所述芯片2。

[0078] 本发明实施例采用可通磁的压合板置于芯片2上方，然后对压合板通磁，在通磁的条件下利用压合板将芯片2压合在第一平面11上的该呈半凝固状态的胶面上，此时压合板对芯片2上的镀金层具有吸引力，至少使得镀金层不易脱离芯片2而掺杂到第一平面11上的绝缘胶3中。

[0079] 在压合板对芯片2和塑封载体1压合的过程中，本发明实施例对压合板的压合温度和/或压合力度进行控制，即可以只对压合板的压力温度进行控制，也可以只对压合力度进行控制，也可以同时对压合温度和压合力度进行控制，使得芯片2与塑封载体1的第一平面11粘合牢固。这一过程中，压合温度通过压合板传递到环境中，其中，压合温度以不对芯片2产生影响，又能加速绝缘胶3凝固为准，具体压合温度本发明实施例在此不作限定。其中，压合力度以不对芯片2产生影响，又能提高芯片2在胶面上的附着效果为准，考虑到压合板本身具有自重，压合力度可以依据压合板的自重增大或减小，具体压合力度本发明实施例在此不作限定。压合板通磁的手段可基于电磁铁实现，即对压合板或压合板上的其他部件通电实现压合板通磁，对压合板或压合板上的其他部件断电即实现取消通磁。

[0080] 当芯片2有效粘合在第一平面11上后，先对压合板取消通磁，然后等待预设时间后才将压合板离开芯片2。等待该预设时间相比取消通磁后立刻将压合板离开芯片2的好处是，可有效降低压合板上的磁性余量将芯片2上的镀金层带走的情况发生。

[0081] 进一步的，在本发明实施例中，压合板与芯片2之间还可隔有绝缘膜（图未示出），其中，绝缘膜的厚度不影响所述压合板通磁后对所述芯片2背金层的磁性吸合力。在压合板与芯片2之间设置绝缘膜，绝缘膜可隔绝压合板上的一些杂质吸附在芯片2上，避免出现影响芯片2的电位等，同时，绝缘膜也可以限制压合板对芯片2有过大的磁性吸合力但不影响对芯片2背金层的磁性吸合力。

[0082] 实际中，本发明实施例还可对已装好芯片2的塑封载体1进行第三次烘烤，使得塑封载体1、绝缘胶3、芯片2之间粘合牢固。

[0083] 为保证得到的第一平面11和第二平面12的效果以及不对塑封载体1的其他区域造成影响，更进一步优化的是，本发明一实施例中还提供了以下方法：

[0084] 对塑封载体1的待粘合面进行刻蚀前，将所述塑封载体1上不需要装片的区域用掩膜覆盖，空出需要刻蚀所述第一平面11和所述第二平面12的区域；

[0085] 在所述芯片2牢固地粘合在所述第一平面11上后，移除覆盖在所述塑封载体1上的掩膜。

[0086] 在本实施例中，通过将所述塑封载体1上不需要装片的区域用掩膜覆盖，掩膜可有效保护该塑封载体1上不需要装片的区域，避免刻蚀时误损伤该塑封载体1上不需要装片的区域。同时，利用掩膜还可进一步控制第一平面11和第二平面12中的绝缘胶3的厚度，也控制绝缘胶3不会点或攀爬至该塑封载体1上不需要装片的区域。

[0087] 若采用的是仅对第二平面12进行刻蚀制造第一平面11与第二平面12高低差的方法，在对第二平面12刻蚀前，还可对第一平面11覆盖掩膜，在第二平面12刻蚀完后，再将第一平面11上的掩膜去除。

[0088] 值得说明的是，在上述各个实施例中，芯片2可以指片式芯片2，本发明实施例所指方案应是引线或打线前的封装方案。

[0089] 此外，在以上实现方案中，点涂绝缘胶时可以尽量将吸嘴下压再提起点，如此也能有效改善绝缘胶中的空洞和平整度问题。

[0090] 还需要说明的是，本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。

[0091] 以上对本发明所提供的技术方案进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明，本说明书内容不应理解为对本发明的限制。同时，对于本领域的一般技术人员，依据本发明，在具体实施方式及应用范围上均会有不同形式的改变之处，这里无需也无法对所有的实施方式予以穷举，而由此所引伸出的显而易见的变化或变动仍处于本发明的保护范围之中。