半导体结构的制作方法以及半导体结构

摘要

本申请提供了一种半导体结构的制作方法以及半导体结构。该方法包括：提供基底，包括依次层叠的衬底、栅氧化层和多晶硅层，以及在多晶硅层的远离衬底的表面上的多个间隔的掩膜部；在多个掩膜部的两侧壁形成侧墙结构，并去除任意两个相邻的侧墙结构之间的裸露的多晶硅层，形成多个第一沟槽；在衬底中形成第一掺杂区，第一沟槽的底部在衬底中的投影位于第一掺杂区中；去除侧墙结构、部分多晶硅层、部分栅氧化层以及掩膜部，形成多个第二沟槽，并在衬底中形成第二掺杂区，第二沟槽底部在衬底中的投影位于第二掺杂区内，且第二掺杂区与第一掺杂区至少部分重叠。该方法解决了现有技术中由于尺寸小易造成微观负载效应的问题。

权利要求

1.一种半导体结构的制作方法，其特征在于，包括：

提供基底，包括依次层叠的衬底、栅氧化层和多晶硅层，以及在所述多晶硅层的远离所述衬底的表面上的多个间隔设置的掩膜部；

在多个所述掩膜部的两侧壁形成侧墙结构，并去除任意两个相邻的所述侧墙结构之间的裸露的所述多晶硅层，使得部分所述栅氧化层裸露，形成多个第一沟槽；

在所述衬底中形成第一掺杂区，所述第一沟槽的底部在所述衬底中的投影位于所述第一掺杂区中；

去除所述侧墙结构、部分所述多晶硅层、部分所述栅氧化层以及所述掩膜部，使得所述第一掺杂区两侧的部分所述衬底裸露，形成多个第二沟槽，并在所述衬底中形成第二掺杂区，所述第二沟槽底部在所述衬底中的投影位于所述第二掺杂区内，且所述第二掺杂区与所述第一掺杂区至少部分重叠。

2.根据权利要求1所述的方法，其特征在于，在多个所述掩膜部的两侧壁形成侧墙结构，包括：在多个所述掩膜部的侧壁和远离所述衬底的表面，以及任意两个相邻的所述掩膜部之间的所述多晶硅层的远离所述衬底的表面上形成第一氧化层；

去除所述掩膜部的远离所述衬底的表面以及相邻的所述掩膜部之间的所述第一氧化层，剩余的所述第一氧化层形成所述侧墙结构。

3.根据权利要求1所述的方法，其特征在于，去除所述侧墙结构、部分所述多晶硅层、部分所述栅氧化层以及所述掩膜部，使得所述第一掺杂区两侧的部分所述衬底裸露，形成多个第二沟槽，包括：去除所述侧墙结构、所述第一沟槽两侧的部分所述多晶硅层以及部分所述栅氧化层，使得所述第一掺杂区两侧的部分所述衬底裸露；

去除所述掩膜部，剩余的任意两个相邻的所述多晶硅层之间形成多个所述第二沟槽。

4.根据权利要求3所述的方法，其特征在于，去除所述侧墙结构、所述第一沟槽两侧的部分所述多晶硅层以及部分所述栅氧化层，使得所述第一掺杂区两侧的部分所述衬底裸露，包括：在所述第一沟槽中以及所述第一沟槽两侧的所述掩膜部和所述侧墙结构的远离所述衬底的表面上形成有机绝缘层；

去除所述第一沟槽两侧的所述掩膜部的远离所述衬底的表面上的所述有机绝缘层，以及所述侧墙结构的远离所述衬底的表面上的所述有机绝缘层，以及所述第一沟槽中的部分所述有机绝缘层；

去除所述侧墙结构、部分所述多晶硅层、剩余的所述有机绝缘层以及部分所述栅氧化层，使得所述第一掺杂区裸露以及所述第一掺杂区两侧的部分所述衬底裸露。

5.根据权利要求1所述的方法，其特征在于，在所述第二沟槽底部的所述衬底中形成第二掺杂区，包括：在所述第二沟槽的内壁以及所述第二沟槽两侧的所述多晶硅层的远离所述衬底的表面上形成第二氧化层；

在与所述第二沟槽底部的所述第二氧化层接触的所述衬底中形成所述第二掺杂区。

6.根据权利要求1所述的方法，其特征在于，提供基底，包括：提供所述衬底；

在所述衬底的裸露表面依次形成层叠的所述栅氧化层和所述多晶硅层；

在所述多晶硅层的远离所述衬底的表面上形成掩膜层；

去除部分所述掩膜层，形成多个间隔设置的所述掩膜部。

7.根据权利要求1至6中任一项所述的方法，其特征在于，所述掩膜部的材料包括氮化硅。

8.根据权利要求1至6中任一项所述的方法，其特征在于，所述侧墙结构的材料包括以下至少之一：氧化硅、氮氧化硅和碳氧化硅。

9.根据权利要求1至6中任一项所述的方法，其特征在于，所述第一掺杂区的掺杂浓度高于所述第二掺杂区的掺杂浓度。

说明书

半导体结构的制作方法以及半导体结构

技术领域

[0001] 本申请涉及半导体领域，具体而言，涉及一种半导体结构的制作方法以及半导体结构。

背景技术

[0002] 传统的侧墙结构制作工艺，先形成多晶硅的基本结构，长氧化硅‑氮化硅薄膜，然后刻蚀出氧化硅‑氮化硅结构（Oxide‑Nitride，简称ON）的侧墙，这种工艺在小尺寸的区域，往往会因微观负载效应问题而打不开，造成后续的源极和漏极的离子注入打不进去。

[0003] 因此，亟需一种解决由于尺寸小易造成微观负载效应的半导体结构的制作方法。

[0004] 在背景技术部分中公开的以上信息只是用来加强对本文所描述技术的背景技术的理解，因此，背景技术中可能包含某些信息，这些信息对于本领域技术人员来说并未形成在本国已知的现有技术。

发明内容

[0005] 本申请的主要目的在于提供一种半导体结构的制作方法以及半导体结构，以解决现有技术中由于尺寸小易造成微观负载效应的问题。

[0006] 为了实现上述目的，根据本申请的一个方面，提供了一种半导体结构的制作方法，包括：提供基底，包括依次层叠的衬底、栅氧化层和多晶硅层，以及在所述多晶硅层的远离所述衬底的表面上的多个间隔设置的掩膜部；在多个所述掩膜部的两侧壁形成侧墙结构，并去除任意两个相邻的所述侧墙结构之间的裸露的所述多晶硅层，使得部分所述栅氧化层裸露，形成多个第一沟槽；在所述衬底中形成第一掺杂区，所述第一沟槽的底部在所述衬底中的投影位于所述第一掺杂区中；去除所述侧墙结构、部分所述多晶硅层、部分所述栅氧化层以及所述掩膜部，使得所述第一掺杂区两侧的部分所述衬底裸露，形成多个第二沟槽，并在所述衬底中形成第二掺杂区，所述第二沟槽底部在所述衬底中的投影位于所述第二掺杂区内，且所述第二掺杂区与所述第一掺杂区至少部分重叠。

[0007] 进一步地，在多个所述掩膜部的两侧壁形成侧墙结构，包括：在多个所述掩膜部的侧壁和远离所述衬底的表面，以及任意两个相邻的所述掩膜部之间的所述多晶硅层的远离所述衬底的表面上形成第一氧化层；去除所述掩膜部的远离所述衬底的表面以及相邻的所述掩膜部之间的所述第一氧化层，剩余的所述第一氧化层形成所述侧墙结构。

[0008] 进一步地，去除所述侧墙结构、部分所述多晶硅层以及、所述栅氧化层以及所述掩膜部，使得所述第一掺杂区两侧的部分所述衬底裸露，形成多个第二沟槽，包括：去除所述侧墙结构、所述第一沟槽两侧的部分所述多晶硅层以及部分所述栅氧化层，使得所述第一掺杂区两侧的部分所述衬底裸露；去除所述掩膜部，剩余的任意两个相邻的所述多晶硅层之间形成多个所述第二沟槽。

[0009] 进一步地，去除所述侧墙结构、所述第一沟槽两侧的部分所述多晶硅层以及部分所述栅氧化层，使得所述第一掺杂区两侧的部分所述衬底裸露，包括：在所述第一沟槽中以及所述第一沟槽两侧的所述掩膜部的远离所述衬底的表面上的所述有机绝缘层，以及所述侧墙结构的远离所述衬底的表面上形成有机绝缘层；去除所述第一沟槽两侧的所述掩膜部和所述侧墙结构的远离所述衬底的表面上的所述有机绝缘层，以及所述第一沟槽中的部分所述有机绝缘层；去除所述侧墙结构、部分所述多晶硅层、剩余的所述有机绝缘层以及部分所述栅氧化层，使得所述第一掺杂区裸露以及所述第一掺杂区两侧的部分所述衬底裸露。

[0010] 进一步地，在所述第二沟槽底部的所述衬底中形成第二掺杂区，包括：在所述第二沟槽的内壁以及所述第二沟槽两侧的所述多晶硅层的远离所述衬底的表面上形成第二氧化层；在与所述第二沟槽底部的所述第二氧化层接触的所述衬底中形成所述第二掺杂区。

[0011] 进一步地，提供基底，包括：提供所述衬底；在所述衬底的裸露表面依次形成层叠的所述栅氧化层和所述多晶硅层；在所述多晶硅层的远离所述衬底的表面上形成掩膜层；去除部分所述掩膜层，形成多个间隔设置的所述掩膜部。

[0012] 进一步地，所述掩膜部的材料包括氮化硅。

[0013] 进一步地，所述侧墙结构的材料包括以下至少之一：氧化硅、氮氧化硅和碳氧化硅。

[0014] 进一步地，所述第一掺杂区的掺杂浓度高于所述第二掺杂区的掺杂浓度。

[0015] 根据本申请的另一方面，提供了一种半导体结构，包括衬底、间隔设置的栅氧化部、间隔设置的多晶硅部、第二掺杂区以及第一掺杂区，其中，间隔设置的所述栅氧化部，位于所述衬底的表面上；间隔设置的所述多晶硅部，位于所述栅氧化部的远离所述衬底的表面上，任意两个相邻的所述多晶硅部之间形成多个第二沟槽；所述第二掺杂区位于所述第二沟槽底部的部分所述衬底中；所述第一掺杂区位于所述第二沟槽底部的部分所述衬底中，且所述第一掺杂区与所述第二掺杂区至少部分重叠。

[0016] 应用本申请的技术方案，所述半导体结构的制作方法中，首先，提供基底，包括依次层叠的衬底、栅氧化层和多晶硅层，以及在所述多晶硅层的远离所述衬底的表面上的多个间隔设置的掩膜部；之后，在多个所述掩膜部的两侧壁形成侧墙结构，并去除任意两个相邻的所述侧墙结构之间的裸露的所述多晶硅层，使得部分所述栅氧化层裸露，形成多个第一沟槽；之后，在所述衬底中形成第一掺杂区，所述第一沟槽的底部在所述衬底中的投影位于所述第一掺杂区中；最后，去除所述侧墙结构、部分所述多晶硅层、部分所述栅氧化层以及所述掩膜部，使得所述第一掺杂区两侧的部分所述衬底裸露，形成多个第二沟槽，并在所述衬底中形成第二掺杂区，所述第二沟槽底部在所述衬底中的投影位于所述第二掺杂区内，且所述第二掺杂区与所述第一掺杂区至少部分重叠。该方法利用多晶硅层表面的掩膜部和侧墙结构，刻蚀侧墙结构之间的裸露多晶硅层形成第一凹槽，用第一沟槽的宽度来形成第一掺杂区，去除侧墙结构和侧墙结构下方的多晶硅层后，在第一沟槽的基础上得到宽度更大的第二沟槽，用第二沟槽的宽度来形成第二掺杂区，从而避免传统工艺中存在侧墙融合问题，进而解决了现有技术中由于尺寸小易造成微观负载效应的问题。

附图说明

[0017] 构成本申请的一部分的说明书附图用来提供对本申请的进一步理解，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：

[0018] 图1示出了根据本申请的一种实施例的半导体结构的制作方法的流程图；

[0019] 图2示出了根据本申请的一种实施例的形成多晶硅层后的半导体结构的示意图；

[0020] 图3示出了根据本申请的一种实施例的形成掩膜层后的半导体结构的示意图；

[0021] 图4示出了根据本申请的一种实施例的形成掩膜部后的半导体结构的示意图；

[0022] 图5示出了根据本申请的一种实施例的形成第一氧化层后的半导体结构的示意图；

[0023] 图6示出了根据本申请的一种实施例的形成侧墙结构后的半导体结构的示意图；

[0024] 图7示出了根据本申请的一种实施例的形成第一沟槽后的半导体结构的示意图；

[0025] 图8示出了根据本申请的一种实施例的形成第一掺杂区后的半导体结构的示意图；

[0026] 图9示出了根据本申请的一种实施例的形成有机绝缘层后的半导体结构的示意图；

[0027] 图10示出了根据本申请的一种实施例的去除部分有机绝缘层后的半导体结构的示意图；

[0028] 图11示出了根据本申请的一种实施例的去除侧墙结构、部分多晶硅层、部分栅氧化层后的半导体结构的示意图；

[0029] 图12示出了根据本申请的一种实施例的去除掩膜部后的半导体结构的示意图；

[0030] 图13示出了根据本申请的一种实施例的形成第二掺杂区后的半导体结构的示意图；

[0031] 图14示出了根据本申请的另一种实施例的形成第二掺杂区后的半导体结构的示意图。

[0032] 其中，上述附图包括以下附图标记：

[0033] 101、衬底；102、栅氧化层；103、多晶硅层；104、掩膜部；105、掩膜层；201、侧墙结构；201、侧墙结构；202、第一沟槽；203、第一氧化层；204、第二沟槽；301、第一掺杂区；302、第二掺杂区；401、有机绝缘层；402、第二氧化层。

具体实施方式

[0034] 应该指出，以下详细说明都是例示性的，旨在对本申请提供进一步的说明。除非另有指明，本文使用的所有技术和科学术语具有与本申请所属技术领域的普通技术人员通常理解的相同含义。

[0035] 需要注意的是，这里所使用的术语仅是为了描述具体实施方式，而非意图限制根据本申请的示例性实施方式。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式，此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在特征、步骤、操作、器件、组件和/或它们的组合。

[0036] 应该理解的是，当元件（诸如层、膜、区域、或衬底）描述为在另一元件“上”时，该元件可直接在该另一元件上，或者也可存在中间元件。而且，在说明书以及权利要求书中，当描述有元件“连接”至另一元件时，该元件可“直接连接”至该另一元件，或者通过第三元件“连接”至该另一元件。

[0037] 正如背景技术所介绍的，现有技术中由于尺寸小易造成微观负载效应的问题，为了解决如上问题，本申请提出了一种半导体结构的制作方法以及半导体结构。

[0038] 根据本申请的实施例，提供了一种半导体结构的制作方法。

[0039] 图1是根据本申请实施例的半导体结构的制作方法的流程图。如图1所示，该方法包括以下步骤：

[0040] 步骤S101，如图4所示，提供基底，包括依次层叠的衬底101、栅氧化层102和多晶硅层103，以及在上述多晶硅层103的远离上述衬底101的表面上的多个间隔设置的掩膜部104；

[0041] 步骤S102，如图6所示，在多个上述掩膜部104的两侧壁形成侧墙结构201，如图7所示，并去除任意两个相邻的上述侧墙结构201之间的裸露的上述多晶硅层103，使得部分上述栅氧化层102裸露，形成多个第一沟槽202；

[0042] 步骤S103，如图8所示，在上述衬底101中形成第一掺杂区301，上述第一沟槽202的底部在上述衬底101中的投影位于上述第一掺杂区301中；

[0043] 步骤S104，如图8和图12所示，去除上述侧墙结构201、部分上述多晶硅层103、部分上述栅氧化层102以及上述掩膜部104，使得上述第一掺杂区301两侧的部分上述衬底101裸露，形成多个第二沟槽204，如图13所示，并在上述衬底101中形成第二掺杂区302，上述第二沟槽204底部在上述衬底101中的投影位于上述第二掺杂区302内，且上述第二掺杂区302与上述第一掺杂区301至少部分重叠。

[0044] 上述半导体结构的制作方法中，首先，提供基底，包括依次层叠的衬底、栅氧化层和多晶硅层，以及在上述多晶硅层的远离上述衬底的表面上的多个间隔设置的掩膜部；之后，在多个上述掩膜部的两侧壁形成侧墙结构，并去除任意两个相邻的上述侧墙结构之间的裸露的上述多晶硅层，使得部分上述栅氧化层裸露，形成多个第一沟槽；之后，在上述衬底中形成第一掺杂区，上述第一沟槽的底部在上述衬底中的投影位于上述第一掺杂区中；最后，去除上述侧墙结构、部分上述多晶硅层、部分上述栅氧化层以及上述掩膜部，使得上述第一掺杂区两侧的部分上述衬底裸露，形成多个第二沟槽，并在上述衬底中形成第二掺杂区，上述第二沟槽底部在上述衬底中的投影位于上述第二掺杂区内，且上述第二掺杂区与上述第一掺杂区至少部分重叠。该方法利用多晶硅层表面的掩膜部和侧墙结构，刻蚀侧墙结构之间的裸露多晶硅层形成第一凹槽，用第一沟槽的宽度来形成第一掺杂区，去除侧墙结构和侧墙结构下方的多晶硅层后，在第一沟槽的基础上得到宽度更大的第二沟槽，用第二沟槽的宽度来形成第二掺杂区，从而避免传统工艺中存在侧墙融合问题，进而解决了现有技术中由于尺寸小易造成微观负载效应的问题。

[0045] 具体地，可以采用各向异性的干法刻蚀去除上述侧墙结构、上述掩膜部、部分上述多晶硅层以及部分上述栅氧化层，例如等离子干法刻蚀或者反应离子刻蚀等。

[0046] 本申请的一种实施例中，在多个上述掩膜部的两侧壁形成侧墙结构，包括：如图5所示，在多个上述掩膜部104的侧壁和远离上述衬底101的表面，以及任意两个相邻的上述掩膜部104之间的上述多晶硅层103的远离上述衬底101的表面上形成第一氧化层203；如图5和图6所示，去除上述掩膜部104的远离上述衬底101的表面以相邻的上述掩膜部104之间的上述第一氧化层203，剩余的上述第一氧化层203形成上述侧墙结构201。在上述掩膜部两侧形成侧墙结构，可以利用掩膜部和其两侧的侧墙结构形成图形化的掩膜，后续可以很方便地去除侧墙结构，形成新的图形化的掩膜，因此，可以利用掩膜部的宽度以及侧墙结构的宽度为后续半导体结构制作定义出两种掺杂区宽度。

[0047] 为了形成宽度更大的第二掺杂区，因此将第一沟槽的宽度扩大，本申请的另一种实施例中，去除上述侧墙结构、部分上述多晶硅层以及、上述栅氧化层以及上述掩膜部包括：如图8和图11所示，去除上述侧墙结构201、上述第一沟槽202两侧的部分上述多晶硅层103以及部分上述栅氧化层102，使得上述第一掺杂区301两侧的部分上述衬底101裸露；如图11和图12所示，去除上述掩膜部104，剩余的任意两个相邻的上述多晶硅层103之间形成多个上述第二沟槽204。

[0048] 本申请的又一种实施例中，去除上述侧墙结构、上述第一沟槽两侧的部分上述多晶硅层以及部分上述栅氧化层，使得上述第一掺杂区两侧的部分上述衬底裸露，包括：如图8和图9所示，在上述第一沟槽202中以及上述第一沟槽202两侧的上述掩膜部104和上述侧墙结构201的远离上述衬底101的表面上形成有机绝缘层401；如图8、图9和图10所示，去除上述第一沟槽202两侧的上述掩膜部104的远离上述衬底101的表面上的上述有机绝缘层
401，以及上述侧墙结构201的远离上述衬底101的表面上的上述有机绝缘层401，以及上述第一沟槽202中的部分上述有机绝缘层401；如图10和图11所示，去除上述侧墙结构201、部分上述多晶硅层103、剩余的上述有机绝缘层401以及部分上述栅氧化层102，使得上述第一掺杂区301裸露以及上述第一掺杂区301两侧的部分上述衬底101裸露。在第一沟槽中形成有机绝缘层，可以在去除侧墙结构、部分多晶硅层、剩余的有机绝缘层以及部分栅氧化层的刻蚀过程中保护第一沟槽下方的第一掺杂区，使其不受损坏。

[0049] 为了防止形成第二掺杂区时离子向多晶硅层等区域扩散，本申请的再一种实施例中，在上述第二沟槽底部的上述衬底中形成第二掺杂区，包括：如图14所示，在上述第二沟槽204的内壁以及上述第二沟槽204两侧的上述多晶硅层103的远离上述衬底101的表面上形成第二氧化层402；在与上述第二沟槽204底部的上述第二氧化层402接触的上述衬底101中形成上述第二掺杂区302。最终形成的间隔的多晶硅结构没有侧墙，增大了ILD（Inter Layer Dielectric，层间介电层）填充能力，避免后续沉积的薄膜产生负载效应。

[0050] 本申请的另一种实施例中，提供基底，包括：如图2所示，提供上述衬底101；在上述衬底101的裸露表面依次形成层叠的上述栅氧化层102和上述多晶硅层103；如图3所示，在上述多晶硅层103的远离上述衬底101的表面上形成掩膜层105；如图4所示，去除部分上述掩膜层105，形成多个间隔设置的上述掩膜部104。掩膜部之间的间距可以定义出第二掺杂区域的长度。

[0051] 实际应用中，上述衬底可以但不限于为硅衬底。

[0052] 氮化硅材料在半导体领域被广泛用作刻蚀掩膜、杂质扩散掩膜等。本申请的又一种实施例中，上述掩膜部的材料包括氮化硅。

[0053] 本申请的再一种实施例中，上述侧墙结构的材料包括以下至少之一：氧化硅、氮氧化硅和碳氧化硅。氧化硅、氮氧化硅和碳氧化硅可以作为刻蚀的阻挡层。

[0054] 先掺杂高浓度的离子再进行轻掺杂，则即使两个掺杂区有重叠区域，后续的轻掺杂不会对前期的重掺杂造成影响。本申请的另一种实施例中，上述第一掺杂区的掺杂浓度高于上述第二掺杂区的掺杂浓度。

[0055] 实际应用中，上述第一掺杂区和上述第二掺杂区可以是同类型的掺杂。

[0056] 根据本申请的又一种实施例，提供了一种半导体结构，包括衬底、间隔设置的栅氧化部、间隔设置的多晶硅部、第二掺杂区以及第一掺杂区，其中，间隔设置的上述栅氧化部，位于上述衬底的表面上；间隔设置的上述多晶硅部，位于上述栅氧化部的远离上述衬底的表面上，任意两个相邻的上述多晶硅部之间形成多个第二沟槽；上述第二掺杂区位于上述第二沟槽底部的部分上述衬底中；上述第一掺杂区位于上述第二沟槽底部的部分上述衬底中，且上述第一掺杂区与上述第二掺杂区至少部分重叠。

[0057] 上述半导体结构，包括衬底、间隔设置的栅氧化部、间隔设置的多晶硅部、第二掺杂区以及第一掺杂区，其中，间隔设置的上述栅氧化部，位于上述衬底的表面上；间隔设置的上述多晶硅部，位于上述栅氧化部的远离上述衬底的表面上，任意两个相邻的上述多晶硅部之间形成多个第二沟槽；上述第二掺杂区位于上述第二沟槽底部的部分上述衬底中；上述第一掺杂区位于上述第二沟槽底部的部分上述衬底中，且上述第一掺杂区与上述第二掺杂区至少部分重叠。该半导体结构采用任一种上述半导体结构的制作方法制作而成，该方法利用多晶硅层表面的掩膜部和侧墙结构，刻蚀侧墙结构之间的裸露多晶硅层形成第一凹槽，用第一沟槽的宽度来形成第一掺杂区，去除侧墙结构和侧墙结构下方的多晶硅层后，在第一沟槽的基础上得到宽度更大的第二沟槽，用第二沟槽的宽度来形成第二掺杂区，从而避免传统工艺中存在侧墙融合问题，进而解决了现有技术中由于尺寸小易造成微观负载效应的问题。

[0058] 为了使得本领域技术人员能够更加清楚地了解本申请的技术方案，以下将结合具体的实施例对本申请的技术方案进行详细说明。实施例

[0059] 该实施例中的半导体结构的制作方法包括以下过程：

[0060] 首先，如图4所示，提供基底，包括依次层叠的衬底101、栅氧化层102和多晶硅层103，以及在上述多晶硅层103的远离上述衬底101的表面上的多个间隔设置的掩膜部104。
具体形成过程包括：如图2所示，提供上述衬底101；在上述衬底101的裸露表面依次形成层叠的上述栅氧化层102和上述多晶硅层103；如图3所示，在上述多晶硅层103的远离上述衬底101的表面上形成掩膜层105；如图4所示，去除部分上述掩膜层105，形成多个间隔设置的上述掩膜部104。掩膜部之间的间距可以定义出第二掺杂区域的长度。

[0061] 具体地，上述衬底可以但不限于为硅衬底，氮化硅材料在半导体领域被广泛用作刻蚀掩膜、杂志扩散掩膜等，上述掩膜部的材料包括氮化硅。

[0062] 之后，如图6所示，在多个上述掩膜部104的两侧壁形成侧墙结构201，具体形成过程包括：如图5所示，在多个上述掩膜部104的侧壁和远离上述衬底101的表面，以及任意两个相邻的上述掩膜部104之间的上述多晶硅层103的远离上述衬底101的表面上形成第一氧化层203；如图5和图6所示，去除上述掩膜部104的远离上述衬底101的表面以相邻的上述掩膜部104之间的上述第一氧化层203，剩余的上述第一氧化层203形成上述侧墙结构201。如图7所示，并去除任意两个相邻的上述侧墙结构201之间的裸露的上述多晶硅层103，使得部分上述栅氧化层102裸露，形成多个第一沟槽202。在上述掩膜部两侧形成侧墙结构，可以利用掩膜部和其两侧的侧墙结构形成图形化的掩膜，后续可以很方便地去除侧墙结构，形成新的图形化的掩膜，因此，可以利用掩膜部的宽度以及侧墙结构的宽度为后续半导体结构制作定义出两种掺杂区宽度。上述侧墙结构的材料包括以下至少之一：氧化硅、氮氧化硅和碳氧化硅。氧化硅、氮氧化硅和碳氧化硅可以作为刻蚀的阻挡层。

[0063] 之后，如图8所示，在上述衬底101中形成第一掺杂区301，上述第一沟槽202的底部在上述衬底101中的投影位于上述第一掺杂区301中；

[0064] 最后，如图8和图12所示，去除上述侧墙结构201、部分上述多晶硅层103以及部分上述栅氧化层102以及上述掩膜部104，使得上述第一掺杂区301两侧的部分上述衬底101裸露，形成多个第二沟槽204，具体形成过程包括：如图8和图9所示，在上述第一沟槽202中以及上述第一沟槽202两侧的上述掩膜部104的远离上述衬底101的表面上的上述有机绝缘层401，以及上述侧墙结构201的远离上述衬底101的表面上形成有机绝缘层401；如图8、图9和图10所示，去除上述第一沟槽202两侧的上述掩膜部104和上述侧墙结构201的远离上述衬底101的表面上的上述有机绝缘层401，以及上述第一沟槽202中的部分上述有机绝缘层
401；如图10和图11所示，去除上述侧墙结构201、部分上述多晶硅层103、剩余的上述有机绝缘层401以及部分上述栅氧化层102，使得上述第一掺杂区301以及上述第一掺杂区301两侧的部分上述衬底101裸露；如图11和图12所示，去除上述掩膜部104，剩余的任意两个相邻的上述多晶硅层103之间形成多个上述第二沟槽204。在第一沟槽中形成有机绝缘层，可以在去除侧墙结构、部分多晶硅层、剩余的有机绝缘层以及部分栅氧化层的刻蚀过程中保护第一沟槽下方的第一掺杂区，使其不受损坏。

[0065] 如图13所示，并在上述衬底101中形成第二掺杂区302，上述第二沟槽204底部在上述衬底101中的投影位于上述第二掺杂区302内，且上述第二掺杂区302与上述第一掺杂区301至少部分重叠，具体形成过程还可以包括：如图14所示，在上述第二沟槽204的内壁以及上述第二沟槽204两侧的上述多晶硅层103的远离上述衬底101的表面上形成第二氧化层
402；在与上述第二沟槽204底部的上述第二氧化层402接触的上述衬底101中形成上述第二掺杂区302。第二氧化层可以防止形成第二掺杂区时离子向多晶硅层等区域扩散，上述第一掺杂区的掺杂浓度高于上述第二掺杂区的掺杂浓度，先掺杂高浓度的离子再进行轻掺杂，则即使两个掺杂区有重叠区域，后续的轻掺杂不会对前期的重掺杂造成影响，上述第一掺杂区和上述第二掺杂区可以是同类型的掺杂。

[0066] 在本发明的上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。

[0067] 从以上的描述中，可以看出，本申请上述的实施例实现了如下技术效果：

[0068] 1）、本申请的上述半导体结构的制作方法中，首先，提供基底，包括依次层叠的衬底、栅氧化层和多晶硅层，以及在上述多晶硅层的远离上述衬底的表面上的多个间隔设置的掩膜部；之后，在多个上述掩膜部的两侧壁形成侧墙结构，并去除任意两个相邻的上述侧墙结构之间的裸露的上述多晶硅层，使得部分上述栅氧化层裸露，形成多个第一沟槽；之后，在上述衬底中形成第一掺杂区，上述第一沟槽的底部在上述衬底中的投影位于上述第一掺杂区中；最后，去除上述侧墙结构、部分上述多晶硅层、部分上述栅氧化层以及上述掩膜部，使得上述第一掺杂区两侧的部分上述衬底裸露，形成多个第二沟槽，并在上述衬底中形成第二掺杂区，上述第二沟槽底部在上述衬底中的投影位于上述第二掺杂区内，且上述第二掺杂区与上述第一掺杂区至少部分重叠。该方法利用多晶硅层表面的掩膜部和侧墙结构，刻蚀侧墙结构之间的裸露多晶硅层形成第一凹槽，用第一沟槽的宽度来形成第一掺杂区，去除侧墙结构和侧墙结构下方的多晶硅层后，在第一沟槽的基础上得到宽度更大的第二沟槽，用第二沟槽的宽度来形成第二掺杂区，从而避免传统工艺中存在侧墙融合问题，进而解决了现有技术中由于尺寸小易造成微观负载效应的问题。

[0069] 2）、本申请的上述半导体结构，包括衬底、间隔设置的栅氧化部、间隔设置的多晶硅部、第二掺杂区以及第一掺杂区，其中，间隔设置的上述栅氧化部，位于上述衬底的表面上；间隔设置的上述多晶硅部，位于上述栅氧化部的远离上述衬底的表面上，任意两个相邻的上述多晶硅部之间形成多个第二沟槽；上述第二掺杂区位于上述第二沟槽底部的部分上述衬底中；上述第一掺杂区位于上述第二沟槽底部的部分上述衬底中，且上述第一掺杂区与上述第二掺杂区至少部分重叠。该半导体结构采用任一种上述半导体结构的制作方法制作而成，该方法利用多晶硅层表面的掩膜部和侧墙结构，刻蚀侧墙结构之间的裸露多晶硅层形成第一凹槽，用第一沟槽的宽度来形成第一掺杂区，去除侧墙结构和侧墙结构下方的多晶硅层后，在第一沟槽的基础上得到宽度更大的第二沟槽，用第二沟槽的宽度来形成第二掺杂区，从而避免传统工艺中存在侧墙融合问题，进而解决了现有技术中由于尺寸小易造成微观负载效应的问题。

[0070] 以上所述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。