D类功放并联桥接驱动方法、驱动电路以及D类功放

摘要

本申请涉及放大器技术领域的一种D类功放并联桥接驱动方法、驱动电路以及D类功放，该方法通过接收前级的PWM信号，检测四个MOS管的栅源电压；根据栅源电压和预设阈值判断MOS管的关闭与开启；如果PWM逻辑信号为高电平，并且两个半桥下桥臂MOS管均关闭时，将两个半桥上桥臂MOS管打开；如果PWM逻辑信号为低电平，并且两个半桥的上桥臂MOS管均关闭时，将两个半桥下桥臂MOS管打开；将两个半桥的输出端并联，然后低通滤波后至待驱动负载的一端。采用本方法避免了因为工艺偏差或者固有的两个半桥之间的时延导致上管和下管同时导通现象，有效降低了功耗；仅用一个低通滤波器就可实现音频信号还原，节省了外围元器件成本。

权利要求

1.一种D类功放并联桥接驱动方法，其特征在于，并联桥接驱动电路包括由4个MOS管组成的并联的两个半桥，还包括互锁切换模块，所述互锁切换模块包括4个栅源电压检测模块、具有5个输入端和4个输出端的逻辑互锁切换模块；所述方法包括：通过逻辑互锁切换模块的第一个输入端接收前级的PWM逻辑信号；

采用4个栅源电压检测模块分别采集四个MOS管的栅源电压；

根据MOS管的栅源电压和预设阈值判断MOS管的关闭与开启；

如果当前时刻PWM逻辑信号为高电平，并且第一个半桥和第二个半桥的下桥臂的MOS管均关闭时，逻辑互锁切换模块的第一个和第三个输出端分别输出高电平至第一个半桥和第二个半桥的上桥臂MOS管，将第一个半桥和第二个半桥的上桥臂MOS管打开，同时逻辑互锁切换模块的第二个输出端和第四个输出端分别输出低电平至第一个半桥和第二个半桥的下桥臂MOS管，将第一个半桥和第二个半桥的下桥臂MOS管关闭；

如果当前时刻PWM逻辑信号为低电平，并且第一个半桥和第二个半桥的上桥臂的MOS管均关闭时，逻辑互锁切换模块的第二个和第四个输出端分别输出高电平至第一个半桥和第二个半桥的下桥臂MOS管，将第一个半桥和第二个半桥的下桥臂MOS管打开；同时逻辑互锁切换模块的第一个输出端和第三个输出端分别输出低电平至第一个半桥和第二个半桥的上桥臂MOS管，将第一个半桥和第二个半桥的上桥臂MOS管关闭；

将第一半桥和第二半桥的输出端并联后采用LC滤波器进行低通滤波，将低通滤波后的信号输出至待驱动负载的一端。

2.根据权利要求1所述的方法，其特征在于，采集四个MOS管的栅源电压，包括：每一个MOS管采用一个差分放大器对MOS管的栅源电压进行采集。

3.一种D类功放并联桥接驱动电路，其特征在于，所述电路包括互锁切换模块、并联桥接驱动模块以及低通滤波器；

所述互锁切换模块与并联桥接驱动模块连接，所述并联桥接驱动模块的两个半桥的输出端并联后通过低通滤波器后与待驱动负载的一端连接；

所述互锁切换模块包括逻辑互锁切换模块、4个栅源电压检测模块、第一电平转换模块以及第二电平转换模块；

所述逻辑互锁切换模块包括5个输入端和4个输出端；

所述逻辑互锁切换模块的第一个输入端接收前级PWM逻辑信号，第二个输入端与第一个电平转换模块的输出端连接，第三个输入端与第二个栅源电压检测模块的输出端连接，第四个输入端与第二电平转换模块的输出端连接，第五个输入端与第四个栅源电压检测模块的输出端连接；

第一电平转换模块和第二电平转换模块的输入端分别与第一个栅源电压检测模块和第三个栅源电压检测模块的输出端连接；

逻辑互锁切换模块的4个输出端与并联桥接驱动模块连接；

4个栅源电压检测模块分别用于检测两个半桥的上、下MOS管的源栅极电压；

所述逻辑互锁切换模块，用于接收前级PWM逻辑信号，并根据接收到的4个栅源电压检测模块测量的源栅极电压和预设阈值判断MOS管的关闭与开启状态；如果当前时刻PWM逻辑信号为高电平，并且第一个半桥和第二个半桥的下桥臂的MOS管均关闭时，逻辑互锁切换模块的第一个输出端和第三个输出端输出高电平，逻辑互锁切换模块的第二个输出端和第四个输出端输出低电平；如果当前时刻PWM逻辑信号为低电平，并且第一个半桥和第二个半桥的上桥臂的MOS管均关闭时，逻辑互锁切换模块的第二个和第四个输出端输出高电平，逻辑互锁切换模块的第一个输出端和第三个输出端输出低电平。

4.根据权利要求3所述的电路，其特征在于，逻辑互锁切换模块包括两个非门、4个或非门；

两个非门的输入端连接前级PWM逻辑信号，第一个非门的输出端与第一个或非门的第一个输入端连接，第二个非门的输出端与第三个或非门的第一个输入端连接，第二个和第四个或非门的第一个输入端连接前级PWM逻辑信号；

第二个栅源电压检测模块的输出端与第一个和第三个或非门的第二个输入端连接；第四个栅源电压检测模块的输出端分别与第一个和第三个或非门的第三个输入端连接；

第一电平转换模块的输出端与第二个和第四个或非门的第二个输入端连接；第二电平转换模块的输出端与第二个和第四个或非门的第三个输入端连接；

4个或非门的输出端均与并联桥接驱动模块连接。

5.根据权利要求3所述的电路，其特征在于，所述栅源电压检测模块为差分运算放大器。

6.根据权利要求3所述的电路，其特征在于，所述低通滤波器为LC低通滤波器。

7.根据权利要求3所述的电路，其特征在于，所述并联桥接驱动模块包括由4个MOS管组成的两个并联的桥臂、4个栅极驱动模块、第三电平转换模块以及第四电平转换模块；

第一个MOS管和第二个MOS管组成第一个半桥；第三个和第四个MOS管组成第二个半桥；

4个栅极驱动模块分别与四个MOS管的栅极连接；第一个栅极驱动模块的输入端与第三电平转换模块的输出端连接，第三个栅极驱动模块的输入端与第四电平转换模块的输出端连接；

第三电平转换模块、第二个栅极驱动模块、第四个电平转换模块以及第四个栅极驱动模块分别与互锁切换模块的第一个、第二个、第三个以及第四个输出端连接；

第一个半桥的输出端和第二个半桥的输出端并联后与低通滤波器连接。

8.一种D类功放，其特征在于，所述D类功放包括权利要求3‑7任一项所述的D类功放并联桥接驱动电路。

说明书

D类功放并联桥接驱动方法、驱动电路以及D类功放

技术领域

[0001] 本申请涉及放大器技术领域，特别是涉及一种D类功放并联桥接驱动方法、驱动电路以及D类功放。

背景技术

[0002] 现代音频D类功放一般采用桥式输出连接负载（BTL，Bridge Tied Load）（如图1所示）或者并联桥式输出连接负载（PBTL，Parallel Bridge Tied Load）（如图2、图3所示）。前者通过两个半桥分别作为音频功放的正端输出和负端输出（一对差分信号）驱动扬声器负载；后者通过四个半桥提供差分信号驱动扬声器负载，其中两个半桥并联作为正端输出，另外两个半桥并联作为负端输出。PBTL方式具有驱动电流能力翻倍的优点，但是尤其要注意两个半桥的上下管开关切换的时间同步，否则每个单独的半桥都需要搭配一套LC 低通滤波器，通过LC 低通滤波器对因为切换不同步导致的窄电压脉冲进行滤波抑制来避免这种切换过程中短暂上下管导通导致的热耗增加问题，但这种方法会造成外围元器件（滤波电感和滤波电容）数量的翻倍和PCB面积上的浪费。

发明内容

[0003] 基于此，有必要针对上述技术问题，提供一种D类功放并联桥接驱动方法、驱动电路以及D类功放。该方法可以避免并联桥接情况下的上下管短时导通导致的热耗增加问题；在输出电感电容数量不变（和BTL一样）的情况下实现D类功放的输出并联桥接（PBTL）。

[0004] 一种D类功放并联桥接驱动方法，并联桥接驱动电路包括由4个MOS管组成的并联的两个半桥；所述方法包括：

[0005] 接收前级的PWM逻辑信号。

[0006] 采集四个MOS管的栅源电压。

[0007] 根据MOS管的栅源电压和预设阈值判断MOS管的关闭与开启。

[0008] 如果当前时刻PWM逻辑信号为高电平，并且第一个半桥和第二个半桥的下桥臂的MOS管均关闭时，将第一个半桥和第二个半桥的上桥臂MOS管打开。

[0009] 如果当前时刻PWM逻辑信号为低电平，并且第一个半桥和第二个半桥的上桥臂的MOS管均关闭时，将第一个半桥和第二个半桥的下桥臂MOS管打开；

[0010] 将第一半桥和第二半桥的输出端并联后进行低通滤波，将低通滤波后的信号输出至待驱动负载的一端。

[0011] 在其中一个实施例中，将第一半桥和第二半桥的输出端并联后进行低通滤波，将低滤波后的信号输出至待驱动负载的一端，包括：

[0012] 在第一半桥和第二半桥的输出端分别采用LC滤波器进行低通滤波，将低滤波后的信号输出至待驱动负载的一端。

[0013] 在其中一个实施例中，采集四个MOS管的栅源电压，包括：

[0014] 每一个MOS管采用一个差分放大器对MOS管的栅源电压进行采集。

[0015] 一种D类功放并联桥接驱动电路，所述电路包括互锁切换模块、并联桥接驱动模块以及低通滤波器。

[0016] 所述互锁切换模块与并联桥接驱动模块连接，所述并联桥接驱动模块的两个半桥的输出端并连后通过低通滤波器后与待驱动负载的一端连接。

[0017] 所述互锁切换模块，用于接收前级PWM逻辑信号，采集并联桥接驱动电路的4个MOS管的源栅极电压，并根据源栅极电压和预设阈值判断MOS管的关闭与开启状态；还用于如果当前时刻PWM逻辑信号为高电平，并且第一个半桥和第二个半桥的下桥臂的MOS管均关闭时，将第一个半桥和第二个半桥的上桥臂MOS管打开；如果当前时刻PWM逻辑信号为低电平，并且第一个半桥和第二个半桥的上桥臂的MOS管均关闭时，将第一个半桥和第二个半桥的下桥臂MOS管打开。

[0018] 进一步的，所述互锁切换模块包括逻辑互锁切换模块、4个栅源电压检测模块、第一电平转换模块以及第二电平转换模块。

[0019] 所述逻辑互锁切换模块包括5个输入端和4个输出端。

[0020] 所述逻辑互锁切换模块的第一个输入端接收前级PWM逻辑信号，第二个输入端与第一个电平转换模块的输出端连接，第三个输入端与第二个栅源电压检测模块的输出端连接，第四个输入端与第二电平转换模块的输出端连接，第五个输入端与第四个栅源电压检测模块的输出端连接。

[0021] 第一电平转换模块和第二电平转换模块的输入端分别与第一个栅源电压检测模块和第三个栅源电压检测模块的输出端连接。

[0022] 逻辑互锁切换模块的4个输出端与并联桥接驱动模块连接。

[0023] 4个栅源电压检测模块分别用于检测两个半桥的上、下MOS管的源栅极电压。

[0024] 所述逻辑互锁切换模块，用于接收前级PWM逻辑信号，并根据接收到的4个栅源电压检测模块测量的源栅极电压和预设阈值判断MOS管的关闭与开启状态；如果当前时刻PWM逻辑信号为高电平，并且第一个半桥和第二个半桥的下桥臂的MOS管均关闭时，逻辑互锁切换模块的第一个输出端和第三个输出端输出高电平，逻辑互锁切换模块的第二个输出端和第四个输出端输出低电平；如果当前时刻PWM逻辑信号为低电平，并且第一个半桥和第二个半桥的上桥臂的MOS管均关闭时，逻辑互锁切换模块的第二个和第四个输出端输出高电平，逻辑互锁切换模块的第一个输出端和第三个输出端输出低电平。

[0025] 进一步的，逻辑互锁切换模块包括两个非门、4个或非门。

[0026] 两个非门的输入端连接前级PWM逻辑信号，第一个非门的输出端与第一个或非门的第一个输入端连接，第二个非门的输出端与第三个或非门的第一个输入端连接，第二个和第四个或非门的第一个输入端连接前级PWM逻辑信号。

[0027] 第二个栅源电压检测模块的输出端与第一个和第三个或非门的第二个输入端连接；第四个栅源电压检测模块的输出端分别与第一个和第三个或非门的第三个输入端连接。

[0028] 第一电平转换模块的输出端与第二个和第四个或非门的第二个输入端连接；第二电平转换模块的输出端与第二个和第四个或非门的第三个输入端连接。

[0029] 4个或非门的输出端均与并联桥接驱动模块连接。

[0030] 进一步的，所述栅源电压检测模块为差分运算放大器。

[0031] 进一步的，所述低通滤波器为LC低通滤波器。

[0032] 进一步的，所述并联桥接驱动模块包括由4个MOS管组成的两个并联的桥臂、4个栅极驱动模块、第三电平转换模块以及第四电平转换模块。

[0033] 第一个MOS管和第二个MOS管组成第一个半桥；第三个和第四个MOS管组成第二个半桥。

[0034] 4个栅极驱动模块分别与四个MOS管的栅极连接；第一个栅极驱动模块的输入端与第三电平转换模块的输出端连接，第三个栅极驱动模块的输入端与第四电平转换模块的输出端连接。

[0035] 第三电平转换模块、第二个栅极驱动模块、第四个电平转换模块以及第四个栅极驱动模块分别与互锁切换模块的第一个、第二个、第三个以及第四个输出端连接。

[0036] 第一个半桥的输出端和第二个半桥的输出端并联后与低通滤波器连接。

[0037] 一种D类功放，所述D类功放包括上述任一所述的D类功放并联桥接驱动电路。

[0038] 上述D类功放并联桥接驱动方法、驱动电路以及D类功放，该方法中并联桥接驱动电路包括由4个MOS管组成的并联的两个半桥；通过接收前级的PWM逻辑信号，检测四个MOS管的栅源电压；根据MOS管的栅源电压和预设阈值判断MOS管的关闭与开启；如果当前时刻PWM逻辑信号为高电平，并且第一个半桥和第二个半桥的下桥臂的MOS管均关闭时，将第一个半桥和第二个半桥的上桥臂MOS管打开；如果当前时刻PWM逻辑信号为低电平，并且第一个半桥和第二个半桥的上桥臂的MOS管均关闭时，将第一个半桥和第二个半桥的下桥臂MOS管打开；将第一桥臂和第二桥臂的输出端并联后进行低通滤波，将低通滤波后的信号输出至待驱动负载的一端。本方法通过这种基于栅源电压检测的互锁切换方式，可以有效避免因为工艺偏差或者固有的半桥与半桥之间的时延导致上管和下管同时导通现象，从而有效的降低功耗。由于杜绝了两个半桥并联的上管和并联的下管同时导通，所以可以仅仅用一个低通滤波器就可以还原被高频调制的音频信号，节省了外围元器件成本。

附图说明

[0039] 图1为现有技术中类功放桥式连接负载示意图；

[0040] 图2为现有技术中D类功放传统并联桥式连接负载示意图；

[0041] 图3为现有技术中D类功放新型并联桥式连接负载示意图；

[0042] 图4为一个实施例中D类功放并联桥接驱动方法流程示意图；

[0043] 图5为一个实施例中D类功放并联桥接驱动电路原理结构示意图；

[0044] 图6为另一个实施例中D类功放并联桥接驱动电路原理结构示意图；

[0045] 图7为另一个实施例中D类功放并联桥接驱动电路的应用实例图。

具体实施方式

[0046] 为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。

[0047] 在一个实施例中，如图4所示，提供了一种D类功放并联桥接驱动方法，并联桥接驱动电路包括由4个MOS管组成的并联的两个半桥；如图5所示，4个MOS管分别为第一个半桥的上管（A管）、第一个半桥的下管（B管）、第二个半桥的上管（C管）、第四个半桥的下管（D管）。该方法包括以下步骤：

[0048] 步骤400：接收前级的PWM逻辑信号。

[0049] 具体的，前级的PWM逻辑信号是待传输信号经过PWM调制后输出的PWM逻辑信号。

[0050] 步骤402：采集四个MOS管的栅源电压。

[0051] 步骤404：根据MOS管的栅源电压和预设阈值判断MOS管的关闭与开启。

[0052] 步骤406：如果当前时刻PWM逻辑信号为高电平，并且第一个半桥和第二个半桥的下桥臂的MOS管均关闭时，将第一个半桥和第二个半桥的上桥臂MOS管打开。

[0053] 具体的，A管（第一个半桥的上桥臂）被前级PWM逻辑信号打开的前提是B管和D管已经完全关闭（MOS管是否关闭可以通过检测相应的栅源电压来实现）。

[0054] C管（第二个半桥的上桥臂）被前级PWM逻辑信号打开的前提也是B管和D管已经完全关闭（MOS管是否关闭可以通过检测相应的栅源电压来实现）；

[0055] 步骤408：如果当前时刻PWM逻辑信号为低电平，并且第一个半桥和第二个半桥的上桥臂的MOS管均关闭时，将第一个半桥和第二个半桥的下桥臂MOS管打开。

[0056] 具体的，B管（第一个半桥的下桥臂）被前级PWM逻辑信号打开的前提是A管和C管已经完全关闭（MOS管是否关闭可以通过检测相应的栅源电压来实现）。

[0057] D管（第二个半桥的下桥臂）被前级PWM逻辑信号打开的前提也是A管和C管已经完全关闭（MOS管是否关闭可以通过检测相应的栅源电压来实现）；

[0058] 步骤410：将第一半桥和第二半桥的输出端并联后进行低通滤波，将低通滤波后的信号输出至待驱动负载的一端。

[0059] 上述D类功放并联桥接驱动方法中，该方法中并联桥接驱动电路包括由4个MOS管组成的并联的两个半桥；通过接收前级的PWM逻辑信号，检测四个MOS管的栅源电压；根据MOS管的栅源电压和预设阈值判断MOS管的关闭与开启；如果当前时刻PWM逻辑信号为高电平，并且第一个半桥和第二个半桥的下桥臂的MOS管均关闭时，将第一个半桥和第二个半桥的上桥臂MOS管打开；如果当前时刻PWM逻辑信号为低电平，并且第一个半桥和第二个半桥的上桥臂的MOS管均关闭时，将第一个半桥和第二个半桥的下桥臂MOS管打开；将第一桥臂和第二桥臂的输出端并联后进行低通滤波，将低通滤波后的信号输出至待驱动负载的一端。本方法通过基于栅源电压检测的互锁切换方式，可以有效避免因为工艺偏差或者固有的半桥与半桥之间的时延导致上管和下管同时导通现象，从而有效的降低功耗。由于杜绝了两个半桥并联的上管和并联的下管同时导通，所以可以仅仅用一个低通滤波器就可以还原被高频调制的音频信号，节省了外围元器件成本。

[0060] 在其中一个实施例中，步骤410包括：在第一半桥和第二半桥的输出端分别采用LC滤波器进行低通滤波，将低通滤波后的信号输出至待驱动负载的一端。

[0061] 在其中一个实施例中，步骤402包括：每一个MOS管采用一个差分放大器对MOS管的栅源电压进行采集。

[0062] 应该理解的是，虽然图4的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，图4中的至少一部分步骤可以包括多个子步骤或者多个阶段，这些子步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些子步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤的子步骤或者阶段的至少一部分轮流或者交替地执行。

[0063] 在一个实施例中，如图5所示，提供了一种D类功放并联桥接驱动电路，该电路包括互锁切换模块10、并联桥接驱动模块20以及低通滤波器30。

[0064] 互锁切换模块10与并联桥接驱动模块20连接，并联桥接驱动模块20的两个半桥的输出端并连后通过低通滤波器30后与待驱动负载的一端连接。

[0065] 互锁切换模块10，用于接收前级PWM逻辑信号，采集并联桥接驱动电路20的4个MOS管的源栅极电压，并根据源栅极电压和预设阈值判断MOS管的关闭与开启状态；还用于如果当前时刻PWM逻辑信号为高电平，并且第一个半桥和第二个半桥的下桥臂的MOS管均关闭时，将第一个半桥和第二个半桥的上桥臂MOS管打开；如果当前时刻PWM逻辑信号为低电平，并且第一个半桥和第二个半桥的上桥臂的MOS管均关闭时，将第一个半桥和第二个半桥的下桥臂MOS管打开。互锁切换模块10可以但不限于采用数字逻辑电路芯片实现，还可以用可编程的芯片实现。

[0066] 相较于现有的并联桥接驱动模块的原理图，本发明通过这种基于栅源电压检测的互锁切换方式，可以有效避免因为工艺偏差或者固有的半桥与半桥之间的时延导致上管和下管同时导通现象，从而有效的降低功耗。由于杜绝了两个半桥并联的上管和并联的下管同时导通，所以可以仅仅用一个LC 滤波器就可以还原被高频调制的音频信号，节省了外围元器件成本。

[0067] 进一步的，互锁切换模块包括逻辑互锁切换模块、4个栅源电压检测模块、第一电平转换模块以及第二电平转换模块。

[0068] 逻辑互锁切换模块包括5个输入端和4个输出端。

[0069] 逻辑互锁切换模块的第一个输入端接收前级PWM逻辑信号，第二个输入端与第一个电平转换模块的输出端连接，第三个输入端与第二个栅源电压检测模块的输出端连接，第四个输入端与第二电平转换模块的输出端连接，第五个输入端与第四个栅源电压检测模块的输出端连接。

[0070] 第一电平转换模块和第二电平转换模块的输入端分别与第一个栅源电压检测模块和第三个栅源电压检测模块的输出端连接。

[0071] 逻辑互锁切换模块的4个输出端与并联桥接驱动模块连接。

[0072] 4个栅源电压检测模块分别用于检测两个半桥的上、下MOS管端的源栅极电压。

[0073] 逻辑互锁切换模块，用于接收前级PWM逻辑信号，并根据接收到的4个栅源电压检测模块测量的源栅极电压和预设阈值判断MOS管的关闭与开启状态；如果当前时刻PWM逻辑信号为高电平，并且第一个半桥和第二个半桥的下桥臂的MOS管均关闭时，逻辑互锁切换模块的第一个输出端和第三个输出端输出高电平，逻辑互锁切换模块的第二个输出端和第四个输出端输出低电平；如果当前时刻PWM逻辑信号为低电平，并且第一个半桥和第二个半桥的上桥臂的MOS管均关闭时，逻辑互锁切换模块的第二个和第四个输出端输出高电平，逻辑互锁切换模块的第一个输出端和第三个输出端输出低电平。

[0074] 电平转换模块用于将输入电压转化为预设电压。预设电压是根据电路中实际工作电压设定的。例如，在一个具体的实施例中预设电压设置为5V，每一个半桥的上桥臂MOS管（NMOS）的驱动，实际上栅极的电压比源极要高5V，所以电平是比较高的，例如输出是高电平（供电电压PVDD），那么栅极实际上是 PVDD+5V，所以要电平转换到5V低电压域。半桥的下桥臂MOS管导通的时候，下桥臂MOS管的输出是0，所以5V就可以驱动了；或非门工作在5V区域，所以每一个半桥的上桥臂MOS管需要做一个电平转换处理。

[0075] 进一步的，如图6所示，逻辑互锁切换模块包括两个非门、4个或非门。

[0076] 两个非门的输入端连接前级PWM逻辑信号，第一个非门U1的输出端与第一个或非门U3的第一个输入端连接，第二个非门U2的输出端与第三个或非门U5的第一个输入端连接，第二个或非门U4和第四个或非门U6的第一个输入端连接前级PWM逻辑信号。

[0077] 第二个栅源电压检测模块U7的输出端与第一个或非门U3和第三个或非门U5的第二个输入端连接；第四个栅源电压检测模块U8的输出端分别与第一个或非门U3和第三个或非门U5的第三个输入端连接。

[0078] 第一电平转换模块U9的输出端与第二个或非门U4和第四个或非门U6的第二个输入端连接；第二电平转换模块U10的输出端与第二个或非门U4和第四个或非门U6的第三个输入端连接。

[0079] 第一个或非门U3的输出端与第三电平转换模块U11连接，第二个或非门U4的输出端与栅极驱动模块U12连接，第三个或非门U5的输出端与第四电平转换模块U13连接，第四个或非门U6的输出端与栅极驱动模块U14连接。

[0080] 进一步的，栅源电压检测模块为差分运算放大器。

[0081] 进一步的，低通滤波器为LC低通滤波器。

[0082] 进一步的，如图6所示，并联桥接驱动模块包括由4个MOS管组成的两个并联的桥臂、4个栅极驱动模块、第三电平转换模块U11以及第四电平转换模块U13。

[0083] 第一个MOS管U19和第二个MOS管U20组成第一个半桥；第三个MOS管U21和第四个MOS管U22组成第二个半桥。

[0084] 4个栅极驱动模块分别与四个MOS管的栅极连接；第一个栅极驱动模块U15的输入端与第三电平转换模块U11的输出端连接，第三个栅极驱动模块U16的输入端与第四电平转换模块U13的输出端连接。

[0085] 第三电平转换模块U11、第二个栅极驱动模块U12、第四个电平转换模块U13以及第四个栅极驱动模块U14分别与互锁切换模块的第一个、第二个、第三个以及第四个输出端连接。

[0086] 第一个半桥的输出端P1和第二个半桥的输出端P2并联后与低通滤波器连接。

[0087] 需要指出的是，因为在实际应用中音频信号采用差分的形式进行驱动，并且对正端的PWM逻辑信号和负端的PWM逻辑信号的驱动方式相同驱动电路结构也相同，因此，本申请中设计的D类功放并联桥接驱动电路仅仅从介绍了正端或负端的PWM逻辑信号进行驱动放大的电路结构。

[0088] 在一个具体的应用中，如图7所示，将正端PWM逻辑信号和负端PWM逻辑信号分别输入到本申请中设计的带有互锁功能的D类功放并联桥接驱动电路进行驱动放大后分别与负载的正端和负端连接。

[0089] 在一个实施例中，提供了一种D类功放，该D类功放包括上述任一D类功放并联桥接驱动电路。

[0090] 以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

[0091] 以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。