一种版图设计的全流程优化方法、芯片及终端

摘要

本发明公开了一种版图设计的全流程优化方法、芯片及终端，属于半导体集成电路制造领域，建立数据库，数据库中存储有芯片尺寸参数、芯片需求量参数、晶圆尺寸参数以及最优值对照表；将基础参数与最优值对照表进行比对，确定至少一最优版图设计框值；根据最优版图设计框值结合最优值对照表中曝光单元次数得到当前项目的曝光单元次数，结合曝光设置参数绘制曝光地图；将芯片排布至曝光地图中各曝光单元框内，输出拼版设计方案。本发明基于数据库能够快速确定最优版图设计框值及对应曝光单元次数，在此基础上进行芯片排版，在保证曝光成本基础上实现了对晶圆面积的有效利用，降低了设计成本，提升了芯片的流片效能。

权利要求

1.一种版图设计的全流程优化方法，其特征在于：包括以下步骤：

建立数据库，数据库中存储有芯片尺寸参数、芯片需求量参数、晶圆尺寸参数以及最优值对照表，最优值对照表包括具有映射关系的最优芯片面积利用率参数、最优版图设计框参数、曝光单元次数，同时最优值对照表中各参数与芯片尺寸参数、芯片需求量参数、晶圆尺寸参数均具有映射关系；所述曝光单元次数为将整个版图设计框内面积完全曝光的次数；

根据项目需求确定基础参数，包括芯片尺寸、芯片需求量以及晶圆尺寸，将基础参数与最优值对照表进行比对，确定至少一最优版图设计框值；

根据最优版图设计框值结合最优值对照表中曝光单元次数得到当前项目的曝光单元次数，结合曝光设置参数绘制曝光地图；曝光设置参数为曝光区域与曝光区域之间的距离；

在确定本次项目最优版图设计框值、曝光单元次数的情况下，结合曝光机台性能计算得出单次曝光区域，进而绘制出各曝光单元在最优版图设计框内排布方案的曝光地图；

将芯片排布至曝光地图中各曝光单元框内，输出拼版设计方案。

2.根据权利要求1所述的一种版图设计的全流程优化方法，其特征在于：所述最优值对照表还包括掩膜版面积利用率参数、曝光设置参数、曝光单元框参数中任意一种或多种。

3.根据权利要求1所述的一种版图设计的全流程优化方法，其特征在于：所述最优值对照表中曝光单元次数基于历史实践结论得出或者基于计算得出，当曝光单元次数基于计算得出时，计算式为：其中，n表示整晶圆的曝光单元次数；centershiftX表示在X方向曝光中心点移动距离；

centershiftY表示在Y方向曝光中心点移动距离；i表示记录循环次数的变量；int表示向下取整；R表示整晶圆半径；x，y分别表示单次曝光单元对应区域的长度值和宽度值。

4.根据权利要求1所述的一种版图设计的全流程优化方法，其特征在于：所述最优值对照表中最优版图设计框参数基于历史实践结论得出或者基于计算得出，计算最优版图设计框参数包括以下子步骤：计算不同外界边框尺寸值下的有效芯片面积利用率SAR，进而得到不同外界边框尺寸值下多个最优有效芯片面积利用率MaxSAR，有效芯片面积利用率SAR的计算式为：SAR＝(n*Ses/Swc)*100％

其中，n表示整晶圆的曝光单元次数；centershiftX表示在X方向曝光中心点移动距离；

centershiftY表示在Y方向曝光中心点移动距离；i表示记录循环次数的变量；int表示向下取整；R表示整晶圆半径；x，y分别表示单次曝光单元对应区域的长度值和宽度值；Ses表示单次曝光单元对应的区域；Swc表示整晶圆面积；

根据多个最优有效芯片面积利用率MaxSAR进而确定对应的最佳外界边框尺寸取值区间，根据最佳外界边框尺寸取值区间得到最优版图设计框值。

5.根据权利要求1所述的一种版图设计的全流程优化方法，其特征在于：绘制曝光地图时，还包括最大曝光单元次数寻优步骤：令中心曝光单元框的中心点与晶圆的中心点重合，以晶圆的中心点作为寻优初始点，使曝光地图的中心点在中心曝光单元框内进行移动，以寻优得到最大曝光单元次数。

6.根据权利要求1所述的一种版图设计的全流程优化方法，其特征在于：所述将芯片排布至曝光地图中各曝光单元框内包括：根据各型号芯片数量占比计算各型号芯片尺寸的加权平均数，以芯片尺寸的加权平均数作为芯片排版的占位框，进而确定主框架布局；

采用实际芯片尺寸替换占位框，并对每行和/或每列芯片的位置进行微调，使芯片无缝排布；

微调后得到的剩余面积用于排布新芯片。

7.根据权利要求6所述的一种版图设计的全流程优化方法，其特征在于：所述采用实际芯片尺寸替换占位框或排布新芯片时，根据芯片优先级确定优先排版的芯片。

8.根据权利要求6所述的一种版图设计的全流程优化方法，其特征在于：所述排布新芯片后还包括：将芯片尺寸相同的芯片相邻排列。

9.一种芯片，其特征在于：所述芯片根据权利要求1‑8任一项所述的一种版图设计的全流程优化方法制备得到。

10.一种终端，包括存储器和处理器，所述存储器上存储有可在所述处理器上运行的计算机指令，其特征在于：所述处理器运行所述计算机指令时执行权利要求1‑8任意一项所述的一种版图设计的全流程优化方法的步骤。

说明书

一种版图设计的全流程优化方法、芯片及终端

技术领域

[0001] 本发明涉及半导体集成电路制造领域，尤其涉及一种版图设计的全流程优化方法、芯片及终端。

背景技术

[0002] 集成电路拼版设计环节是在下层完成芯片内部电路设计和版图设计之后的又一版图设计环节。集成电路拼版设计是直接对接代工厂基础参数（芯片需求量等）表达的重要环节，需针对多款不同型号芯片进行拼版设计，在满足项目要求（如对不同型号的芯片需求数量）的情况下应当最大程度提升流片效能，其中流片效能囿于晶圆面积利用率、切割次数、测试难易度等任一参数。若拼版设计环节对后续工艺参数表达不充分，则易导致错误向产业链后端传导，带来更多损失与低效状况，进而影响芯片产品在销售环节的表现水平。为进一步保证全环节高效率执行，保证数据充分表达后端工艺需求，甚至封装岑石需求，如何在拼版设计环节提升流片效能是目前亟需解决的技术问题。

发明内容

[0003] 本发明的目的在于克服现有技术的问题，提供一种版图设计的全流程优化方法、芯片及终端。

[0004] 本发明的目的是通过以下技术方案来实现的：一种版图设计的全流程优化方法，该方法包括以下步骤：

[0005] 建立数据库，数据库中存储有芯片尺寸参数、芯片需求量参数、晶圆尺寸参数以及最优值对照表，最优值对照表包括具有映射关系的最优芯片面积利用率参数、最优版图设计框参数、曝光单元次数，同时最优值对照表中各参数与芯片尺寸参数、芯片需求量参数、晶圆尺寸参数均具有一一映射关系；

[0006] 根据项目需求确定基础参数，包括芯片尺寸、芯片需求量以及晶圆尺寸，将基础参数与最优值对照表进行比对，确定至少一最优版图设计框值；

[0007] 根据最优版图设计框值结合最优值对照表中存储的曝光单元次数得到当前项目的曝光单元次数，结合曝光设置参数绘制曝光地图；

[0008] 将芯片排布至曝光地图中各曝光单元框内，输出拼版设计方案。

[0009] 在一示例中，所述最优值对照表还包括掩膜版面积利用率参数、曝光设置参数、曝光单元框参数中任意一种或多种，最优值对照表中各参数具有映射关系。

[0010] 在一示例中，所述最优值对照表中曝光单元次数基于历史实践结论得出或者基于计算得出，当曝光单元次数基于计算得出时，计算式为：

[0011]

[0012] 其中，n表示整晶圆的曝光单元次数；centershiftX表示在X方向曝光中心点移动距离；centershiftY表示在Y方向曝光中心点移动距离；i表示记录循环次数的变量；int表示向下取整；R表示整晶圆半径；x，y分别表示单次曝光单元对应区域的长度值和宽度值。

[0013] 在一示例中，所述最优值对照表中最优版图设计框参数基于历史实践结论得出或者基于计算得出，计算最优版图设计框参数包括以下子步骤：

[0014] 计算不同外界边框尺寸值下的有效芯片面积利用率SAR，进而得到不同外界边框尺寸值下多个最优有效芯片面积利用率MaxSAR，有效芯片面积利用率SAR的计算式为：

[0015] SAR=(n*Ses/Swc)*100%

[0016]

[0017] 其中，n表示整晶圆的曝光单元次数；centershiftX表示在X方向曝光中心点移动距离；centershiftY表示在Y方向曝光中心点移动距离；i表示记录循环次数的变量；int表示向下取整；R表示整晶圆半径；x，y分别表示单次曝光单元对应区域的长度值和宽度值；Ses表示单次曝光单元对应的区域；Swc表示整晶圆面积；

[0018] 根据多个最优有效芯片面积利用率MaxSAR进而确定对应的最佳外界边框尺寸取值区间，根据最佳外界边框尺寸取值区间得到最优版图设计框值。

[0019] 在一示例中，绘制曝光地图时，还包括最大曝光单元次数寻优步骤：

[0020] 令中心曝光单元框的中心点与晶圆的中心点重合，以晶圆的中心点作为寻优初始点，使曝光地图的中心点在中心曝光单元框内进行移动，以寻优得到最大曝光单元次数。

[0021] 在一示例中，所述将芯片排布至曝光地图中各曝光单元框内包括：

[0022] 根据各型号芯片需求量参数占比计算各型号芯片尺寸的加权平均数，以芯片尺寸的加权平均数作为芯片排版的占位框，进而确定主框架布局；

[0023] 采用实际芯片尺寸替换占位框，并对每行和/或每列芯片的位置进行微调，使芯片无缝排布；

[0024] 微调后得到的（当前曝光单元框内的）剩余面积用于排布新芯片。

[0025] 在一示例中，所述采用实际芯片尺寸替换占位框或排布新芯片时，根据芯片优先级确定优先排版的芯片。

[0026] 在一示例中，所述排布新芯片后还包括：

[0027] 将芯片尺寸相同的芯片相邻排列。

[0028] 需要进一步说明的是，上述方法各示例对应的技术特征可以相互组合或替换构成新的技术方案。

[0029] 本发明还包括一种芯片，该芯片根据上述任一示例或者多个示例组合形成的所述的一种版图设计的全流程优化方法制备得到。

[0030] 本发明还包括一种存储介质，其上存储有计算机指令，所述计算机指令运行时执行上述任一示例或多个示例组合形成的所述的一种版图设计的全流程优化方法的步骤。

[0031] 本发明还包括一种终端，包括存储器和处理器，所述存储器上存储有可在所述处理器上运行的计算机指令，所述处理器运行所述计算机指令时执行上述任一示例或者多个示例组合形成的所述的一种版图设计的全流程优化方法的步骤。

[0032] 与现有技术相比，本发明有益效果是：

[0033] 1.在一示例中，基于数据库能够快速确定最优版图设计框值及其对应的曝光单元次数，在此基础上进行芯片排版，在保证曝光成本基础上实现了对晶圆面积的有效利用，降低了设计成本，提升了芯片的流片效能。

[0034] 2.在一示例中，最优值对照表还存储有掩膜版面积利用率参数、曝光设置参数、曝光单元框参数时，基于上述参数能够更加具象化指导版图设计的优化处理，保证最终输出的拼版设计方案具有最优的流片效能。

[0035] 3.在一示例中，给出了整晶圆的曝光单元次数的计算思路，一方面便于快速确定当前项目的曝光单元次数，针对版图设计全流程优化的指导提供了数据支撑；另一方面为快速、准确计算出有效芯片面积利用率SAR提供了数据基础，以有效指导外界边框值的生成，大大提高了整个版图设计的工作效率。

[0036] 4.在一示例中，对有效芯片面积利用率SAR进行定义，进而计算得出有效芯片面积利用率集合，并可以通过最优有效芯片面积利用率集合的最优值，优中选优，进一步得到最优版图设计框值，以指导版图设计工作。

[0037] 5.在一示例中，通过不断移动曝光地图的中心点，得到最大曝光单元数量，进一步提升晶圆面积利用率。

[0038] 6.在一示例中，以芯片尺寸的加权平均数作为芯片排布的占位框，能够减小芯片排布的运算量，保证计算效率与准确性；同时加权平均数考虑了各型号芯片的数量占比，能够保证后续排版时所利用的晶圆面积与各型号芯片数量对应的芯片总面积具有一致性，利于达成项目目标；进一步地，本示例芯片排布方式结合基于数据库得到的最优版图设计框值及对应曝光单元次数，实现了三层次寻优设计，进一步提升了芯片的流片效能。

[0039] 7.在一示例中，基于芯片优先级对芯片进行排版，能够使优先级高的芯片需求优先得到满足，更加贴合实际项目需求。

[0040] 8.在一示例中，将芯片尺寸相同的芯片相邻排列，能够得到更多的贯通划片槽，降低了切割次数，保证了切割效率，同时能够避免多次切割导致的芯片边缘碎裂或者出现裂纹的问题，进一步提升了芯片性能的稳定性与可靠性。

附图说明

[0041] 下面结合附图对本发明的具体实施方式作进一步详细的说明，此处所说明的附图用来提供对本申请的进一步理解，构成本申请的一部分，在这些附图中使用相同的参考标号来表示相同或相似的部分，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。

[0042] 图1为本发明一示例中的方法流程图；

[0043] 图2为本发明一示例中曝光单元次数的计算原理示意图。

[0044] 图中：1‑重合点；2‑偏移点。

具体实施方式

[0045] 下面结合附图对本发明的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

[0046] 在本发明的描述中，需要说明的是，属于“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方向或位置关系为基于附图所述的方向或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，使用序数词 (例如，“第一和第二”、“第一至第四”等 )是为了对物体进行区分，并不限于该顺序，而不能理解为指示或暗示相对重要性。

[0047] 在本发明的描述中，需要说明的是，除非另有明确的规定和限定，属于“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。

[0048] 此外，下面所描述的本发明不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。

[0049] 在一示例中，如图1所示，一种版图设计的全流程优化方法，具体包括以下步骤：

[0050] S1：建立数据库，数据库中存储有芯片尺寸参数、芯片需求量参数、晶圆尺寸参数以及最优值对照表，最优值对照表包括具有映射关系的最优芯片面积利用率参数、最优版图设计框参数、曝光单元次数，同时最优值对照表中各参数与芯片尺寸参数、芯片需求量参数、晶圆尺寸参数均具有映射关系；

[0051] S2：根据项目需求确定基础参数，包括芯片尺寸、芯片需求量以及晶圆尺寸，将基础参数与最优值对照表进行比对，确定至少一最优版图设计框值；

[0052] S3：根据最优版图设计框值结合最优值对照表中曝光单元次数得到当前项目的曝光单元次数，结合曝光设置参数绘制曝光地图；

[0053] S4：将芯片排布至曝光地图中各曝光单元框内，输出拼版设计方案。

[0054] 具体地，芯片尺寸参数为芯片的边长信息，即芯片的长度、芯片的宽度。优选地，芯片尺寸为包含其划片槽尺寸的尺寸参数，在后续芯片排版过程中，无需进一步为各芯片划片槽的预留尺寸，降低了计算难度，排版时仅需将相邻芯片进行紧密排布即可，此时芯片间距等于划片槽宽度，增加了贯穿划片槽的数量，从而避免芯片的二次切割，保证了切割效率；同时，基于芯片划片槽的尺寸参数进行排版设计，能够避免多次切割导致的芯片边缘碎裂或者出现裂纹的问题，进一步提升了芯片性能的稳定性与可靠性。进一步地，晶圆尺寸参数包括晶圆半径、宽度、面积等信息，晶圆的有效宽度为晶圆物理直径减去外延层无效区宽度；芯片需求量为每一片晶圆上获得的各型号芯片的总颗数。

[0055] 具体地，有效芯片面积利用率SAR表征在芯片地图（流片拼版设计版图）上可以搜索的完整曝光面积占整晶圆面积的比率，即整晶圆的有效使用率。通过有效芯片面积利用率SAR能够有效量化每次流片的芯片使用效率，进而有效量化设计成本。最优有效芯片面积利用率MaxSAR指最大有效芯片面积利用率MaxSAR，最大有效芯片面积利用率MaxSAR一般对应多种不同的外界边框尺寸，将最大有效芯片面积利用率MaxSAR下对应的多个不同的外界边框尺寸由大到小进行排列得到最佳外界边框尺寸取值区间，即最优版图设计框的取值区间。

[0056] 经理论分析指出，对外界边框设计进行优化能够有效提升晶圆面积利用率，进而有效提升芯片的流片效能。具体地，外界边框为拼版设计图对应的边框，边框内用于放置芯片版图数据，最优版图设计框是特定掩膜版有效利用比率MFU取值下最大有效芯片面积利用率MaxSAR下对应的外界边框，一般其值不唯一。优选地，当最优版图设计框值不唯一时，选取X方向或Y方向数值最大者作为本次芯片拼版设计项目的最优版图设计框值，能迅速提升拼版方案设计的计算速度。

[0057] 具体地，曝光单元即单次曝光区域，单次曝光区域受限于曝光机台性能，版图设计框内需多次曝光才能实现芯片的图形化，将整个版图设计框内面积完全曝光的次数为曝光单元次数。进一步地，曝光设置参数为曝光区域与曝光区域之间的距离设置，可根据设计经验给出。

[0058] 进一步地，数据库中存储的参数，均为经过实践验证或者理论推导得到的优选参数，基于数据库中存储的参数确定符合本次项目要求（芯片尺寸、芯片需求量参数等）的最优版图设计框值、曝光单元次数等，能够有效保证后续拼版设计方案的流片效能。

[0059] 进一步地，芯片尺寸参数、芯片需求量参数、晶圆尺寸参数、最优芯片面积利用率参数、最优版图设计框值、曝光单元次数存在一一对应的映射关系，当确定上述任一参数时，能够基于该已确定参数（查询）得到其他参数，例如当确定芯片尺寸参数时，能够基于该芯片尺寸值得到对应的芯片需求量参数、晶圆尺寸值、最优芯片面积利用率值、最优版图设计框值以及曝光单元次数值。

[0060] 进一步地，步骤S2‑步骤S4，通过任一基础参数与数据库中存储的参数信息进行比对，得到符合项目要求的数据组，比较并输出同等参数条件（如最优芯片面积利用率）下的最大版图设计框值，进而得到至少一最优版图设计框值，在确定最优版图设计框值的基础上，能够基于最优值对照表获取与最优版图设计框值对应的至少一曝光单元次数，当存在多个曝光单元次数值时，优选输出的最大的曝光单元次数作为本次项目的曝光单元次数。在确定本次项目最优版图设计框值、曝光单元次数的情况下，结合曝光机台性能可计算得出单次曝光区域，进而绘制出各曝光单元在最优版图设计框内排布方案的曝光地图，最后将不同型号芯片尺寸排布至各曝光区域（曝光单元框）内，即可输出多型号芯片的拼版设计方案。

[0061] 本示例中，基于数据库能够快速确定最优版图设计框值及对应曝光单元次数，在此基础上进行芯片排版，在保证曝光成本基础上实现了对晶圆面积的有效利用，降低了设计成本，提升了芯片的流片效能。

[0062] 在一示例中，最优值对照表还包括掩膜版面积利用率参数、曝光设置参数、曝光单元框参数中任意一种或多种，优选为最优值对照表还包括掩膜版面积利用率参数、曝光设置参数、曝光单元框参数等，最优值对照表中各参数具有映射关系，且芯片尺寸参数、芯片需求量参数、晶圆尺寸参数、最优版图设计框值、曝光单元次数、掩膜版面积利用率参数、曝光设置参数、曝光单元框参数存在一一对应的映射关系。

[0063] 其中，掩膜版面积利用率MFU表示实际曝光范围占最大扫描场的比例，即单次曝光实际效率，一般单次曝光实际效率至少为50%，本发明中光掩膜版有效利用比率MFU的取值范围为50%—100%，以保证曝光效率较高、时间少，避免占用过多曝光资源，因此光掩膜版有效利用比率MFU是流片门槛，芯片版图设计（包括拼版设计）中需考虑该因素对流片的影响。进一步地，实际曝光范围为多颗裸芯片面积与划片槽面积之和。进一步地，最优版图设计框的取值区间实质为不同光掩膜版有效利用比率MFU取值下，相等面积对应的最优版图设计框的取值区间。

[0064] 本示例中，最优值对照表还存储有掩膜版面积利用率参数、曝光设置参数、曝光单元框参数时，基于上述参数能够更加具象化指导版图设计的优化处理，基于数据库得出本次项目所需所有拼版设计数据，保证最终输出的拼版设计方案具有最优的流片效能。

[0065] 在一示例中，最优值对照表中曝光单元次数基于历史实践结论（历史集成电路拼版设计项目）得出或者基于计算得出，其计算原理为：先利用每次经过shot（单次曝光）边界的弦长，再计算每个弦长下单边的完整shot个数，最后累加得到整晶圆的完整曝光单元次数n，具体计算式为：

[0066]

[0067] 当弦长di≥0时，可基于该式计算得到每个弦长下的曝光单元次数n，最后累加得到完整的曝光单元次数。其中，i表示记录循环次数的变量，i的最大值等于半圆（晶圆）内不为0的弦长个数；int表示向下取整；R表示整晶圆的半径；x，y分别表示单次曝光单元对应区域的长度值和宽度值。

[0068] 本示例中曝光地图的中心点与晶圆的中心点重合，然而此时计算得出的曝光单元次数并不一定是最大曝光单元次数，为提升晶圆面积利用率，此时通过移动曝光图形中心（曝光地图的中心点）寻找最大曝光单元次数，此时计算原理如图2所示，此时曝光地图的中心点相对于晶圆的中心点（曝光地图的中心点与晶圆的中心点的重合点1）出现了偏移，形成了偏移点2，此时最大曝光单元次数的计算式为：

[0069]

[0070] 引入（centershiftX, centershiftY）表示曝光图形中心移动距离，其中centershiftX表示在X方向曝光中心点移动距离；centershiftY表示在Y方向曝光中心点移动距离。

[0071] 本示例给出了整晶圆的曝光单元次数的计算思路，此时数据库中无需存储曝光单元次数，一方面便于快速确定当前项目的曝光单元次数，针对版图设计全流程优化的指导提供了数据支撑；另一方面为快速、准确计算出有效芯片面积利用率SAR提供了数据基础，以有效指导外界边框值的生成，大大提高了整个版图设计的工作效率。

[0072] 在一示例中，最优值对照表中最优版图设计框参数基于历史实践结论得出或者基于计算得出，计算最优版图设计框参数包括以下子步骤：

[0073] a）在曝光面积允许的范围内，以预设步进遍历外界边框尺寸所有取值；其中，最大曝光面积为曝光机台上限值，因此外界边框尺寸最大为曝光机台允许的最大矩形框。根据不同设计精度需求，可对预设步进进行调整，外界边框的步进范围为0.01mm‑1mm，优选为0.1mm。

[0074] b）计算不同外界边框尺寸值下的有效芯片面积利用率SAR，进而得到不同外界边框尺寸值下多个最优有效芯片面积利用率MaxSAR。具体地，计算不同外界边框尺寸值下的有效芯片面积利用率SAR包括以下子步骤：

[0075] b1）获取整晶圆的基础参数以及当前外界边框尺寸值；其中，整晶圆的基础参数为整晶圆半径、整晶圆面积；

[0076] b2）计算最大曝光单元次数，即计算外界边框内的最大曝光单元次数；其中，最大曝光单元次数的计算式为：

[0077]

[0078] b3）根据有效芯片面积利用率SAR计算式计算得出当前外界边框尺寸设计下有效芯片面积利用率SAR，有效芯片面积利用率SAR的计算式为：

[0079] SAR=(n*Ses/Swc)*100%

[0080] 其中，Ses表示单次曝光单元对应的区域；Swc表示整晶圆面积；

[0081] b4）选择不同掩膜版面积利用率MFU下不同外界边框尺寸对应的最大有效芯片面积利用率SAR作为最优有效芯片面积利用率MaxSAR；

[0082] c）根据多个最优有效芯片面积利用率MaxSAR进而确定对应的最佳外界边框尺寸取值区间，根据最佳外界边框尺寸取值区间得到最优版图设计框值。

[0083] 本示例中，对有效芯片面积利用率SAR进行了定义，进而计算得出不同MFU下有效芯片面积利用率集合，并可以通过最优有效芯片面积利用率集合的最优值，优中选优，进一步得到最优版图设计框值，以指导版图设计工作。

[0084] 需要说明的是，在本示例中，最优值对照表中最优版图设计框值可直接计算得出，结合曝光机台性能，在确定曝光单元区域的情况下能够计算得出曝光单元次数，此时无需建立数据库，此时拼版设计方案输出包括以下子步骤：

[0085] S1’：计算最优版图设计框值以及曝光单元次数，结合曝光设置参数绘制曝光地图；

[0086] S2’： 将芯片排布至曝光地图中各曝光单元框内，输出拼版设计方案。

[0087] 在一示例中，当芯片需求量过大或过小时，超出了最优值对照表中存储的最优版图设计框的取值区间（上下限值），此时最优版图设计框值无解，即此时在允许的最大版图设计框或最小版图设计框下，无法在同一张晶圆上规划需求量过大或需求量过小的芯片，需要将原始数据（芯片需求量）拆分成多张晶圆或者补充芯片需求数量进行版图设计，一般出现的情况是芯片需求量过大，需要拆分至多张晶圆进行拼版设计。优选地，获取上述芯片需求量过大或过小时拼版设计方案的拼版参数（最优芯片面积利用率参数、最优版图设计框参数、曝光单元次数、芯片尺寸参数、芯片需求量参数、晶圆尺寸参数等），以更新数据库中参数信息，为后续相同的拼版设计方案提供数据参考。

[0088] 在一示例中，绘制曝光地图时，还包括最大曝光单元次数寻优步骤：

[0089] 令中心曝光单元框的中心点与晶圆的中心点重合，以晶圆的中心点作为寻优初始点，使曝光地图的中心点在中心曝光单元框内进行移动，以寻优得到最大曝光单元次数。其中，中心曝光单元为所有曝光单元最中间的曝光单元（中央曝光单元），中心曝光单元框为中心曝光单元的外边框，本示例中可使用任一曝光单元框替代中心曝光单元框，仅需使曝光单元框的中心点与晶圆的中心点重合即可。具体地，当曝光地图的中心点、中心曝光单元的中心点、晶圆的中心点三点重合时，或者，上述三点靠近时，能够得到最大曝光单元次数。为提升最大曝光次数的寻优效率，本示例曝光地图的中心点在中心曝光单元框内（覆盖了曝光地图的中心点、中心曝光单元的中心点、晶圆的中心点重合或者靠近时所有坐标范围），以此快速计算得到能够输出最大曝光单元次数对应的曝光地图的中心点坐标。本示例中，通过对最大曝光单元次数进行寻优，进一步提升了晶圆面积利用率。

[0090] 优选地，曝光地图的中心点移动过程中，基于中心曝光单元框的横向中轴线、纵向中轴线将中心曝光单元框划分为四个对称的子框，由于各子框中坐标绝对值相等的点都拥有相似的界面情况，在确定其中一子框作为基准子框的情况下，其他三个子框在最大曝光单元计算过程中可参考基准子框中对应坐标点（坐标绝对值相等的坐标点）的计算结果，进而判断当前曝光地图的中心点所处坐标是否能够得到更大的曝光单元数，以此将四子框的点集运算量压缩至原始数据量的四分之一，若不能得到更大的曝光单元数，过滤当前计算，以进一步降低计算量，节约计算时间成本；反之，继续计算，寻找能够获取最大曝光单元次数对应的曝光地图的中心点坐标。

[0091] 优选地，在得到最大曝光单元次数时，存储曝光地图的中心点相对于晶圆的中心点在X方向以及Y方向的坐标偏离量，为下次最大曝光单元次数寻优提供数值参考。

[0092] 在一示例中，将芯片排布至曝光地图中各曝光单元框内包括：

[0093] S41：根据各型号芯片需求量参数占比计算各型号芯片尺寸的加权平均数，以芯片尺寸的加权平均数作为芯片排版的占位框，进而确定主框架布局；

[0094] S42：采用实际芯片尺寸替换占位框，并对每行和/或每列芯片的位置进行微调，使芯片无缝排布；

[0095] S43：微调后得到的剩余面积用于排布新芯片。

[0096] 具体地，步骤S41中，确定当前曝光单元框内需排版的不同型号芯片的数量（单元目标数量），优选将本次项目要求的不同型号芯片需求量均分至各曝光单元框，当然也可采用不均分的形式。若A型号芯片数量：B型号芯片数量：C型号芯片数量=5:3:2时，那么此时各型号芯片边长的加权平均数=50%*A型号芯片边长（X方向或Y方向边长）+30%*B型号芯片边长+20%*C型号芯片边长，进而以上述两个方向的边长加权平均数形成同一尺寸的占位框，将多个占位框排布至曝光单元框内，得到当前曝光单元的主框架布局，即占位框行列数。

[0097] 本示例中以芯片尺寸的加权平均数作为芯片排布的占位框，能够减小芯片排布的运算量，降低计算难度，达到最快收敛的目的，保证计算效率与准确性；同时加权平均数考虑了各型号芯片的数量占比，能够保证后续排版时所利用的晶圆面积与各型号芯片数量对应的芯片总面积具有一致性，利于达成项目的芯片需求量目标，且能够对晶圆面积进行有效利用。

[0098] 步骤S42中，先确定芯片排版的主方向，一般以占位框所处方向尺寸和（所有占位框在X方向或者Y方向的边长之和）更大的方向作为主方向，另一方向则作为从方向。本示例以X方向作为主方向进行芯片排版为例进行说明，将不同型号的芯片沿着水平方向进行放置，以替换占位框位置，并使相邻芯片紧密排布，以得到更多竖直贯通划片槽；由于不同型号的实际芯片尺寸可能大于或者小于占位框，因此在实现主方向芯片排布后，需要进一步对从方向上的芯片位置进行微调，使芯片在Y方向的底边或者顶边对齐，进而得到更多的水平贯通划片槽。

[0099] 最后，在微调后一般会得到剩余面积，此时再将计划排布至曝光单元框内而实际未排布至曝光单元框内的芯片放置于曝光单元框内，完成单元目标数量的芯片拼版设计。本示例中，芯片排布方式结合基于数据库得到的最优版图设计框值及对应曝光单元次数，实现了三层次寻优设计，进一步提升了芯片的流片效能。

[0100] 在一示例中，采用实际芯片尺寸替换占位框或排布新芯片时，根据芯片优先级确定优先排版的芯片。具体地，芯片优先级根据每款（每种型号）芯片需求数量或每款芯片需求优先度（用户指定）确定。其中，以芯片需求数量评价芯片优先级时，可以以各型号芯片需求量最大或者最小确定优先级顺序，一般以芯片需求量最大为更高优先级，利于保证数量较多的芯片能够完全在拼版设计图中得以体现，进而能够实现该型号芯片的生产。另外，也可基于用户指定的对每款型号的需求迫切度对芯片优先级进行排序。当然，优先级设置规则不局限于上述两种情况，可结合芯片实际生产要求等给出新的优先级规则。

[0101] 本示例中，第一阶段拼版设计的目标是将所有款芯片全部放入各曝光单元框内，即规划面覆盖到每一款芯片，此时能放多少放多少，期间会调整芯片布局，以满足尽可能多排布芯片的目的；二阶段拼版设计时，再放入仍然缺少数量的芯片款类，此时可选择地以优先级顺序放入芯片。进一步地，本示例基于芯片优先级对芯片进行排版，能够使优先级高的芯片需求优先得到满足，更加贴合实际项目需求。

[0102] 在一示例中，排布新芯片后还包括：

[0103] 将芯片尺寸相同的芯片相邻排列，实现芯片的三阶段拼版设计。此示例中芯片尺寸相同可以为芯片间的长度、宽度完全相等，此时芯片相邻排布，能够在水平方向以及竖直方向上均得到更多贯通划片槽；芯片尺寸相同也可以为芯片间的长度或者宽度相等，此时能够在水平方向或竖直方向上得到更多贯通划片槽。

[0104] 本示例中，将芯片尺寸相同的芯片相邻排列，能够得到更多的贯通划片槽，降低了切割次数，保证了切割效率，同时能够避免多次切割导致的芯片边缘碎裂或者出现裂纹的问题，进一步提升了芯片性能的稳定性与可靠性。优选地，芯片的二阶段拼版设计过程中，记录每款芯片占用面积参量及位置，输出相应草图，显示行列排布信息以及芯片量缺省信息，能够保证全部芯片同批次完成流片。优选地，将芯片尺寸相同的芯片相邻排列时，芯片均正向放置，不做旋转、翻转等处理，便于后续测试，降低了芯片测试难度。

[0105] 综上，本发明提出了一种版图设计的全流程优化方法，针对多款不同型号芯片、同一批次流片、多芯片量需求，提供三层次逐级寻优，为保证项目需求、版图设计需求、布版和流片需求、切割及测试需求得到满足，本发明提供了程式化依据，并支持分阶段使用进行优化，达到局部寻优的目的，有效降低拼版设计中存在的隐形成本，进一步提升流片效能，以更低的成本保证产品市场竞争力。

[0106] 将上述示例进行组合，得到本发明的优选示例，具体包括以下步骤：

[0107] S1’’：建立数据库； 其中，数据库中存储有芯片尺寸参数、芯片数量、晶圆尺寸参数以及最优值对照表，最优值对照表包括具备映射关系的最优芯片面积利用率参数、掩膜版面积利用率参数、最优版图设计框参数、曝光单元次数、曝光单元框参数、曝光设置参数，同时最优值对照表中参数与芯片尺寸参数、芯片数量、晶圆尺寸参数均具备映射关系；

[0108] S2’’：输入本次项目的基础参数，与数据库进行比对得到最优版图设计框值；本示例中，在对应窗口中填入本项目具体芯片信息（尺寸参数以及需求量参数）、晶圆有效宽度、曝光设置参数初始值，进而实现基础参数的输入，具体基础参数信息如表1所示：

[0109] 表1 本项目基础参数表

[0110]

[0111] 表1中Die表示（裸）芯片，Die Name表示芯片型号，Need Die Cout/wafer 表示基于当前晶圆上需制作出的芯片数量。进一步地，根据输入的芯片信息、晶圆有效宽度、曝光设置参数初始值，与最优值对照表中参数变量值进行比对，得到三组最优版图设计框值：（25.88,25.719）、（25.78,25.818）、（25.68,25.919），单位为mm；

[0112] S3’’：获取最大曝光单元次数；具体地，根据S2’’的比对结果，选定X方向最大值数对（25.88,25.719）参与最大曝光单元次数的计算，即以最大值数对（25.88,25.719）对应的曝光单元次数作为本次项目的曝光单元数，并不断移动曝光地图的中心点，以寻优得到最大曝光单元次数，具体计算结果为37，中心曝光单元的中心坐标设置为（0,0）；

[0113] S4’’：计算最优拼版设计方案，包括以下子步骤：

[0114] S41’’：根据各型号芯片需求量参数占比计算各型号芯片尺寸的加权平均数，以芯片尺寸的加权平均数作为芯片排版的占位框，进而确定主框架布局；

[0115] S42’’：采用实际芯片尺寸替换占位框，并对每行和/或每列芯片的位置进行微调，使芯片无缝排布；

[0116] S43’’：根据芯片优先级确定需要优先排布的新芯片，将新芯片排布至微调后的（曝光单元框内的）剩余面积内。

[0117] 此时，本项目具体芯片排版区域规划方案如表2所示：

[0118] 表2 本项目具体芯片排版区域规划表

[0119]

[0120] 上述第某类（芯片）表示多个不同型号芯片拼版得到的区域板块。

[0121] S5’’： 草图输出，进行芯片的三阶段拼版设计，得到最终的单个曝光单元内的拼版设计方案。

[0122] 当然，上述优选示例能够替换为：

[0123] S1’’’：获取本次项目的基础参数，计算最优版图设计框值；

[0124] S2’’’：计算最大曝光单元次数；

[0125] S3’’’：计算最优拼版设计方案。

[0126] 此优选示例中，无需建立数据库，适用于初次芯片拼版设计项目。

[0127] 本申请还包括一种存储介质，与上述任一示例或多个示例组成的一种版图设计的全流程优化方法具有相同的发明构思，其上存储有计算机指令，计算机指令运行时执行上述一种版图设计的全流程优化方法的步骤。

[0128] 基于这样的理解，本实施例的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本发明各个实施例方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器(Read‑Only Memory，ROM)、随机存取存储器(Random Access Memory，RAM)、磁碟或者光盘等各种可以存储程序代码的介质。

[0129] 本申请还包括一种终端，与上述任一示例或多个示例组成的一种版图设计的全流程优化方法具有相同的发明构思，包括存储器和处理器，所述存储器上存储有可在所述处理器上运行的计算机指令，所述处理器运行所述计算机指令时执行上述一种版图设计的全流程优化方法的步骤。处理器可以是单核或者多核中央处理单元或者特定的集成电路，或者配置成实施本发明的一个或者多个集成电路。

[0130] 在本发明提供的实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。

[0131] 以上具体实施方式是对本发明的详细说明，不能认定本发明的具体实施方式只局限于这些说明，对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演和替代，都应当视为属于本发明的保护范围。