半导体器件和包括该半导体器件的电子系统

摘要

提供了半导体器件和包括该半导体器件的电子系统。所述半导体器件包括：电极结构，所述电极结构包括堆叠在基板上的电极和位于所述电极中的最上电极上的绝缘图案；垂直结构，所述垂直结构穿透所述电极结构并且连接到所述基板；第一绝缘层，所述第一绝缘层位于所述电极和所述垂直结构上；导电图案，所述导电图案穿透所述第一绝缘层并且连接到所述垂直结构；上水平电极，所述上水平电极位于所述导电图案上；以及上半导体图案，所述上半导体图案穿透所述上水平电极并且连接到所述导电图案。所述导电图案具有位于所述垂直结构上的第一侧表面和位于所述绝缘图案上的第二侧表面。

权利要求

1.一种半导体器件，包括：

电极结构，所述电极结构包括堆叠在基板上的电极和位于所述电极中的最上电极上的绝缘图案；

垂直结构，所述垂直结构穿透所述电极结构并且电连接到所述基板；

第一绝缘层，所述第一绝缘层位于所述电极结构和所述垂直结构上；

导电图案，所述导电图案穿透所述第一绝缘层并且电连接到所述垂直结构；

上水平电极，所述上水平电极位于所述导电图案上；以及上半导体图案，所述上半导体图案穿透所述上水平电极并且电连接到所述导电图案，其中，所述导电图案具有位于所述垂直结构上的第一侧表面和位于所述绝缘图案上的第二侧表面。

2.根据权利要求1所述的半导体器件，其中，所述导电图案的具有所述第一侧表面的第一部分的厚度大于所述导电图案的具有所述第二侧表面的第二部分的厚度，并且所述导电图案的所述第一部分和所述第二部分之间的界面包括台阶差。

3.根据权利要求1所述的半导体器件，其中，所述上半导体图案包括第一部分和第二部分，所述第二部分将所述第一部分连接到所述导电图案并且具有小于所述第一部分的宽度的宽度，并且所述导电图案的宽度大于所述第二部分的宽度。

4.根据权利要求1所述的半导体器件，其中，所述导电图案的底端比所述绝缘图案的顶表面靠近所述基板。

5.根据权利要求1所述的半导体器件，其中，所述第一侧表面的高度大于所述第一绝缘层的厚度。

6.根据权利要求1所述的半导体器件，所述半导体器件还包括在第一方向上穿过所述上水平电极的上分隔图案，其中，在与所述第一方向垂直的第二方向上，所述导电图案的宽度大于所述上分隔图案的宽度。

7.根据权利要求1所述的半导体器件，其中，所述垂直结构包括垂直半导体图案和位于所述垂直半导体图案上的导电焊盘，并且所述半导体器件还包括位于所述第一绝缘层与所述导电焊盘之间并且面向所述第一侧表面的覆盖图案。

8.根据权利要求1所述的半导体器件，其中，所述垂直结构包括垂直半导体图案和位于所述垂直半导体图案上的导电焊盘，并且所述半导体器件还包括位于所述第一绝缘层与所述导电焊盘之间并且比所述第一绝缘层薄的覆盖图案。

9.根据权利要求1所述的半导体器件，其中，所述垂直结构包括垂直半导体图案、位于所述垂直半导体图案上的垂直绝缘图案、以及位于所述垂直半导体图案上的导电焊盘，并且所述导电焊盘的顶表面比所述垂直绝缘图案的顶表面靠近所述基板。

10.根据权利要求1所述的半导体器件，所述半导体器件还包括位于所述第一绝缘层与所述上水平电极之间的第二绝缘层，其中，所述第二绝缘层位于所述导电图案的顶表面的一部分上。

11.根据权利要求1所述的半导体器件，所述半导体器件还包括：上导电焊盘，所述上导电焊盘位于所述上半导体图案上，以及位线，所述位线电连接到所述上导电焊盘。

12.根据权利要求1所述的半导体器件，其中，所述上水平电极包括串选择线。

13.一种半导体器件，包括：

电极结构，所述电极结构包括交替地堆叠的电极和绝缘图案；

成对的分隔结构，所述成对的分隔结构穿过所述电极结构并且在第一方向上彼此间隔开；

垂直结构，所述垂直结构位于所述成对的分隔结构之间并且穿透所述电极结构，所述垂直结构包括垂直半导体图案和位于所述垂直半导体图案上的导电焊盘；

第一绝缘层，所述第一绝缘层位于所述电极结构和所述垂直结构上；

覆盖图案，所述覆盖图案位于所述第一绝缘层与所述导电焊盘之间；

导电图案，所述导电图案穿透所述第一绝缘层和所述覆盖图案并且电连接到所述导电焊盘；

第二绝缘层，所述第二绝缘层位于所述第一绝缘层和所述导电图案上；

上水平电极，所述上水平电极位于所述第二绝缘层上；

成对的第一上分隔图案，所述成对的第一上分隔图案在与所述第一方向垂直的第二方向上穿过所述上水平电极并且与所述成对的分隔结构垂直地交叠；

第二上分隔图案，所述第二上分隔图案位于所述成对的第一上分隔图案之间并且在所述第二方向上穿过所述上水平电极；

上沟道结构，所述上沟道结构穿透所述上水平电极和所述第二绝缘层并且电连接到所述导电焊盘，所述上沟道结构包括上半导体图案和位于所述上半导体图案上的上绝缘图案；

层间绝缘层，所述层间绝缘层位于所述上沟道结构上；

位线，所述位线位于所述层间绝缘层上；以及

接触插塞，所述接触插塞穿透所述层间绝缘层并且将所述位线电连接到所述上沟道结构。

14.根据权利要求13所述的半导体器件，其中，所述导电图案包括在所述导电焊盘上具有第一侧表面的第一部分，以及在所述绝缘图案中的最上绝缘图案上具有第二侧表面的第二部分，并且所述第一部分的厚度大于所述第二部分的厚度，并且所述导电图案的所述第一部分和所述第二部分之间的界面包括台阶差。

15.根据权利要求13所述的半导体器件，其中，所述上半导体图案包括第一部分和第二部分，所述第二部分将所述第一部分连接到所述导电图案并且具有小于所述第一部分的宽度的宽度，并且所述导电图案的宽度大于所述第二部分的宽度。

16.根据权利要求13所述的半导体器件，其中，所述导电图案的底端比所述上绝缘图案的顶表面靠近所述电极结构。

17.根据权利要求13所述的半导体器件，其中，所述导电图案的最大部分的厚度大于所述第一绝缘层的厚度。

18.根据权利要求13所述的半导体器件，其中，所述上水平电极包括串选择线，所述串选择线被配置为选择由所述垂直结构限定的存储单元串。

19.一种电子系统，包括：

主基板；

半导体器件，所述半导体器件位于所述主基板上；以及控制器，所述控制器位于所述主基板上并且电连接到所述半导体器件，其中，所述半导体器件包括：外围电路，所述外围电路位于基板上；

电极结构，所述电极结构包括堆叠在所述外围电路上的电极，以及位于所述电极中的最上电极上的绝缘图案；

垂直结构，所述垂直结构穿透所述电极结构并且电连接到所述基板；

第一绝缘层，所述第一绝缘层位于所述绝缘图案和所述垂直结构上；

导电图案，所述导电图案穿透所述第一绝缘层并且电连接到所述垂直结构；

上水平电极，所述上水平电极位于所述导电图案上；以及上沟道结构，所述上沟道结构穿透所述上水平电极并且电连接到所述导电图案，其中，所述导电图案包括位于所述垂直结构上的第一侧表面和位于所述绝缘图案上的第二侧表面。

20.根据权利要求19所述的电子系统，其中，所述导电图案的具有所述第一侧表面的第一部分的厚度大于所述导电图案的具有所述第二侧表面的第二部分的厚度，并且所述导电图案的所述第一部分和所述第二部分之间的界面包括台阶差。

说明书

半导体器件和包括该半导体器件的电子系统

[0001] 相关申请的交叉引用

[0002] 本专利申请要求于2021年7月14日向韩国知识产权局提交的韩国专利申请No.10‑2021‑0092350的优先权，该韩国专利申请的全部内容通过引用合并于此。

技术领域

[0003] 本公开涉及一种半导体器件和一种包括该半导体器件的电子系统。

背景技术

[0004] 可能需要半导体器件的更高集成以满足消费者对高性能和低成本的需求。在半导体器件的情况下，由于集成可以是确定价格的因素，所以可能特别期望增加的集成。在二维或平面半导体器件的情况下，由于集成可能主要由单位存储单元所占据的面积确定，所以集成可能大大地受到精细图案形成技术的水平或分辨率(resolution)影响。然而，可能需要昂贵的工艺设备来增加图案精细度，这可能是增加二维或平面半导体器件的集成的实际限制。因此，已经提出了包括三维布置的存储单元的三维半导体存储器件。

发明内容

[0005] 本发明构思的实施例提供一种具有改进的可靠性和增加的集成密度的半导体器件。

[0006] 本发明构思的实施例提供一种包括所述半导体器件的电子系统。

[0007] 根据本发明构思的实施例，一种半导体器件可以包括：电极结构，所述电极结构包括堆叠在基板上的电极和位于所述电极中的最上电极上的绝缘图案；垂直结构，所述垂直结构穿透所述电极结构并且电连接到所述基板；第一绝缘层，所述第一绝缘层位于所述电极结构和所述垂直结构上；导电图案，所述导电图案穿透所述第一绝缘层并且电连接到所述垂直结构；上水平电极，所述上水平电极位于所述导电图案上；以及上半导体图案，所述上半导体图案穿透所述上水平电极并且电连接到所述导电图案。所述导电图案具有位于所述垂直结构上的第一侧表面和位于所述绝缘图案上的第二侧表面。

[0008] 根据本发明构思的实施例，一种半导体器件可以包括：电极结构，所述电极结构包括交替地堆叠的电极和绝缘图案；成对的分隔结构，所述成对的分隔结构穿过所述电极结构并且在第一方向上彼此间隔开；垂直结构，所述垂直结构位于所述成对的分隔结构之间并且穿透所述电极结构，所述垂直结构包括垂直半导体图案和位于所述垂直半导体图案上的导电焊盘；第一绝缘层，所述第一绝缘层位于所述电极结构和所述垂直结构上；覆盖图案，所述覆盖图案位于所述第一绝缘层与所述导电焊盘之间；导电图案，所述导电图案穿透所述第一绝缘层和所述覆盖图案并且电连接到所述导电焊盘；第二绝缘层，所述第二绝缘层位于所述第一绝缘层和所述导电图案上；上水平电极，所述上水平电极位于所述第二绝缘层上；成对的第一上分隔图案，所述成对的第一上分隔图案在与所述第一方向垂直的第二方向上穿过所述上水平电极并且与所述成对的分隔结构垂直地交叠；第二上分隔图案，所述第二上分隔图案位于所述成对的第一上分隔图案之间并且在所述第二方向上穿过所述上水平电极；上沟道结构，所述上沟道结构穿透所述上水平电极和所述第二绝缘层并且电连接到所述导电焊盘，所述上沟道结构包括上半导体图案和位于所述上半导体图案上的上绝缘图案；层间绝缘层，所述层间绝缘层位于所述上沟道结构上；位线，所述位线位于所述层间绝缘层上；以及接触插塞，所述接触插塞穿透所述层间绝缘层并且将所述位线电连接到所述上沟道结构。

[0009] 根据本发明构思的实施例，一种电子系统可以包括：主基板；半导体器件，所述半导体器件位于所述主基板上；以及控制器，所述控制器位于所述主基板上并且电连接到所述半导体器件。所述半导体器件可以包括：外围电路，所述外围电路位于基板上；电极结构，所述电极结构包括堆叠在所述外围电路上的电极和位于所述电极中的最上电极上的绝缘图案；垂直结构，所述垂直结构穿透所述电极结构并且电连接到所述基板；第一绝缘层，所述第一绝缘层位于所述绝缘图案和所述垂直结构上；导电图案，所述导电图案穿透所述第一绝缘层并且电连接到所述垂直结构；上水平电极，所述上水平电极位于所述导电图案上；以及上沟道结构，所述上沟道结构穿透所述上水平电极并且电连接到所述导电图案。所述导电图案可以包括位于所述垂直结构上的第一侧表面和位于所述绝缘图案上的第二侧表面。

附图说明

[0010] 图1是示意性地示出根据本发明构思的实施例的包括半导体器件的电子系统的图。

[0011] 图2是示意性地示出根据本发明构思的实施例的包括半导体器件的电子系统的透视图。

[0012] 图3和图4是截面图，每一个截面图示意性地示出根据本发明构思的实施例的半导体封装件。

[0013] 图5是示出根据本发明构思的实施例的半导体器件的俯视图。

[0014] 图6是示出根据本发明构思的实施例的半导体器件的单元阵列区域的一部分的放大俯视图。

[0015] 图7是根据本发明构思的实施例的沿着图6的线I‑I’截取以示出半导体器件的截面图。

[0016] 图8是示出图7的部分“A”的放大截面图。

[0017] 图9是示出根据本发明构思的实施例的导电图案和上半导体图案的透视图。

[0018] 图10A和图10B是示出根据本发明构思的实施例的半导体器件的一部分(例如，图7的部分“A”)的放大截面图。

[0019] 图11A和图12A是根据本发明构思的实施例的分别沿着图6的线I‑I’截取以示出半导体器件的截面图。

[0020] 图11B是示出图11A的部分“B”的放大截面图。

[0021] 图12B是示出图12A的部分“C”的放大截面图。

[0022] 图13是示出根据本发明构思的实施例的半导体器件的单元阵列区域的一部分的俯视图。

[0023] 图14是示出根据本发明构思的实施例的单元阵列区域的一部分(例如，图13的部分“D”)的放大俯视图。

[0024] 图15是根据本发明构思的实施例的沿着图13的线II‑II’截取以示出半导体器件的截面图。

[0025] 图16是示出图15的部分“E”的放大截面图。

[0026] 图17是示出根据本发明构思的实施例的半导体器件的单元阵列区域的一部分的俯视图。

[0027] 图18是示意性地示出根据本发明构思的实施例的单元阵列区域的一部分(例如，图17的部分“F”)的放大俯视图。

[0028] 图19、图20、图21、图22和图23及图24A、图25A、图26A和图27A是根据本发明构思的实施例的沿着图6的线I‑I’截取以示出制作半导体器件的方法的截面图。

[0029] 图24B、图25B和图26B分别是示出图24A、图25A和图26A的部分“A”的放大截面图。

[0030] 图27B、图27C和图27D是示出图27A的部分“A”的放大截面图。

[0031] 图28是示出根据本发明构思的实施例的半导体器件的截面图。

具体实施方式

[0032] 现在将参考附图更充分地描述本发明构思的示例实施例，在附图中示出了示例实施例。

[0033] 图1是示意性地示出根据本发明构思的实施例的包括半导体器件的电子系统的图。

[0034] 参考图1，根据本发明构思的实施例的电子系统1000可以包括半导体器件1100和电连接到半导体器件1100的控制器1200。电子系统1000可以是包括一个或更多个半导体器件1100的存储装置或包括该存储装置的电子装置。例如，电子系统1000可以是在提供有至少一个半导体器件1100的固态硬盘(SSD)装置、通用串行总线(USB)、计算系统、医疗系统或通信系统。

[0035] 半导体器件1100可以是非易失性存储器件(例如，NAND闪速存储器件)。半导体器件1100可以包括第一结构1100F和位于第一结构1100F上的第二结构1100S。术语“第一”、“第二”等可以在本文中仅用于区分一个元件或层和另一元件或层。“位于”另一元件或层“上”或“连接到”另一元件或层的元件或层可以直接位于另一元件或层上或直接连接到另一元件或层此(即，没有中间元件或层)，或者可以存在中间元件或层。作为示例，第一结构1100F可以设置在第二结构1100S旁边。第一结构1100F可以是包括译码器电路1110、页面缓冲器1120和逻辑电路1130的外围电路结构。第二结构1100S可以是包括位线BL、公共源极线CSL、字线WL、第一栅极上线UL1和第二栅极上线UL2、第一栅极下线LL1和第二栅极下线LL2、以及位于位线BL与公共源极线CSL之间的存储单元串CSTR的存储单元结构。

[0036] 在第二结构1100S中，每一个存储单元串CSTR可以包括与公共源极线CSL相邻的下晶体管LT1和LT2、与位线BL相邻的上晶体管UT1和UT2、以及设置在下晶体管LT1和LT2与上晶体管UT1和UT2之间的多个存储单元晶体管MCT。根据实施例，可以不同地改变下晶体管LT1和LT2的数目以及上晶体管UT1和UT2的数目。

[0037] 在实施例中，上晶体管UT1和UT2中的至少一个上晶体管可以包括串选择晶体管，并且下晶体管LT1和LT2中的至少一个下晶体管可以包括接地选择晶体管。栅极下线LL1和LL2可以被分别用作下晶体管LT1和LT2的栅电极。字线WL可以被分别用作存储单元晶体管MCT的栅电极，并且栅极上线UL1和UL2可以被分别用作上晶体管UT1和UT2的栅电极。

[0038] 在实施例中，下晶体管LT1和LT2可以包括串联连接的下擦除控制晶体管LT1和接地选择晶体管LT2。上晶体管UT1和UT2可以包括串联连接的串选择晶体管UT1和上擦除控制晶体管UT2。下擦除控制晶体管LT1和上擦除控制晶体管UT2中的至少一者可以被用于使用栅极感应漏极泄漏(GIDL)现象来擦除存储在存储单元晶体管MCT中的数据的擦除操作。

[0039] 公共源极线CSL、第一栅极下线LL1和第二栅极下线LL2、字线WL以及第一栅极上线UL1和第二栅极上线UL2可以通过从第一结构1100F延伸到第二结构1100S的第一连接线1115电连接到译码器电路1110。位线BL可以通过从第一结构1100F延伸到第二结构1100S的第二连接线1125电连接到页面缓冲器1120。

[0040] 在第一结构1100F中，译码器电路1110和页面缓冲器1120可以被配置为对从存储单元晶体管MCT中选择的至少一个存储单元晶体管执行控制操作。译码器电路1110和页面缓冲器1120可以由逻辑电路1130控制。半导体器件1100可以通过电连接到逻辑电路1130的输入/输出焊盘1101与控制器1200通信。输入/输出焊盘1101可以通过设置在第一结构1100F中并延伸到第二结构1100S中的输入/输出连接线1135电连接到逻辑电路1130。

[0041] 控制器1200可以包括处理器1210、NAND控制器1220和主机接口1230。在实施例中，电子系统1000可以包括多个半导体器件1100，并且在这种情况下，控制器1200可以控制这些半导体器件1100。

[0042] 处理器1210可以控制包括控制器1200的电子系统1000的整体操作。处理器1210可以取决于特定固件被操作并且可以通过NAND控制器1220的控制来访问半导体器件1100。NAND控制器1220可以包括被用于与半导体器件1100通信的NAND接口(I/F)1221。NAND接口
1221可以用于发送和接收用于控制半导体器件1100的控制命令、将被写入在半导体器件
1100的存储单元晶体管MCT中或从其读取的数据等。主机接口1230可以被配置为允许实现电子系统1000与外部主机之间的通信。当通过主机接口1230从外部主机接收到控制命令时，处理器1210可以响应于控制命令而控制半导体器件1100。

[0043] 图2是示意性地示出根据本发明构思的实施例的包括半导体器件的电子系统的透视图。

[0044] 参考图2，根据本发明构思的实施例的电子系统2000可以包括主基板2001以及安装在主基板2001上的控制器2002、至少一个半导体封装件2003和DRAM 2004。半导体封装件2003和DRAM 2004可以通过形成在主基板2001中的互连图案2005连接到控制器2002。

[0045] 主基板2001可以包括连接器2006，所述连接器2006包括耦接(couple)到外部主机的多个引脚。在连接器2006中，引脚的数目和布置可以取决于电子系统2000与外部主机之间的通信接口。在实施例中，电子系统2000可以依照诸如通用串行总线(USB)、外围组件互连快速(PCI‑Express)、串行高级技术附件(SATA)、通用闪存存储(UFS)M‑PHY等的接口之一与外部主机通信。在实施例中，电子系统2000可以由通过连接器2006从外部主机供应的电力驱动。电子系统2000还可以包括被配置为向控制器2002和半导体封装件2003单独地供应从外部主机提供的电力的电源管理集成电路(PMIC)。

[0046] 控制器2002可以被配置为控制对半导体封装件2003的写入或读取操作并且改进电子系统2000的操作速度。

[0047] DRAM 2004可以是缓冲存储器，其可以缓解由用作数据存储装置的半导体封装件2003与外部主机之间的速度差异引起的技术困难或兼容性问题。在实施例中，电子系统
2000中的DRAM 2004可以用作高速缓冲存储器并且可以提供存储空间来在对半导体封装件
2003的控制操作期间暂时存储数据。在电子系统2000包括DRAM 2004的情况下，除了用于控制半导体封装件2003的NAND控制器之外，控制器2002还可以包括用于控制DRAM 2004的DRAM控制器。

[0048] 半导体封装件2003可以包括彼此间隔开的第一半导体封装件2003a和第二半导体封装件2003b。第一半导体封装件2003a和第二半导体封装件2003b中的每一者可以是包括多个半导体芯片2200的半导体封装件。第一半导体封装件2003a和第二半导体封装件2003b中的每一者可以包括封装基板2100、位于封装基板上2100上的半导体芯片2200、分别设置在半导体芯片2200的底表面上的粘合层2300、将半导体芯片2200电连接到封装基板2100的连接结构2400、以及设置在封装基板2100上以覆盖半导体芯片2200和连接结构2400的模制层2500。

[0049] 封装基板2100可以是包括封装上焊盘部分2130的印刷电路板。每一个半导体芯片2200可以包括输入/输出焊盘部分2210。输入/输出焊盘部分2210可以对应于图1的输入/输出焊盘1101。每一个半导体芯片2200可以包括栅极堆叠3210和垂直结构3220。根据本发明构思的实施例，每一个半导体芯片2200可以包括将在下面描述的半导体器件。

[0050] 在实施例中，连接结构2400可以是将输入/输出焊盘部分2210电连接到封装上焊盘部分2130的接合线。在第一半导体封装件2003a和第二半导体封装件2003b的每一者中，半导体芯片2200可以以接合线方式彼此电连接并且可以电连接到封装基板2100的封装上焊盘部分2130。在实施例中，第一半导体封装件2003a和第二半导体封装件2003b中的每一者中的半导体芯片2200可以通过包括穿硅通路(TSV)的连接结构而不是通过以接合线的形式设置的连接结构2400彼此电连接。

[0051] 在实施例中，控制器2002和半导体芯片2200可以被包括在单个封装件中。在实施例中，控制器2002和半导体芯片2200可以安装在独立于主基板2001制备的单独中介(interposer)基板上，并且可以通过设置在中介基板中的互连线彼此连接。

[0052] 图3和图4是截面图，每一个截面图示意性地示出根据本发明构思的实施例的半导体封装件。图3和图4概念性地示出图2的半导体封装件的两个不同示例并且是例如沿着图2的线I‑I’截取的截面图。

[0053] 参考图3，在半导体封装件2003中，封装基板2100可以是印刷电路板。封装基板2100可以包括封装基板主体部分2120、设置在封装基板主体部分2120的顶表面上的封装上焊盘部分2130(例如，图2的封装上焊盘部分2130)、设置在封装基板主体部分2120的底表面上或通过封装基板主体部分2120的底表面暴露的下焊盘部分2125、以及设置在封装基板主体部分2120中以将封装上焊盘部分2130电连接到下焊盘部分2125的内部线2135。下焊盘部分2125可以通过导电连接部分2800连接到电子系统2000的主基板2001的互连图案2005，如图2所示。

[0054] 每一个半导体芯片2200可以包括半导体基板3010以及依次堆叠在半导体基板3010上的第一结构3100和第二结构3200。第一结构3100可以包括其中设置有外围线3110的外围电路区域。第二结构3200可以包括源极结构3205、位于源极结构3205上的堆叠3210、穿透堆叠3210的垂直结构3220、电连接到垂直结构3220的位线3240、以及电连接到堆叠3210的字线WL(例如，参见图1)的单元接触插塞3235。第二结构3200还可以包括将在下面更详细地描述的分隔结构3230(例如，参见图2)。

[0055] 每一个半导体芯片2200可以包括穿透线3245，所述穿透线3245电连接到第一结构3100的外围线3110并且延伸到第二结构3200中。穿透线3245可以设置在堆叠3210外部或者可以设置为穿透堆叠3210。每一个半导体芯片2200还可以包括电连接到第一结构3100的外围线3110的输入/输出焊盘部分2210(例如，图2的输入/输出焊盘部分2210)。

[0056] 参考图4，在半导体封装件2003A中，每一个半导体芯片2200a可以包括半导体基板4010、位于半导体基板4010上的第一结构4100、以及设置在第一结构4100上并且以晶片接合方式与第一结构4100接合的第二结构4200。

[0057] 第一结构4100可以包括其中设置有外围线4110和第一结合结构4150的外围电路区域。第二结构4200可以包括源极结构4205、位于源极结构4205与第一结构4100之间的堆叠4210、穿透堆叠4210的垂直结构4220、以及电连接且分别连接到垂直结构4220和堆叠4210的字线WL(例如，参见图1)的第二结合结构4240。例如，第二结合结构4240可以通过分别电连接到垂直结构4220和字线WL(例如，参见图1)的位线4250和单元接触插塞4235分别电连接到垂直结构4220和字线WL(例如，参见图1)。第一结构4100的第一结合结构4150和第二结构4200的第二结合结构4240可以彼此接触并且可以彼此接合。彼此接合的第一结合结构4150和第二结合结构4240的各部分可以由例如铜(Cu)形成。每一个半导体芯片2200a还可以包括电连接到第一结构4100的外围线4110的输入/输出焊盘部分2210(例如，参见图
2)。

[0058] 图3的半导体芯片2200和图4的半导体芯片2200a可以通过以接合线的形式设置的连接结构2400(例如，参见图2)彼此电连接。然而，在实施例中，设置在每个半导体封装件中的半导体芯片(例如，2200或2200a)可以通过包括穿硅通路(TSV)的连接结构彼此电连接。

[0059] 图3的第一结构3100和图4的第一结构4100可以对应于将在下面描述的实施例中的外围电路结构，并且图3的第二结构3200和图4的第二结构4200可以对应于将在下面描述的实施例中的单元阵列结构。

[0060] 图5是示出根据本发明构思的实施例的半导体器件的俯视图。

[0061] 图6是示出根据本发明构思的实施例的半导体器件的单元阵列区域的一部分的放大俯视图。图7是沿着图6的线I‑I’截取以示出根据本发明构思的实施例的半导体器件的截面图。图8是图7的部分“A”的放大截面图。

[0062] 参考图5至图7，可以提供包括基板10和外围晶体管PTR的外围电路结构PS。包括电极结构ST的单元阵列结构CS可以设置在外围电路结构PS上。基板10可以是硅基板、硅锗基板、锗基板、或在单晶硅基板上生长的单晶外延层。基板10可以包括由器件隔离层13限定的有源区域。外围晶体管PTR可以被用作参考图1描述的译码器电路、页面缓冲器和/或逻辑电路的一部分。

[0063] 外围电路结构PS可以包括：下互连线33，其设置在外围晶体管PTR上；以及下绝缘层50，其设置为覆盖外围晶体管PTR和下互连线33。外围接触可以设置在下互连线33与外围晶体管PTR之间。外围接触31可以设置为将外围晶体管PTR电连接到下互连线33。下绝缘层50可以包括多个垂直堆叠的绝缘层。例如，下绝缘层50可以包括氧化硅层、氮化硅层、氮氧化硅层和/或低k介电层中的至少一种。

[0064] 单元阵列结构CS可以设置在下绝缘层50上。单元阵列结构CS可以包括下半导体层100、源极结构SC、电极结构ST和垂直结构VS。单元阵列结构CS可以包括参考图1描述的存储单元串CSTR。存储单元串CSTR可以包括电极结构ST和垂直结构VS。

[0065] 下半导体层100可以设置在下绝缘层50的顶表面上。下半导体层100可以由例如半导体材料(例如，硅(Si)、锗(Ge)、硅锗(SiGe)、砷化镓(GaAs)、铟镓砷(InGaAs)、铝镓砷(AlGaAs)或其化合物)中的至少一种形成或者包括例如半导体材料(例如，硅(Si)、锗(Ge)、硅锗(SiGe)、砷化镓(GaAs)、铟镓砷(InGaAs)、铝镓砷(AlGaAs)或其化合物)中的至少一种。下半导体层100可以由第一导电类型的掺杂半导体材料和/或未掺杂本征半导体材料形成或者包括第一导电类型的掺杂半导体材料和/或未掺杂本征半导体材料。第一导电类型可以是例如n型。下半导体层100可以具有晶体结构(例如，单晶结构、非晶结构和多晶结构)中的至少一种。下半导体层100可以具有在彼此垂直的第一方向D1和第二方向D2上延伸的顶表面。

[0066] 源极结构SC可以设置在电极结构ST与下半导体层100之间。源极结构SC可以与下半导体层100的顶表面平行并且可以平行于电极结构ST或者在第一方向D1和第二方向D2上延伸。源极结构SC可以包括第一水平图案SCP1和位于第一水平图案SCP1上的第二水平图案SCP2。第一水平图案SCP1和第二水平图案SCP2可以依次堆叠在下半导体层100上。第一水平图案SCP1和第二水平图案SCP2中的每一者可以由具有第一导电类型的掺杂半导体材料中的至少一种形成或者包括具有第一导电类型的掺杂半导体材料中的至少一种。例如，第一水平图案SCP1和第二水平图案SCP2可以由掺杂有n型掺杂剂的半导体材料形成或者包括掺杂有n型掺杂剂的半导体材料。掺杂剂可以包括例如磷(P)或砷(As)。在实施例中，第一水平图案SCP1中的n型掺杂剂的浓度可以高于第二水平图案SCP2中的n型掺杂剂的浓度。

[0067] 电极结构ST可以设置在下半导体层100上。电极结构ST可以被放置在沿第二方向D2延伸并且彼此平行的分隔结构SS之间。电极结构ST可以通过介于该电极结构ST与下半导体层100之间的源极结构SC与下半导体层100间隔开。电极结构ST可以在第二方向D2上从单元阵列区域CAR延伸到连接区域CNR。

[0068] 电极结构ST可以包括在与下半导体层100的顶表面垂直的方向上(即，在第三方向上)交替地堆叠的电极EL和绝缘图案ILD。电极EL和绝缘图案ILD可以被放置在沿第一方向D1彼此相邻的一对分隔结构SS之间。电极结构ST的电极EL中的最下面的一个或两个电极可以被用作下选择线。电极EL中的除下选择线之外的剩余电极可以被用作字线。取决于半导体器件的期望性质，电极EL可以具有大体上相同的厚度，并且绝缘图案ILD可以具有至少两种不同的厚度。例如，下选择线与字线之间的绝缘图案ILD可以比字线之间的绝缘图案ILD厚。设置在最上电极EL的顶表面上的绝缘图案ILD可以比其他绝缘图案ILD厚。每一个电极EL可以由以下各项中的至少一种形成或者包括以下各项中的至少一种：掺杂半导体材料(例如，掺杂硅)、金属材料(例如，钨、铜或铝)、导电金属氮化物(例如，氮化钛或氮化钽)或过渡金属(例如，钛或钽)。每一个绝缘图案ILD可以由氧化硅形成或者包括氧化硅。

[0069] 电极结构ST可以在连接区域CNR上具有阶梯式结构。电极结构ST的阶梯式结构可以具有随距单元阵列区域CAR的距离增加而减小的厚度。电极结构ST的阶梯式结构可以在连接区域CNR上限定焊盘部分。焊盘部分可以是电极EL的一部分。用作焊盘部分的电极EL的部分可以不被其上的电极EL遮蔽或覆盖。焊盘部分可以用于将每一个电极EL连接到外围电路结构PS。焊盘部分可以耦接到单元接触插塞CPLG。每一个焊盘部分可以耦接到单元接触插塞CPLG之一。

[0070] 垂直结构VS可以设置在单元阵列区域CAR上以穿透电极结构ST。垂直结构VS可以在第一方向D1和第二方向D2上布置。例如，如图6所示，四个垂直结构VS1、VS3、VS5和VS7可以在第一方向D1上布置以形成第一列C1，并且四个其他垂直结构VS2、VS4、VS6和VS8可以在第一方向D1上布置以形成第二列C2。第一列C1和第二列C2可以在第二方向D2上交替地且重复地布置。第一列C1中的垂直结构VS的数目可以等于第二列C2中的垂直结构VS的数目。垂直结构VS可以在第一列C1和第二列C2中的每一者中布置以在第一方向D1上彼此间隔开恒定或均匀距离。第一列C1的垂直结构VS1、VS3、VS5和VS7可以相对于第二列C2的垂直结构VS2、VS4、VS6和VS8以Z字形布置。被放置在第一列C1中的垂直结构VS之一可以与将在下面描述的第二上分隔图案UPS2垂直地交叠。被放置在第二列C2中的垂直结构VS之一可以与第二上分隔图案UPS2垂直地交叠。

[0071] 每一个垂直结构VS可以设置在被形成为穿透电极结构ST的沟道孔CH中。垂直结构VS的顶表面可以位于与电极结构ST的绝缘图案ILD中的最上绝缘图案ILD的顶表面相同的水平高度(例如，相对于基板10)处。垂直结构VS的底表面可以靠近基板10位于比下半导体层100的顶表面低的水平高度处。每一个垂直结构VS的直径可以随到基板10的距离减小而逐渐减小。

[0072] 每一个垂直结构VS可以包括垂直绝缘图案VP、垂直半导体图案SP、间隙填充绝缘图案VI和导电焊盘PD。垂直绝缘图案VP、垂直半导体图案SP和间隙填充绝缘图案VI可以依次设置在沟道孔CH的内侧表面上。导电焊盘PD可以设置在间隙填充绝缘图案VI和垂直半导体图案SP上。

[0073] 垂直半导体图案SP可以介于垂直绝缘图案VP与间隙填充绝缘图案VI之间。垂直半导体图案SP可以被成形为像具有开口顶端的管。垂直半导体图案SP可以与电极EL间隔开，垂直绝缘图案VP介于垂直半导体图案SP与电极EL之间。垂直半导体图案SP可以由半导体材料(例如，硅(Si)、锗(Ge)或它们的化合物)中的至少一种形成或者包括半导体材料(例如，硅(Si)、锗(Ge)或它们的化合物)中的至少一种。另外，垂直半导体图案SP可以由掺杂半导体材料或未掺杂本征半导体材料形成或者包括掺杂半导体材料或未掺杂本征半导体材料。垂直半导体图案SP可以被用作构成NAND单元串的晶体管的沟道区域。

[0074] 间隙填充绝缘图案VI可以设置为覆盖垂直半导体图案SP的内表面。间隙填充绝缘图案VI可以与垂直绝缘图案VP间隔开，垂直半导体图案SP介于间隙填充绝缘图案VI与垂直绝缘图案VP之间。间隙填充绝缘图案VI可以被成形为像圆柱。

[0075] 垂直绝缘图案VP可以设置为包封垂直半导体图案SP。垂直绝缘图案VP可以设置为覆盖垂直半导体图案SP的外表面。垂直绝缘图案VP可以被成形为像具有开口顶端的管。垂直绝缘图案VP可以由单个薄膜或多个薄膜构成。

[0076] 详细地，参考图8，垂直绝缘图案VP可以包括数据存储层。在实施例中，垂直绝缘图案VP可以包括被用作NAND闪速存储器件的数据存储层的隧道绝缘层TL2、电荷存储层CL2和阻挡绝缘层BIL2。

[0077] 电荷存储层CL2可以是陷阱绝缘层、浮栅电极或包括导电纳米点的绝缘层。电荷存储层CL2可以包括氮化硅层、氮氧化硅层、富硅氮化物层、纳米晶硅层和层压陷阱层中的至少一种。隧道绝缘层TL2可以由其带隙大于电荷存储层的材料形成或者包括其带隙大于电荷存储层的材料。隧道绝缘层TL2可以包括高k介电层(例如，氧化铝层和氧化铪层)或氧化硅层。阻挡绝缘层BIL2可以包括氧化硅层和/或氧化铝层。

[0078] 导电焊盘PD可以设置为覆盖垂直半导体图案SP的顶表面和间隙填充绝缘图案VI的顶表面。导电焊盘PD可以由掺杂半导体材料和/或金属材料中的至少一种形成或者包括掺杂半导体材料和/或金属材料中的至少一种。

[0079] 电极阻挡层HF可以设置在电极EL与绝缘图案ILD之间。电极阻挡层HF可以延伸到电极EL与垂直结构VS之间的区域中。电极阻挡层HF可以由金属氮化物(例如，氮化钛、氮化钽和氮化钨)中的至少一种形成或者包括金属氮化物(例如，氮化钛、氮化钽和氮化钨)中的至少一种。除了金属氮化物层之外，电极阻挡层HF还可以包括过渡金属层(例如，钛或钽)。在实施例中，电极阻挡层HF可以包括高k金属氧化物层(例如，氧化铝层或氧化铪层)。

[0080] 返回参考图5至图7，虚设结构DS可以设置在连接区域CNR上。虚设结构DS可以设置为穿透电极结构ST的阶梯式结构。可以在形成垂直结构VS时形成虚设结构DS，并且虚设结构DS可以具有与垂直结构VS类似的结构。与垂直结构VS不同，虚设结构DS可以不被用作存储单元晶体管的沟道区域。虚设结构DS可以不电连接到将在下面描述的位线BL。也就是说，虚设结构DS在电路系统方面可以不具有任何功能。虚设结构DS可以被用作以机械方式支撑电极结构ST的阶梯式结构的柱(即，支撑物)。当在俯视图中观察时，每一个虚设结构DS的大小(例如，最大直径)可以大于每一个垂直结构VS的大小(例如，最大直径)。

[0081] 分隔结构SS可以设置为穿过电极结构ST。分隔结构SS可以在第一方向D1上彼此间隔开，并且可以在第二方向D2上并彼此平行地延伸。分隔结构SS可以从单元阵列区域CAR延伸到连接区域CNR以完全地穿过电极结构ST。在第一方向D1上彼此相邻的一对分隔结构SS可以使每个电极结构ST中的电极EL与邻近电极结构ST中的电极EL分隔。另外，该对相邻的分隔结构SS可以使每个电极结构ST中的源极结构SC与邻近电极结构ST中的源极结构SC分隔。每一个分隔结构SS可以具有线形状或条形状。分隔结构SS可以由绝缘材料中的至少一种形成或者包括绝缘材料中的至少一种。例如，分隔结构SS可以由氧化硅形成或者包括氧化硅。

[0082] 分隔结构SS的顶表面可以位于与电极结构ST的绝缘图案ILD中的最上绝缘图案ILD的顶表面相同的水平高度处。分隔结构SS的顶表面可以与电极结构ST的绝缘图案ILD中的最上绝缘图案ILD的顶表面共面。分隔结构SS的底表面可以位于比下半导体层100的顶表面低的水平高度处。分隔结构SS可以具有朝向电极EL的侧表面延伸的突出部分。每一个突出部分可以介于绝缘图案ILD中的两个相邻的绝缘图案ILD之间。

[0083] 部分分隔结构PSS可以设置在分隔结构SS之间。部分分隔结构PSS可以设置在连接区域CNR上并且可以在第二方向D2上延伸。与分隔结构SS不同，部分分隔结构PSS可以不穿过整个电极结构ST。每一个部分分隔结构PSS可以是比分隔结构SS短的线形图案或条形图案。可以在形成分隔结构SS时形成部分分隔结构PSS，并且部分分隔结构PSS可以由与分隔结构SS相同的材料形成或者包括与分隔结构SS相同的材料。

[0084] 参考图7和图8，第一绝缘层121可以设置在电极结构ST上。第一绝缘层121可以放置在电极结构ST的绝缘图案ILD中的最上绝缘图案ILD的顶表面上。第一绝缘层121可以覆盖垂直结构VS和分隔结构SS。第一绝缘层121可以由相对于绝缘图案ILD具有蚀刻选择性的材料中的至少一种形成或者包括相对于绝缘图案ILD具有蚀刻选择性的材料中的至少一种。例如，第一绝缘层121可以由氮化硅形成或者包括氮化硅。第一绝缘层121的厚度可以小于绝缘图案ILD中的最上绝缘图案ILD的厚度。

[0085] 覆盖(Capping)图案IP可以设置在第一绝缘层121与垂直结构VS的导电焊盘PD之间。覆盖图案IP的顶表面可以位于与电极结构ST的绝缘图案ILD中的最上绝缘图案ILD的顶表面相同的水平高度处。另外，覆盖图案IP的顶表面可以位于与垂直绝缘图案VP的顶表面相同的水平高度处。覆盖图案IP的侧表面可以面向垂直绝缘图案VP的内侧表面。覆盖图案IP的相对侧表面可以面向导电图案CP的第一侧表面s1，将在下面对此进行描述。覆盖图案IP可以具有小于第一绝缘层121的厚度。覆盖图案IP可以由相对于第一绝缘层121具有蚀刻选择性的材料中的至少一种形成或者包括相对于第一绝缘层121具有蚀刻选择性的材料中的至少一种。例如，覆盖图案IP可以由氧化硅形成或者包括氧化硅。

[0086] 第二绝缘层122可以设置在第一绝缘层121的顶表面上。第二绝缘层122可以具有大于第一绝缘层121的厚度。第二绝缘层122的厚度可以小于绝缘图案ILD中的最上绝缘图案ILD的厚度。第二绝缘层122可以由相对于第一绝缘层121具有蚀刻选择性的材料中的至少一种形成或者包括相对于第一绝缘层121具有蚀刻选择性的材料中的至少一种。例如，第二绝缘层122可以由氧化硅形成或者包括氧化硅。第二绝缘层122可以不与垂直结构VS的导电焊盘PD接触。第二绝缘层122可以与垂直结构VS间隔开，第一绝缘层121介于第二绝缘层122与垂直结构VS之间。

[0087] 导电图案CP可以设置在第二绝缘层122与垂直结构VS之间并在第二绝缘层122与绝缘图案ILD之间。导电图案CP可以与垂直结构VS部分地交叠。换句话说，导电图案CP可以不与垂直结构VS的整个部分交叠。当在水平方向上观察时，导电图案CP的中心可以与垂直结构VS的中心间隔开。导电图案CP可以设置为穿透第一绝缘层121并且可以连接到垂直结构VS。如本文所使用的，术语“连接”可以是指电连接和/或物理连接。导电图案CP的下部可以设置为穿透覆盖图案IP并且可以连接到垂直结构VS的导电焊盘PD。覆盖图案IP可以覆盖导电焊盘PD的顶表面的一部分。导电图案CP可以覆盖导电焊盘PD的顶表面的另一部分。导电图案CP可以具有面向第一绝缘层121的侧表面s1和s2。导电图案CP的顶表面可以被第二绝缘层122部分地覆盖。导电图案CP可以由半导体材料(例如，硅(Si)、锗(Ge)或它们的化合物)中的至少一种形成或者包括半导体材料(例如，硅(Si)、锗(Ge)或它们的化合物)中的至少一种。在实施例中，导电图案CP可以由掺杂半导体材料中的至少一种形成或者包括掺杂半导体材料中的至少一种。将参考图8和图9更详细地描述导电图案CP。

[0088] 返回参考图5至图7，上水平电极UHL可以设置在第二绝缘层122上。上水平电极UHL可以与电极结构ST部分地交叠。上水平电极UHL可以位于单元阵列区域CAR上。在实施例中，上水平电极UHL可以延伸到连接区域CNR并且可以被放置在虚设结构DS中的一些虚设结构上。上水平电极UHL可以不覆盖整个连接区域CNR。也就是说，其他虚设结构DS、电极EL的一部分和分隔结构SS的一部分可以不与上水平电极UHL交叠。上水平电极UHL可以被上分隔图案UPS划分成多个上水平电极UHL。上水平电极UHL可以在第一方向D1上彼此间隔开，上分隔图案UPS介于上水平电极UHL之间。每一个上水平电极UHL可以包括串选择线。例如，每一个上水平电极UHL可以是参考图1描述的上晶体管UT1和UT2中的至少一者。

[0089] 上水平电极UHL可以与垂直结构VS垂直地间隔开，第一绝缘层121和第二绝缘层122介于上水平电极UHL与垂直结构VS之间。换句话说，上水平电极UHL的底表面可以位于比垂直结构VS的顶表面高的水平高度处。上水平电极UHL可以具有大于第一绝缘层121和第二绝缘层122中的每一者的厚度。上水平电极UHL可以由导电材料中的至少一种形成或者包括导电材料中的至少一种。上水平电极UHL可以由以下各项中的至少一种形成或者包括以下各项中的至少一种：掺杂半导体材料(例如，掺杂硅)、金属材料(例如，钨、铜或铝)、导电金属氮化物(例如，氮化钛或氮化钽)、或过渡金属(例如钛或钽)。

[0090] 第一层间绝缘层131和第二层间绝缘层141可以依次堆叠在上水平电极UHL上。第一层间绝缘层131和第二层间绝缘层141可以由例如氧化硅、氮化硅或氮氧化硅中的至少一种形成或者包括例如氧化硅、氮化硅或氮氧化硅中的至少一种。在实施例中，第一层间绝缘层131和第二层间绝缘层141可以彼此连接以形成单个对象或单一层。也就是说，在第一层间绝缘层131与第二层间绝缘层141之间可以没有可观察到的界面。

[0091] 参考图5至图8，上沟道结构UCS可以设置为穿透上水平电极UHL和第一层间绝缘层131并且可以连接到导电图案CP。上沟道结构UCS可以设置在被形成为穿透上水平电极UHL和第一层间绝缘层131的上孔H中。上孔H的内侧表面可以由第二绝缘层122、上水平电极UHL和第一层间绝缘层131限定。上孔H的底部可以由第二绝缘层122限定。也就是说，上孔H的底部可以位于比上水平电极UHL的底表面低的水平高度处。上沟道结构UCS可以延伸到比上孔H的底部低的水平高度处并且可以与导电图案CP的顶表面接触。上沟道结构UCS的顶表面可以被第二层间绝缘层141覆盖。

[0092] 上沟道结构UCS可以包括上绝缘图案UVP、上半导体图案USP、上间隙填充绝缘图案UVI和上导电焊盘UPD。上绝缘图案UVP、上半导体图案USP和上间隙填充绝缘图案UVI可以依次设置在上孔H的内侧表面上。导电焊盘PD可以设置在上间隙填充绝缘图案UVI和上半导体图案USP上。

[0093] 上半导体图案USP可以介于上绝缘图案UVP与上间隙填充绝缘图案UVI之间。上半导体图案USP可以被成形为像具有开口顶端的管。上半导体图案USP可以与上水平电极UHL间隔开，上绝缘图案UVP介于上半导体图案USP与上水平电极UHL之间。上半导体图案USP可以由半导体材料(例如，硅(Si)、锗(Ge)或它们的化合物)中的至少一种形成或者包括半导体材料(例如，硅(Si)、锗(Ge)或它们的化合物)中的至少一种。另外，上半导体图案USP可以由掺杂半导体材料或未掺杂本征半导体材料中的至少一种形成或者包括掺杂半导体材料或未掺杂本征半导体材料中的至少一种。上半导体图案USP可以延伸到比上孔H的底部低的水平高度处并且可以与导电图案CP的顶表面接触。详细地，可以在上孔H的底部与导电图案CP之间形成宽度小于上孔H的下孔LH。下孔LH可以具有由第二绝缘层122限定的内侧表面。上半导体图案USP可以从上孔H的内部空间延伸到下孔LH的内部空间。上半导体图案USP可以覆盖下孔LH的内侧表面。也就是说，上半导体图案USP可以与第二绝缘层122接触。在实施例中，上半导体图案USP和导电图案CP可以被连接以形成单个物体或单一结构。在实施例中，可以通过同一工艺来形成上半导体图案USP和导电图案CP，并且在上半导体图案USP与导电图案CP之间可以没有界面。上半导体图案USP和导电图案CP可以由与分隔结构SS相同的材料形成或者包括与分隔结构SS相同的材料。

[0094] 上间隙填充绝缘图案UVI可以与上绝缘图案UVP间隔开，上半导体图案USP介于上间隙填充绝缘图案UVI与上绝缘图案UVP之间。上间隙填充绝缘图案UVI可以设置为覆盖上半导体图案USP的内侧表面。上间隙填充绝缘图案UVI可以具有圆柱形状。上间隙填充绝缘图案UVI可以从上孔H的内部空间延伸到下孔LH的内部空间。上间隙填充绝缘图案UVI可以覆盖导电图案CP的顶表面的一部分。

[0095] 上绝缘图案UVP可以设置为覆盖上半导体图案USP的外表面。上绝缘图案UVP可以被成形为像具有开口顶端的管。上绝缘图案UVP可以由单个薄膜或多个薄膜构成。

[0096] 详细地，参考图8，上绝缘图案UVP可以包括上隧道绝缘层TLl、上电荷存储层CL1和上阻挡绝缘层BILl。

[0097] 上电荷存储层CL1可以是陷阱绝缘层、浮栅电极或包括导电纳米点的绝缘层。上电荷存储层CL1可以包括氮化硅层、氮氧化硅层、富硅氮化物层、纳米晶硅层和层压陷阱层中的至少一种。上隧道绝缘层TL1可以由其带隙大于上电荷存储层CL1的材料形成或者包括其带隙大于上电荷存储层CL1的材料。上隧道绝缘层TL1可以由高k介电材料(例如，氧化铝和氧化铪)或氧化硅形成或者包括高k介电材料(例如，氧化铝和氧化铪)或氧化硅。上阻挡绝缘层BIL1可以包括氧化硅层和/或氧化铝层。

[0098] 上导电焊盘UPD可以覆盖上半导体图案USP的顶表面和上间隙填充绝缘图案UVI的顶表面。上导电焊盘UPD可以由掺杂半导体材料和/或金属材料中的至少一种形成或者包括掺杂半导体材料和/或金属材料中的至少一种。

[0099] 返回参考图5至图7，上分隔图案UPS可以设置为在第二方向D2上穿过上水平电极UHL。上分隔图案UPS可以将设置在每一个电极结构ST上的上水平电极UHL划分成彼此电分隔的两个电极。每一个上分隔图案UPS可以设置在被形成为穿透上水平电极UHL和第一层间绝缘层131的沟槽T中。沟槽T的内侧表面可以由第二绝缘层122、上水平电极UHL和第一层间绝缘层131限定。沟槽T的底表面可以由第二绝缘层122限定。沟槽T的底表面可以位于比上水平电极UHL的底表面低的水平高度处。上分隔图案UPS的顶表面可以被第二层间绝缘层141覆盖。

[0100] 上分隔图案UPS在第二方向D2上的长度可以不短于上水平电极UHL的长度。上分隔图案UPS可以设置为完全地穿过上水平电极UHL。上分隔图案UPS可以包括与分隔结构SS交叠的第一上分隔图案UPS1和设置在第一上分隔图案UPS1之间的第二上分隔图案UPS2，如图6所示。第一上分隔图案UPS1可以具有小于分隔结构SS的宽度，并且可以与分隔结构SS完全地交叠。第二上分隔图案UPS2可以与电极结构ST的电极EL交叠并且可以不与分隔结构SS交叠。第二上分隔图案UPS2可以设置为穿过垂直结构VS之间的区域并且可以与垂直结构VS中的一些垂直结构部分地交叠。

[0101] 每一个上分隔图案UPS可以包括阻挡层BI和间隙填充半导体图案BS。阻挡层BI可以设置在沟槽T的内表面上以包封间隙填充半导体图案BS的外侧表面和底表面。间隙填充半导体图案BS可以掩埋在阻挡层BI中。间隙填充半导体图案BS可以与上水平电极UHL间隔开，阻挡层BI介于间隙填充半导体图案BS与上水平电极UHL之间。

[0102] 参考图8，阻挡层BI可以具有与上绝缘图案UVP类似的膜性质。例如，阻挡层BI可以包括上隧道绝缘层TL1、上电荷存储层CL1和上阻挡绝缘层BIL1。间隙填充半导体图案BS可以由半导体材料(例如，硅(Si)、锗(Ge)或它们的化合物)中的至少一种形成或者包括半导体材料(例如，硅(Si)、锗(Ge)或它们的化合物)中的至少一种。另外，上半导体图案USP可以由掺杂半导体材料或未掺杂本征半导体材料中的至少一种形成或者包括掺杂半导体材料或未掺杂本征半导体材料中的至少一种。

[0103] 上分隔图案UPS可以具有小于上沟道结构UCS的宽度w1的宽度w2。例如，上分隔图案UPS的宽度w2可以是上沟道结构UCS的宽度w1的0.1至0.5倍。上分隔图案UPS的宽度w2可以不大于上绝缘图案UVP和上半导体图案USP的厚度之和的两倍。上分隔图案UPS的宽度w2可以小于导电图案CP的宽度w3。在本说明书中，除非另外陈述，否则元件的宽度可以指元件在第一方向D1上的长度。

[0104] 图9是示出根据本发明构思的实施例的导电图案和上半导体图案的透视图。

[0105] 参考图8和图9，上半导体图案USP可以具有第一部分P1和第二部分P2，所述第二部分P2设置为将第一部分P1连接到导电图案CP。第二部分P2可以位于第一部分P1的底表面与导电图案CP的顶表面之间。这里，第一部分P1、第二部分P2和导电图案CP可以彼此同心。也就是说，第一部分P1、第二部分P2和导电图案CP的几何中心可以被对齐或放置在单条垂直直线上。第一部分P1和第二部分P2中的每一者可以具有中空圆柱形状。第二部分P2可以具有小于第一部分P1的宽度w4的宽度w5。导电图案CP的宽度w3可以大于上半导体图案USP的最大宽度。例如，导电图案CP的宽度w3可以大于第一部分P1的宽度w4和第二部分P2的宽度w5。由于导电图案CP具有大于上半导体图案USP的最大宽度的宽度，所以可以改进导电图案CP与导电焊盘PD之间的电连接的可靠性。

[0106] 导电图案CP可以具有位于垂直结构VS上的第一侧表面s1和位于绝缘图案ILD上的第二侧表面s2。也就是说，第一侧表面s1可以与垂直结构VS垂直地交叠，而第二侧表面s2可以与绝缘图案ILD垂直地交叠。第一侧表面s1可以连接到导电图案CP的底端CPb并且可以是与第二侧表面s2相反的表面。第一侧表面s1的垂直长度或厚度t1可以大于第二侧表面s2的垂直长度或厚度t2。第一侧表面s1可以位于垂直结构VS的导电焊盘PD上。换句话说，导电焊盘PD可以与导电图案CP部分地但不完全地交叠。导电图案CP的底端CPb可以位于比绝缘图案ILD的顶表面和垂直绝缘图案VP的顶表面低的水平高度(即，更靠近基板10)处。导电图案CP可以具有在远离上半导体图案USP的方向(即，朝向导电焊盘PD的方向)上突出的突出部分PP。导电图案CP的具有突出部分PP的部分可以具有最大厚度t1，而导电图案CP的与绝缘图案ILD交叠的另一部分可以具有最小厚度t2，在其之间有台阶差。第一侧表面s1可以连接到突出部分PP。

[0107] 返回参考图5至图7，位线BL可以设置在第二层间绝缘层141上。接触插塞BPLG可以分别设置为穿透第二层间绝缘层141并且可以耦接到上导电焊盘UPD。位线BL可以在第一方向D1上并彼此平行地延伸。位线BL可以通过接触插塞BPLG分别电连接到上沟道结构UCS。

[0108] 单元接触插塞CPLG可以分别耦接到构成阶梯式结构的电极EL。单元接触插塞CPLG中的一些单元接触插塞可以耦接到上水平电极UHL。电极EL和上水平电极UHL可以通过单元接触插塞CPLG电连接到外围电路结构PS。

[0109] 图10A和图10B是示出根据本发明构思的实施例的半导体器件的一部分(例如，图7的部分“A”)的放大截面图。为了简明描述，先前描述的元件可以通过相同的附图标记来标识，而不重复其重叠描述。

[0110] 参考图10A，上阻挡层UHF可以设置在上孔H和沟槽T中。上阻挡层UHF可以设置为将上沟道结构UCS的外侧表面包封在上孔H中。上阻挡层UHF可以将上分隔图案UPS包封在沟槽T中。在实施例中，上阻挡层UHF可以由至少一种金属氮化物(例如，氮化钛、氮化钽、氮化钨)形成或者包括至少一种金属氮化物(例如，氮化钛、氮化钽、氮化钨)。除了金属氮化物层之外，电极阻挡层HF还可以包括过渡金属层(例如，钛或钽)。在实施例中，电极阻挡层HF可以包括高k金属氧化物层(例如，氧化铝层或氧化铪层)。

[0111] 参考图10B，导电图案CP可以设置为部分地但不完全地填充在第一绝缘层121的顶表面和底表面之间形成的空间。导电图案CP可以共形地覆盖第一绝缘层121、第二绝缘层122、导电焊盘PD和绝缘图案ILD的表面。在实施例中，导电图案CP可以具有与上半导体图案USP大体上相同的厚度并且可以由与上半导体图案USP相同的材料形成或者包括与上半导体图案USP相同的材料。上间隙填充绝缘图案UVI可以延伸到第一绝缘层121的顶表面下方的区域以填充在第一绝缘层121的顶表面和底表面之间形成的空间。上间隙填充绝缘图案UVI可以覆盖导电图案CP的内表面。

[0112] 图11A和图12A是根据本发明构思的实施例的分别沿着图6的线I‑I’截取以示出半导体器件的截面图。图11B是示出图11A的部分“B”的放大截面图。图12B是示出图12A的部分“C”的放大截面图。为了简明描述，先前描述的元件可以通过相同的附图标记来标识，而不重复其重叠描述。

[0113] 参考图11A和图11B，下层间绝缘层111可以形成在第一绝缘层121与电极结构ST之间。导电图案CP可以通过下层间绝缘层111与垂直结构VS的导电焊盘PD垂直地间隔开。下层间绝缘层111可以由相对于第一绝缘层121具有蚀刻选择性的材料中的至少一种形成或者包括相对于第一绝缘层121具有蚀刻选择性的材料中的至少一种。例如，下层间绝缘层111可以由氧化硅形成或者包括氧化硅。

[0114] 连接图案PCS可以设置在下层间绝缘层111中。连接图案PCS可以设置为穿透下层间绝缘层111并且将导电图案CP连接到导电焊盘PD。连接图案PCS可以由半导体材料(例如，硅(Si)、锗(Ge)或它们的化合物)中的至少一种形成或者包括半导体材料(例如，硅(Si)、锗(Ge)或它们的化合物)中的至少一种。例如，连接图案PCS可以由掺杂半导体材料形成或者包括掺杂半导体材料。导电图案CP可以延伸到连接图案PCS的顶表面并且可以具有位于比下层间绝缘层111的顶表面低的水平高度处的底表面。

[0115] 参考图12A和图12B，导电图案CP可以与连接图案PCS部分地但不完全地交叠。覆盖图案IP可以设置在连接图案PCS的顶表面PCSt上，而不设置在导电焊盘PD的顶表面PDt上。导电图案CP可以延伸以穿透覆盖图案IP并且与连接图案PCS的顶表面PCSt接触。

[0116] 图13是示出根据本发明构思的实施例的半导体器件的单元阵列区域的一部分的俯视图。图14是示出根据本发明构思的实施例的单元阵列区域的一部分(例如，图13的部分“D”)的放大俯视图。图15是根据本发明构思的实施例的沿着图13的线II‑II’截取以示出半导体器件的截面图。图16是示出图15的部分“E”的放大截面图。为了简洁描述，先前描述的元件可以通过相同的附图标记标识，而不重复其重叠描述。

[0117] 参考图13和图14，上沟道结构UCS与垂直结构VS之间的交叠面积可以随距第二上分隔图案UPS2的距离增加而增加。也就是说，上沟道结构UCS与垂直结构VS之间的交叠面积可以随到电极结构ST的外边缘的距离减小而增加。与电极结构ST的外边缘相邻设置的上沟道结构UCS可以与垂直结构VS完全地交叠。因此，可以改进上沟道结构UCS与垂直结构VS之间的电连接的可靠性，并且可以减小电极结构ST的大小(例如，在第一方向D1上的长度)。

[0118] 详细地，上沟道结构UCS可以包括第一上沟道结构UCS1、第二上沟道结构UCS2、第三上沟道结构UCS3和第四上沟道结构UCS4，它们在朝向第一上分隔图案UPS1的方向上从第二上分隔图案UPS2依次布置。第一上沟道结构UCS1、第二上沟道结构UCS2、第三上沟道结构UCS3和第四上沟道结构UCS4可以以Z字形状布置。第一上沟道结构UCS1、第二上沟道结构UCS2、第三上沟道结构UCS3和第四上沟道结构UCS4可以与设置在其下方的垂直结构VS至少部分地交叠。第一上沟道结构UCS1与垂直结构VS之间的交叠面积可以具有最小值，而第四上沟道结构UCS4与垂直结构VS之间的交叠面积可以具有最大值。

[0119] 第一上沟道结构UCS1、第二上沟道结构UCS2和第三上沟道结构UCS3可以不与垂直结构VS完全地交叠。第一上沟道结构UCS1、第二上沟道结构UCS2和第三上沟道结构UCS3的中心CC1(例如，俯视图中的几何中心)可以与垂直结构VS的中心CC2(例如，俯视图中的几何中心)间隔开。第一上沟道结构UCS1的中心CC1可以与垂直结构VS中的对应垂直结构的中心CC2间隔开第一距离ds1。第二上沟道结构UCS2的中心CC1可以与垂直结构VS中的对应垂直结构的中心CC2间隔开第二距离ds2。第三上沟道结构UCS3的中心CC1可以与垂直结构VS中的对应垂直结构的中心CC2间隔开第三距离ds3。第一距离ds1可以大于第二距离ds2，并且第二距离ds2可以大于第三距离ds3。第四上沟道结构UCS4可以与垂直结构VS中的对应垂直结构同心。例如，第四上沟道结构UCS4可以与垂直结构VS完全地交叠。另外，垂直结构VS可以与第四上沟道结构UCS4完全地交叠。

[0120] 参考图13、图15和图16，导电图案CP的突出部分PP的宽度可以取决于到第二上分隔图案UPS2的距离而变化。详细地，第一上沟道结构UCS1、第二上沟道结构UCS2、第三上沟道结构UCS3和第四上沟道结构UCS4的导电图案CP的突出部分PP可以具有彼此不同的宽度。第一上沟道结构UCS1的导电图案CP的突出部分PP的宽度w11可以小于第二上沟道结构UCS2的导电图案CP的突出部分PP的宽度w12。第二上沟道结构UCS2的导电图案CP的突出部分PP的宽度w12可以小于第三上沟道结构UCS3的导电图案CP的突出部分PP的宽度w13。第三上沟道结构UCS3的导电图案CP的突出部分PP的宽度w13可以小于第四上沟道结构UCS4的导电图案CP的突出部分PP的宽度w14。

[0121] 第一上沟道结构UCS1、第二上沟道结构UCS2和第三上沟道结构UCS3的突出部分PP可以覆盖导电焊盘PD的顶表面的一部分。覆盖图案IP可以覆盖导电焊盘PD的顶表面的其他部分或剩余部分。因此，覆盖图案IP的宽度可以取决于突出部分PP的宽度而变化。例如，第一上沟道结构UCS1的导电图案CP的侧表面上的覆盖图案IP可以具有最小宽度。覆盖图案IP可以不形成在第四上沟道结构UCS4下方。换句话说，第四上沟道结构UCS4的导电图案CP的突出部分PP可以完全地覆盖垂直结构VS的导电焊盘PD的顶表面。

[0122] 图17是示出根据本发明构思的实施例的半导体器件的单元阵列区域的一部分的俯视图。图18是示意性地示出根据本发明构思的实施例的单元阵列区域的一部分(例如，图17的部分“F”)的放大俯视图。为了简洁描述，先前描述的元件可以通过相同的附图标记来标识，而不重复其重叠描述。

[0123] 参考图17，第二上分隔图案UPS2可以设置在分隔结构SS之间。第二上分隔图案UPS2可以将每个电极结构ST上的上水平电极UHL划分成彼此电分隔的三个电极。三个电分隔的电极中的每一个电极可以包括串选择线。例如，每一个电极可以是参考图1描述的上晶体管UT1和UT2的栅电极中的至少一个栅电极。

[0124] 垂直结构VS可以设置为穿透单元阵列区域CAR上的电极结构ST。垂直结构VS可以在第一方向D1和第二方向D2上布置。六个垂直结构VS1、VS3、VS5、VS7、VS9和VS11可以在第一方向D1上布置以形成第一列C1，并且六个其他垂直结构VS2、VS4、VS6、VS8、VS10和VS12可以在第一方向D1上布置以形成第二列C2。第一列C1和第二列C2可以在第二方向D2上交替地且重复地布置。第一列C1中的垂直结构VS的数目可以等于第二列C2中的垂直结构VS的数目。垂直结构VS可以在第一列C1和第二列C2中的每一列中布置以在第一方向D1上彼此间隔开恒定或均匀距离。第一列C1的垂直结构VS1、VS3、VS5、VS7、VS9和VS11可以相对于第二列C2的垂直结构VS2、VS4、VS6、VS8、VS10和VS12以Z字形状布置。

[0125] 第一垂直结构VS1、第二垂直结构VS2、第三垂直结构VS3和第四垂直结构VS4以及第九垂直结构VS9、第十垂直结构VS10、第十一垂直结构VS11和第十二垂直结构VS12可以设置在第一上分隔图案UPS1与第二上分隔图案UPS2之间。第五垂直结构VS5、第六垂直结构VS6、第七垂直结构VS7和第八垂直结构VS8可以设置在第二上分隔图案UPS2之间。垂直结构VS1至VS12中的每一个垂直结构可以与上沟道结构UCS至少部分地交叠。第一垂直结构VS1、第二垂直结构VS2、第三垂直结构VS3和第四垂直结构VS4以及第九垂直结构VS9、第十垂直结构VS10、第十一垂直结构VS11和第十二垂直结构VS12与上沟道结构UCS之间的交叠面积可以随到分隔结构SS的距离增加而减小。第五垂直结构VS5、第六垂直结构VS6、第七垂直结构VS7和第八垂直结构VS8与上沟道结构UCS之间的交叠面积可以随到第二上分隔图案UPS2的距离增加而增加。

[0126] 参考图17和图18，上沟道结构UCS可以包括设置在第二上分隔图案UPS2之间的第五上沟道结构UCS5、第六上沟道结构UCS6、第七上沟道结构UCS7和第八上沟道结构UCS8。第五上沟道结构UCS5和第六上沟道结构UCS6的中心可以在第一方向D1上与放置在其下方的垂直结构VS的中心间隔开。第七上沟道结构UCS7和第八上沟道结构UCS8的中心可以在第一方向D1的相反方向上与设置在其下方的垂直结构VS的中心间隔开。

[0127] 图19至图23和图24A至图27A是根据本发明构思的实施例的沿着图6的线I‑I’截取以示出制作半导体器件的方法的截面图。图24B至图26B是分别示出图24A至图26A的部分“A”的放大截面图。图27B至图27D是示出图27A的部分“A”的放大截面图。

[0128] 参考图6和图19，可以在基板10上形成外围电路结构PS。外围电路结构PS的形成可以包括：在基板10上形成外围晶体管PTR；在外围晶体管PTR上形成下互连线33和外围接触31；以及在基板10上形成下绝缘层50。外围晶体管PTR的形成可以包括：在基板10上形成器件隔离层13以限定有源区；在有源区上形成栅极绝缘层和栅电极；以及将杂质注入到有源区中以形成源极/漏极区。下绝缘层50的形成可以包括：形成绝缘层以覆盖外围晶体管PTR、下互连线33和外围接触31；以及使绝缘层的顶表面平坦化。

[0129] 可以在下绝缘层50上依次形成下半导体层100、下牺牲层LHL和第二水平图案SCP2。下牺牲层LHL可以包括氮化硅层或氮氧化硅层。可以在第二水平图案SCP2上形成模具(mold)结构MS。模具结构MS可以包括交替地堆叠的绝缘图案ILD和牺牲层HL。牺牲层HL可以由相对于绝缘图案ILD具有蚀刻选择性的材料中的至少一种形成或者包括相对于绝缘图案ILD具有蚀刻选择性的材料中的至少一种。例如，牺牲层HL可以包括氮化硅层或氮氧化硅层。

[0130] 接下来，垂直结构VS可以被形成为穿透模具结构MS。垂直结构VS的形成可以包括：形成沟道孔CH以穿透模具结构MS；以及在沟道孔CH中依次形成垂直绝缘图案VP、垂直半导体图案SP和间隙填充绝缘图案VI。可以在间隙填充绝缘图案VI和垂直半导体图案SP的顶表面上形成导电焊盘PD。

[0131] 参考图6和图20，可以形成第一沟槽T1以在第二方向D2上穿过模具结构MS。第一沟槽T1的形成可以包括：在模具结构MS的顶表面上形成掩模层102以暴露模具结构MS的一部分；以及使用掩模层102作为蚀刻掩模来蚀刻模具结构MS。在实施例中，可以在形成沟道孔CH时形成第一沟槽T1。

[0132] 参考图6和图21，可以通过分别用电极EL替换通过第一沟槽T1暴露的牺牲层HL来形成电极结构ST。详细地，可以选择性地去除通过第一沟槽T1暴露的牺牲层HL。此后，可以在通过去除牺牲层HL而形成的空间中分别形成电极EL。可以在第一沟槽T1中形成分隔结构SS。分隔结构SS的形成可以包括：用绝缘材料填充第一沟槽T1的整个部分；以及对电极结构ST执行平坦化工艺。在实施例中，可以在平坦化工艺期间去除掩模层102。因此，分隔结构SS的顶表面可以位于与垂直结构VS的顶表面相同的水平高度处。此后，可以通过对通过平坦化工艺暴露的垂直结构VS的导电焊盘PD的顶表面执行氧化工艺来形成覆盖图案IP。

[0133] 参考图6和图22，可以在电极结构ST上依次形成第一绝缘层121、第二绝缘层122、上水平电极UHL、第一层间绝缘层131和上牺牲层151。第一绝缘层121和第二绝缘层122的形成可以包括：在电极结构ST上形成第一绝缘层121：以及在第一绝缘层121上形成由相对于第一绝缘层121具有蚀刻选择性的材料形成的第二绝缘层122。第一绝缘层121可以被形成为覆盖覆盖图案IP和分隔结构SS。上水平电极UHL可以被形成为大于第一绝缘层121和第二绝缘层122的厚度。

[0134] 参考图6和图23，可以形成上孔H和第二沟槽T2。上孔H和第二沟槽T2的形成可以包括：在上牺牲层151上形成掩模图案MP；以及使用掩模图案MP作为蚀刻掩模来执行蚀刻工艺。上孔H和第二沟槽T2的底表面可以位于上水平电极UHL的底表面与第一绝缘层121的顶表面之间的水平高度处。

[0135] 参考图6、图24A和图24B，可以在上孔H和第二沟槽T2中形成初步上绝缘层160和上牺牲层170。初步上绝缘层160和上牺牲层170可以被形成为部分地填充上孔H并且完全地填充第二沟槽T2。上牺牲层170可以包括依次堆叠的第一层161、第二层162和第三层163。初步上绝缘层160可以被形成为共形地覆盖上孔H的内表面、第二沟槽T2的内表面和掩模图案MP的顶表面。上牺牲层170可以被形成为部分地填充上孔H的剩余部分并且完全地填充第二沟槽T2的剩余部分。

[0136] 参考图6、图25A和图25B，可以形成下孔LH以延伸到上孔H的底表面下方的区域。在实施例中，可以通过回蚀工艺来形成下孔LH。可以在回蚀工艺期间部分地去除上孔H的底表面上的初步上绝缘层160和上牺牲层170。另外，可以去除第一绝缘层121的一部分，并且可以通过下孔LH来暴露第二绝缘层122的侧表面。下孔LH的底表面可以位于第一绝缘层121的顶表面和底表面之间的水平高度处。

[0137] 参考图6、图26A和图26B，可以在第一绝缘层121中形成扩展区域ES。扩展区域ES的形成可以包括对通过下孔LH暴露的第一绝缘层121执行蚀刻工艺。在实施例中，可以使用能够选择性地蚀刻第一绝缘层121的蚀刻剂来执行蚀刻工艺。因此，扩展区域ES可以被形成为具有大于下孔LH的宽度。扩展区域ES可以被形成为暴露绝缘图案ILD的顶表面和覆盖图案IP的顶表面。可以在扩展区域ES的形成之后去除上牺牲层170。

[0138] 参考图6和图27A至图27D，可以形成导电图案CP、上沟道结构UCS和上分隔图案UPS。导电图案CP可以被形成为连接到垂直结构VS。上沟道结构UCS可以被形成为穿透上水平电极UHL并且连接到导电图案CP。上分隔图案UPS可以被形成为在第二方向D2上穿过上水平电极UHL。

[0139] 详细地，参考图26B和图27B，可以部分地去除初步上绝缘层160以形成从初步上绝缘层160形成的阻挡层BI和上绝缘图案UVP。可以使用平坦化工艺来执行初步上绝缘层160的部分去除。阻挡层BI和上绝缘图案UVP可以是初步上绝缘层160的在平坦化工艺之后分别留在第二沟槽T2和上孔H中的部分。可以使用上牺牲层151作为蚀刻停止层来执行平坦化工艺，直到第一层间绝缘层131的顶表面被暴露为止。可以在平坦化工艺期间去除上牺牲层151和掩模图案MP。可以对覆盖图案IP执行蚀刻工艺以暴露导电焊盘PD的顶表面的一部分。

[0140] 参考图27C，可以依次形成半导体层180和绝缘间隙填充层190。半导体层180可以被形成为完全地填充第二沟槽T2的剩余部分。半导体层180可以覆盖上孔H中的上绝缘图案UVP的内侧表面并且可以填充扩展区域ES的内部空间。绝缘间隙填充层190可以形成在半导体层180上以完全地填充上孔H的剩余部分。

[0141] 参考图27C和图27D，可以通过部分地去除半导体层180从半导体层180形成间隙填充半导体图案BS、上半导体图案USP和导电图案CP。可以使用平坦化工艺来执行半导体层180的部分去除。间隙填充半导体图案BS和上半导体图案USP可以是半导体层180的在平坦化工艺之后分别留在第二沟槽T2、上孔H和下孔LH中的部分。导电图案CP可以由半导体层
180的填充延伸区域ES的另一部分形成。可以通过平坦化工艺来暴露第一层间绝缘层131的顶表面。

[0142] 接下来，可以通过部分地去除留在上孔H中的绝缘间隙填充层190来形成上间隙填充绝缘图案UVI。也可以在绝缘间隙填充层190的部分去除期间去除上半导体图案USP。可以在上半导体图案USP和上间隙填充绝缘图案UVI上形成上导电焊盘UPD。

[0143] 返回参考图3和图7，可以在第一层间绝缘层131上形成第二层间绝缘层141以覆盖上分隔图案UPS和上沟道结构UCS。接触插塞BPLG可以被形成为穿透第二层间绝缘层141并且可以分别耦接到上导电焊盘UPD。可以在第二层间绝缘层141上形成电连接到接触插塞BPLG的位线BL。

[0144] 图28是示出根据本发明构思的实施例的半导体器件的截面图。为了简洁描述，先前描述的元件可以通过相同的附图标记来标识，而不重复其重叠描述。

[0145] 参考图28，存储器件1400可以具有芯片到芯片(C2C)结构。对于C2C结构，可以在第一晶片上制作包括单元阵列结构CELL的上芯片，可以在与第一晶片不同的第二晶片上制作包括外围电路结构PERI的下芯片，并且上芯片和下芯片可以使用接合方法彼此连接。在实施例中，接合方法可以指将被设置为上芯片的最上金属层的接合金属电连接到被设置为下芯片的最上金属层的接合金属的方法。例如，在接合金属由铜(Cu)形成的情况下，接合方法可以是Cu到Cu接合方法，但是在实施例中，接合金属可以由铝(Al)或钨(W)形成。

[0146] 存储器件1400的外围电路结构PERI和单元阵列结构CELL中的每一者可以包括外焊盘接合区域PA、字线接合区域WLBA和位线接合区域BLBA。

[0147] 外围电路结构PERI可以包括第一基板1210、层间绝缘层1215、形成在第一基板1210上的多个电路器件1220a、1220b和1220c、分别连接到电路器件1220a、1220b和1220c的第一金属层1230a、1230b和1230c、以及形成在第一金属层1230a、1230b和1230c上的第二金属层1240a、1240b和1240c。在实施例中，第一金属层1230a、1230b和1230c可以由具有相对高的电阻率的材料(例如，钨)形成，而第二金属层1240a、1240b和1240c可以由具有相对低的电阻率的材料(例如，铜)形成。

[0148] 尽管在本说明书中示出并描述了仅第一金属层1230a、1230b和1230c以及第二金属层1240a、1240b和1240c，但是本发明构思不限于此并且可以在第二金属层1240a、1240b和1240c上额外地形成至少一个金属层。形成在第二金属层1240a、1240b和1240c上的额外金属层中的至少一个额外金属层可以由其电阻率比第二金属层1240a、1240b和1240c的材料(例如，铜)低的低电阻材料(例如，铝)形成或者包括其电阻率比第二金属层1240a、1240b和1240c的材料(例如，铜)低的低电阻材料(例如，铝)。

[0149] 层间绝缘层1215可以设置在第一基板1210上以覆盖电路器件1220a、1220b和1220c、第一金属层1230a、1230b和1230c以及第二金属层1240a、1240b和1240c，并且可以由绝缘材料(例如，氧化硅或氮化硅)中的至少一种形成或者包括绝缘材料(例如，氧化硅或氮化硅)中的至少一种。

[0150] 可以在字线接合区域WLBA的第二金属层1240b上形成下接合金属1271b和1272b。字线接合区域WLBA可以对应于参考图5描述的连接区域CNR。在字线接合区域WLBA中，外围电路结构PERI的下接合金属1271b和1272b可以使用接合方法来电连接到单元阵列结构CELL的上接合金属1371b和1372b，并且下接合金属1271b和1272b以及上接合金属1371b和
1372b可以由铝、铜或钨中的至少一种形成或者包括铝、铜或钨中的至少一种。

[0151] 至少一个存储块可以设置在单元阵列结构CELL中。单元阵列结构CELL可以包括第二基板1310和公共源极线1320。多个电极1331至1337(1330)可以沿与第二基板1310的顶表面垂直的方向堆叠在第二基板1310上。电极1331至1337(1330)可以对应于参考图3至图8描述的电极EL。上电极1338可以堆叠在电极1331至1337(1330)上。上电极1338可以对应于参考图3至图8描述的上水平电极UHL。

[0152] 在位线接合区域BLBA中，垂直结构VS可以在与第二基板1310的顶表面垂直的方向上延伸以穿透电极1330。垂直结构VS可以包括数据存储层、沟道层、间隙填充绝缘层、焊盘等。在位线接合区域BLBA中，上沟道结构UCS可以设置为穿透上电极1338并且可以耦接到垂直结构VS。上沟道结构UCS可以包括上数据存储层、上沟道层、上间隙填充绝缘层等，并且上沟道层可以电连接到第一金属层1350c和第二金属层1360c。在实施例中，第一金属层1350c可以用作位线接触，而第二金属层1360c可以用作位线。上沟道层可以对应于参考图3至图8描述的上半导体图案USP。

[0153] 其中设置有垂直结构VS、上沟道结构UCS和位线1360c的区域可以被定义为位线接合区域BLBA，并且可以对应于参考图5描述的单元阵列区域CAR。在位线接合区域BLBA中，位线1360c可以电连接到外围电路结构PERI中的构成页面缓冲器1393的电路器件1220c。作为示例，位线1360c可以通过上接合金属1371c和1372c连接到外围电路结构PERI，并且上接合金属1371c和1372c可以连接到与页面缓冲器1393的电路器件1220c连接的下接合金属1271c和1272c。

[0154] 在字线接合区域WLBA中，电极1330可以在与第二基板1310的顶表面平行的第二方向D2上延伸，并且可以连接到多个单元接触插塞1341‑1347(1340)。电极1330和单元接触插塞1340可以通过被设置为在第二方向D2上延伸的电极1330的一部分的焊盘彼此连接，电极1330在第二方向D2上具有不同的长度。第一金属层1350b和第二金属层1360b可以依次连接到与电极1330连接的单元接触插塞1340的上部。在字线接合区域WLBA中，单元接触插塞
1340可以通过单元阵列结构CELL的上接合金属1371b和1372b以及外围电路结构PERI的下接合金属1271b和1272b连接到外围电路结构PERI。

[0155] 单元接触插塞1340可以电连接到被设置在外围电路结构PERI中以构成行译码器1394的电路器件1220b。在实施例中，构成行译码器1394的电路器件1220b的工作电压可以不同于构成页面缓冲器1393的电路器件1220c的工作电压。作为示例，构成页面缓冲器1393的电路器件1220c的工作电压可以高于构成行译码器1394的电路器件1220b的工作电压。

[0156] 公共源极线接触插塞1380可以设置在外焊盘接合区域PA中。公共源极线接触插塞1380可以由导电材料(例如，金属、金属化合物或多晶硅)中的至少一种形成或者包括导电材料(例如，金属、金属化合物或多晶硅)中的至少一种，并且可以电连接到公共源极线
1320。第一金属层1350a和第二金属层1360a可以依次堆叠在公共源极线接触插塞1380上。
作为示例，可以将其中设置有公共源极线接触插塞1380、第一金属层1350a和第二金属层
1360a的区域可以被定义为外焊盘接合区域PA。

[0157] 输入/输出焊盘1205和1305可以设置在外焊盘接合区域PA中。下绝缘层1201可以形成在第一基板1210下方以覆盖第一基板1210的底表面，并且第一输入/输出焊盘1205可以形成在下绝缘层1201上。第一输入/输出焊盘1205可以通过第一输入/输出接触插塞1203连接到被设置在外围电路结构PERI中的电路器件1220a、1220b和1220c中的至少一者，并且可以通过下绝缘层1201与第一基板1210间隔开。另外，侧壁绝缘层可以设置在第一输入/输出接触插塞1203与第一基板1210之间以使第一输入/输出接触插塞1203与第一基板1210电分隔。

[0158] 上绝缘层1301可以形成在第二基板1310上以覆盖第二基板1310的顶表面，并且第二输入/输出焊盘1305可以设置在上绝缘层1301上。第二输入/输出焊盘1305可以通过第二输入/输出接触插塞1303连接到被设置在外围电路结构PERI中的电路器件1220a、1220b和1220c中的至少一者。在实施例中，第二输入/输出焊盘1305可以电连接到电路器件1220a。

[0159] 在实施例中，可以不在设置有第二输入/输出接触插塞1303的区域中设置第二基板1310和公共源极线1320。另外，第二输入/输出焊盘1305可以在第三方向D3上不与电极1330交叠。第二输入/输出接触插塞1303可以在与第二基板1310的顶表面平行的方向上与第二基板1310间隔开，并且可以设置为穿透单元阵列结构CELL的层间绝缘层1315并且连接到第二输入/输出焊盘1305。

[0160] 在实施例中，可以选择性地形成第一输入/输出焊盘1205和第二输入/输出焊盘1305。作为示例，存储器件1400可以仅包括设置在第一基板1210上的第一输入/输出焊盘
1205，或者可以仅包括设置在第二基板1310上的第二输入/输出焊盘1305。或者，存储器件
1400可以包括第一输入/输出焊盘1205和第二输入/输出焊盘1305两者。

[0161] 在实施例中，用作虚设图案的金属图案可以在设置单元阵列结构CELL和外围电路结构PERI中的每一者中包括的外焊盘接合区域PA和位线接合区域BLBA中的每一者的最上金属层中，或者可以不设置在最上金属层中。

[0162] 存储器件1400可以包括被设置在外焊盘接合区域PA中的上金属图案1372a和下金属图案1273a，并且这里，下金属图案1273a可以形成在外围电路结构PERI的最上金属层中以与形成在单元阵列结构CELL的最上金属层中的上金属图案1372a接触，或者具有与单元阵列结构CELL的上金属图案1372a大体上相同的形状。形成在外围电路结构PERI的最上金属层中的下金属图案1273a可以不连接到外围电路结构PERI中的任何接触插塞。类似地，在外焊盘接合区域PA中，上金属图案1372a可以形成在单元阵列结构CELL的最上金属层中以与形成在外围电路结构PERI的最上金属层中的下金属图案1273a接触，并且具有与外围电路结构PERI的下金属图案1273a大体上相同的形状。

[0163] 下接合金属1271b和1272b可以形成在字线接合区域WLBA中的第二金属层1240b上。在字线接合区域WLBA中，外围电路结构PERI的下接合金属1271b和1272b可以以接合方式电连接到单元阵列结构CELL的上接合金属1371b和1372b。

[0164] 在位线接合区域BLBA中，下金属图案1252可以形成在外围电路结构PERI的最上金属层中，并且上金属图案1392可以形成在单元阵列结构CELL的最上金属层中以具有与外围电路结构PERI的下金属图案1252相同的形状。在实施例中，可以不在被形成在单元阵列结构CELL的最上金属层中的上金属图案1392上形成任何接触插塞。

[0165] 根据本发明构思的实施例，可以改进半导体器件的集成密度和可靠性并且实现包括该半导体器件的电子系统。

[0166] 虽然已经特别示出并描述了本发明构思的示例实施例，但是本领域的普通技术人员将理解，在不脱离所附权利要求的范围的情况下，可以对本文做出形式和细节上的变化。