沟槽栅晶体管及其制备方法

摘要

本发明实施例涉及一种沟槽栅晶体管及其制备方法，沟槽栅晶体管包括：半导体材料层、栅极沟槽、栅极、栅介质层、第一电场屏蔽结构和第二电场屏蔽结构；第一电场屏蔽结构和栅介质层在栅极沟槽的侧壁所在的平面上的投影至少部分重合；第二电场屏蔽结构和栅介质层在半导体材料层的下表面所在的平面上的投影至少部分重合；栅介质层的底部转角处包括第一区域，外侧壁位于第一区域内的部分与第一电场屏蔽结构之间不接触，外底壁位于第一区域内的部分在半导体材料层的下表面所在的平面上的投影落入第二电场屏蔽结构在半导体材料层的下表面所在的平面上的投影的范围内。如此，实现了对栅介质层底部的保护，同时尽可能降低对器件导通电阻的影响。

权利要求

1.一种沟槽栅晶体管，其特征在于，包括：

半导体材料层；

栅极沟槽，从所述半导体材料层的上表面延伸至所述半导体材料层的内部；

位于所述栅极沟槽内的栅介质层和栅极，其中，所述栅介质层覆盖所述栅极沟槽的侧壁和底壁，所述栅极位于所述栅介质层内；

位于所述栅极沟槽外的第一电场屏蔽结构和第二电场屏蔽结构；其中，所述第一电场屏蔽结构部分设置在所述栅极沟槽的下方，部分分布于所述栅极沟槽的两侧；所述第二电场屏蔽结构至少部分设置在所述栅介质层的下方；所述第一电场屏蔽结构和所述第二电场屏蔽结构均为对应于所述栅极沟槽的电场屏蔽结构；所述第二电场屏蔽结构与所述第一电场屏蔽结构存在重叠区域，通过所述重叠区域所述第二电场屏蔽结构与所述第一电场屏蔽结构导电连接；

所述栅介质层的底部转角处包括第一区域，所述底部转角处为所述栅介质层的外侧壁和外底壁的交汇处，所述外侧壁位于所述第一区域内的部分与所述第一电场屏蔽结构之间不接触，所述外底壁位于所述第一区域内的部分的下方设置有所述第二电场屏蔽结构；

所述沟槽栅晶体管还包括：体区、源极接触区和第一电场屏蔽结构接触区；所述源极接触区和第一电场屏蔽结构接触区分别从所述半导体材料层的上表面延伸至所述半导体材料层的内部；所述源极接触区位于所述体区的上方；所述第一电场屏蔽结构接触区位于所述第一电场屏蔽结构的分布于所述栅极沟槽的两侧的部分的上方；所述栅介质层的外侧壁包括第一部分和第二部分；其中，所述第一部分与所述第一电场屏蔽结构和所述第一电场屏蔽结构接触区邻接，所述第二部分与所述体区和所述源极接触区邻接。

2.根据权利要求1所述的沟槽栅晶体管，其特征在于，所述第二电场屏蔽结构和所述第一电场屏蔽结构均连接至接地电位。

3.根据权利要求1所述的沟槽栅晶体管，其特征在于，所述外底壁位于所述第一区域内的部分完全被所述第二电场屏蔽结构包覆。

4.根据权利要求1所述的沟槽栅晶体管，其特征在于，所述第二电场屏蔽结构包括第一第二电场屏蔽单元和第二第二电场屏蔽单元，所述第一第二电场屏蔽单元和所述第二第二电场屏蔽单元之间存在第一间隙。

5.根据权利要求4所述的沟槽栅晶体管，其特征在于，所述第一电场屏蔽结构包括第一第一电场屏蔽单元和第二第一电场屏蔽单元，所述第一第一电场屏蔽单元和所述第二第一电场屏蔽单元之间存在第二间隙，所述第一间隙的距离小于所述第二间隙的距离。

6.根据权利要求1所述的沟槽栅晶体管，其特征在于，所述重叠区域的离子掺杂浓度大于所述第二电场屏蔽结构和所述第一电场屏蔽结构任意之一的离子掺杂浓度。

7.根据权利要求1所述的沟槽栅晶体管，其特征在于，所述第二电场屏蔽结构与所述栅介质层的外底壁之间存在第三间隙。

8.一种沟槽栅晶体管的制备方法，其特征在于，所述方法包括：

提供衬底，在所述衬底上形成有第一外延半导体材料层；

在所述第一外延半导体材料层的上表面进行离子注入，形成第二电场屏蔽结构；

在所述第一外延半导体材料层上形成第二外延半导体材料层；

在所述第二外延半导体材料层的上表面进行离子注入，形成第一电场屏蔽结构；所述第二电场屏蔽结构与所述第一电场屏蔽结构存在重叠区域，通过所述重叠区域所述第二电场屏蔽结构与所述第一电场屏蔽结构导电连接；

形成从所述第二外延半导体材料层的上表面延伸至所述第二外延半导体材料层的内部的栅极沟槽，在所述栅极沟槽内依次形成栅介质层和栅极；所述第一电场屏蔽结构部分设置在所述栅极沟槽的下方，部分分布于所述栅极沟槽的两侧；所述第二电场屏蔽结构至少部分设置在所述栅介质层的下方；所述第一电场屏蔽结构和所述第二电场屏蔽结构均为对应于所述栅极沟槽的电场屏蔽结构；

形成体区和源极接触区；所述源极接触区从所述第二外延半导体材料层的上表面延伸至内部，所述体区位于所述源极接触区的下方；

形成第一电场屏蔽结构接触区，所述第一电场屏蔽结构接触区从所述第二外延半导体材料层的上表面延伸至内部，且位于所述第一电场屏蔽结构的分布于所述栅极沟槽的两侧的部分的上方；

所述栅介质层的外侧壁包括第一部分和第二部分；其中，所述第一部分与所述第一电场屏蔽结构和所述第一电场屏蔽结构接触区邻接，所述第二部分与所述体区和所述源极接触区邻接。

9.一种沟槽栅晶体管的制备方法，其特征在于，所述方法包括：

提供衬底，在所述衬底上形成有半导体材料层；

在所述半导体材料层的上表面进行离子注入，形成第一电场屏蔽结构；

形成体区和源极接触区；所述源极接触区从所述半导体材料层的上表面延伸至内部，所述体区位于所述源极接触区的下方；

形成第一电场屏蔽结构接触区，所述第一电场屏蔽结构接触区通过在所述半导体材料层的上表面对所述第一电场屏蔽结构的顶部进行重掺杂而形成；

形成从所述半导体材料层的上表面延伸至所述半导体材料层的内部的栅极沟槽；所述第一电场屏蔽结构部分设置在所述栅极沟槽的下方，部分分布于所述栅极沟槽的两侧；所述第一电场屏蔽结构接触区位于所述第一电场屏蔽结构的分布于所述栅极沟槽的两侧的部分的上方；

在所述栅极沟槽的底部进行离子注入，形成位于所述栅极沟槽底部下方的第二电场屏蔽结构；所述第二电场屏蔽结构与所述第一电场屏蔽结构存在重叠区域，通过所述重叠区域所述第二电场屏蔽结构与所述第一电场屏蔽结构导电连接；

在所述栅极沟槽内依次形成栅介质层和栅极；其中，所述栅介质层的外侧壁包括第一部分和第二部分；所述第一部分与所述第一电场屏蔽结构和所述第一电场屏蔽结构接触区邻接，所述第二部分与所述体区和所述源极接触区邻接；所述第一电场屏蔽结构和所述第二电场屏蔽结构均为对应于所述栅极沟槽的电场屏蔽结构。

说明书

沟槽栅晶体管及其制备方法

技术领域

[0001] 本发明涉及半导体领域，特别是涉及一种沟槽栅晶体管及其制备方法。

背景技术

[0002] 沟槽栅晶体管相比于平面栅晶体管，可以大大缩小元胞尺寸，进而大幅度提升电流密度。例如，沟槽栅金属氧化物半导体场效应晶体管（Metal‑Oxide‑Semiconductor Field‑Effect Transistor，MOSFET）相比于平面栅MOSFET，性能得到大幅提升，不仅可以获得更高的沟道迁移率，而且比导通电阻降低，器件的导通电流密度和导通性能提高。

[0003] 然而，沟槽栅晶体管面临着栅介质层可靠性问题，这是因为当器件处于阻断状态下时，栅极沟槽底部暴露在漂移区中的高电场区域，使得栅介质层位于栅极沟槽底部的部分，尤其是位于底部转角处的部分承受高强度电场，因此容易发生绝缘性能退化甚至提前击穿，降低器件长期工作的稳定性和寿命。尤其对于碳化硅（SiC）基的沟槽栅晶体管，由于碳化硅的临界击穿电场强度远远大于硅，因此，栅介质层位于栅极沟槽底部转角处的部分相对更薄弱，更容易发生绝缘性能退化甚至提前击穿。

发明内容

[0004] 有鉴于此，本申请实施例为解决背景技术中存在的至少一个问题而提供一种沟槽栅晶体管及其制备方法。

[0005] 为达到上述目的，本申请的技术方案是这样实现的：

[0006] 第一个方面，在本实施例中提供了一种沟槽栅晶体管，包括：

[0007] 半导体材料层；

[0008] 栅极沟槽，从所述半导体材料层的上表面延伸至所述半导体材料层的内部；

[0009] 位于所述栅极沟槽内的栅介质层和栅极，其中，所述栅介质层覆盖所述栅极沟槽的侧壁和底壁，所述栅极位于所述栅介质层内；

[0010] 位于所述栅极沟槽外的第一电场屏蔽结构和第二电场屏蔽结构，其中，所述第一电场屏蔽结构和所述栅介质层在所述栅极沟槽的侧壁所在的平面上的投影至少部分重合，所述第二电场屏蔽结构和所述栅介质层在所述半导体材料层的下表面所在的平面上的投影至少部分重合；所述第一电场屏蔽结构和所述第二电场屏蔽结构均为对应于所述栅极沟槽的电场屏蔽结构；

[0011] 所述栅介质层的底部转角处包括第一区域，所述底部转角处为所述栅介质层的外侧壁和外底壁的交汇处，所述外侧壁位于所述第一区域内的部分与所述第一电场屏蔽结构之间不接触，所述外底壁位于所述第一区域内的部分在所述半导体材料层的下表面所在的平面上的投影落入所述第二电场屏蔽结构在所述半导体材料层的下表面所在的平面上的投影的范围内；。

[0012] 可选地，所述第二电场屏蔽结构与所述第一电场屏蔽结构导电连接。

[0013] 可选地，所述第二电场屏蔽结构和所述第一电场屏蔽结构均连接至接地电位。

[0014] 可选地，所述外底壁位于所述第一区域内的部分完全被所述第二电场屏蔽结构包覆。

[0015] 可选地，所述沟槽栅晶体管还包括：体区和源极接触区；所述体区和所述源极接触区与所述栅极沟槽邻接，所述源极接触区从所述半导体材料层的上表面延伸至所述半导体材料层的内部，所述体区位于所述源极接触区的下方；

[0016] 所述栅介质层的外侧壁包括第一部分和第二部分；其中，所述第一部分和所述第一电场屏蔽结构在所述栅极沟槽的侧壁所在的平面上的投影重合，所述第二部分与所述体区和所述源极接触区邻接。

[0017] 可选地，所述第二电场屏蔽结构包括第一第二电场屏蔽单元和第二第二电场屏蔽单元，所述第一第二电场屏蔽单元和所述第二第二电场屏蔽单元之间存在第一间隙。

[0018] 可选地，所述第一电场屏蔽结构包括第一第一电场屏蔽单元和第二第一电场屏蔽单元，所述第一第一电场屏蔽单元和所述第二第一电场屏蔽单元之间存在第二间隙，所述第一间隙的距离小于所述第二间隙的距离。

[0019] 可选地，所述第二电场屏蔽结构与所述第一电场屏蔽结构存在重叠区域，所述重叠区域的离子掺杂浓度大于所述第二电场屏蔽结构和所述第一电场屏蔽结构任意之一的离子掺杂浓度。

[0020] 可选地，所述第二电场屏蔽结构与所述栅介质层的外底壁之间存在第三间隙。

[0021] 可选地，所述第一电场屏蔽结构与所述栅介质层的外侧壁之间存在第四间隙；

[0022] 所述第二电场屏蔽结构包括主屏蔽区和辅屏蔽区，所述主屏蔽区位于所述栅介质层的正下方，所述辅屏蔽区穿过所述第四间隙以连接所述主屏蔽区和所述第一电场屏蔽结构。

[0023] 第二方面，本申请实施例提供了一种沟槽栅晶体管的制备方法，所述方法包括：

[0024] 提供衬底，在所述衬底上形成有第一外延半导体材料层；

[0025] 在所述第一外延半导体材料层的上表面进行离子注入，形成第二电场屏蔽结构；

[0026] 在所述第一外延半导体材料层上形成第二外延半导体材料层；

[0027] 在所述第二外延半导体材料层的上表面进行离子注入，形成第一电场屏蔽结构；

[0028] 形成从所述第二外延半导体材料层的上表面延伸至所述第二外延半导体材料层的内部的栅极沟槽，在所述栅极沟槽内依次形成栅介质层和栅极；其中，所述第一电场屏蔽结构和所述栅介质层在所述栅极沟槽的侧壁所在的平面上的投影至少部分重合，所述第二电场屏蔽结构和所述栅介质层在所述半导体材料层的下表面所在的平面上的投影至少部分重合；所述第一电场屏蔽结构和所述第二电场屏蔽结构均为对应于所述栅极沟槽的电场屏蔽结构。

[0029] 第三方面，本申请实施例提供了一种沟槽栅晶体管的制备方法，所述方法包括：

[0030] 提供衬底，在所述衬底上形成有半导体材料层；

[0031] 在所述半导体材料层的上表面进行离子注入，形成第一电场屏蔽结构；

[0032] 形成从所述半导体材料层的上表面延伸至所述半导体材料层的内部的栅极沟槽；

[0033] 在所述栅极沟槽的底部进行离子注入，形成第二电场屏蔽结构；

[0034] 在所述栅极沟槽内依次形成栅介质层和栅极；其中，所述第一电场屏蔽结构和所述栅介质层在所述栅极沟槽的侧壁所在的平面上的投影至少部分重合。所述第一电场屏蔽结构和所述第二电场屏蔽结构均为对应于所述栅极沟槽的电场屏蔽结构。

[0035] 本申请实施例所提供的沟槽栅晶体管及其制备方法，其中，沟槽栅晶体管包括：半导体材料层；栅极沟槽，从所述半导体材料层的上表面延伸至所述半导体材料层的内部；位于所述栅极沟槽内的栅介质层和栅极，其中，所述栅介质层覆盖所述栅极沟槽的侧壁和底壁，所述栅极位于所述栅介质层内；位于所述栅极沟槽外的第一电场屏蔽结构和第二电场屏蔽结构，其中，所述第一电场屏蔽结构和所述栅介质层在所述栅极沟槽的侧壁所在的平面上的投影至少部分重合；所述第二电场屏蔽结构和所述栅介质层在所述半导体材料层的下表面所在的平面上的投影至少部分重合；所述第一电场屏蔽结构和所述第二电场屏蔽结构均为对应于所述栅极沟槽的电场屏蔽结构；所述栅介质层的底部转角处包括第一区域，所述底部转角处为所述栅介质层的外侧壁和外底壁的交汇处，所述外侧壁位于所述第一区域内的部分与所述第一电场屏蔽结构之间不接触，所述外底壁位于所述第一区域内的部分在所述半导体材料层的下表面所在的平面上的投影落入所述第二电场屏蔽结构在所述半导体材料层的下表面所在的平面上的投影的范围内；如此，利用第一电场屏蔽结构和第二电场屏蔽结构相互配合，实现对栅介质层底部的保护，同时尽可能降低对器件导通电阻的影响；具体地，一方面，通过第一电场屏蔽结构改变栅极沟槽侧面的电场分布，在一定程度上缓解了栅介质层在底部转角处的电场集中效应；另一方面，对于底部转角处，其至少包括一第一区域，在该第一区域的侧面，栅介质层的外侧壁与第一电场屏蔽结构之间不接触，从而不影响沟道的形成，有利于电流流通，而在该第一区域的下方设置第二电场屏蔽结构，通过第二电场屏蔽结构实现对栅介质层底部的保护，兼顾了栅介质层底部电场屏蔽效果和对沟槽栅晶体管的导通电阻的影响。因此，本申请实施例所提供的沟槽栅晶体管及其制备方法，能够提高器件长期工作的稳定性，延长器件的使用寿命，并使结构的设置更灵活、便于简化相应的制备工艺。

[0036] 本申请附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本申请的实践了解到。

附图说明

[0037] 此处所说明的附图用来提供对本申请的进一步理解，构成本申请的一部分，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：

[0038] 图1为本申请实施例一提供的沟槽栅晶体管的立体结构示意图；

[0039] 图2为图1中A‑A截面的结构示意图；

[0040] 图3为图1中B‑B截面的结构示意图；

[0041] 图4为图1中沿第一方向的一种投影示意图；

[0042] 图5为图1中沿第二方向的一种投影示意图；

[0043] 图6为图1中沿第二方向的另一种投影示意图；

[0044] 图7为沿图1中C‑C截面进行剖视的立体结构示意图；

[0045] 图8为沿图1中B‑B截面和C‑C截面进行剖视的立体结构示意图；

[0046] 图9为本申请实施例二提供的沟槽栅晶体管沿图1中第二方向的一种投影示意图；

[0047] 图10为本申请实施例二提供的沟槽栅晶体管沿图1中C‑C截面进行剖视的立体结构示意图；

[0048] 图11为本申请实施例三提供的沟槽栅晶体管沿图1中第二方向的一种投影示意图；

[0049] 图12为本申请实施例三提供的沟槽栅晶体管沿图1中C‑C截面进行剖视的立体结构示意图；

[0050] 图13为本申请实施例四提供的沟槽栅晶体管在图1中A‑A截面的结构示意图；

[0051] 图14为本申请实施例四提供的沟槽栅晶体管在图1中B‑B截面的结构示意图；

[0052] 图15为本申请实施例四提供的沟槽栅晶体管沿图1中第二方向的一种投影示意图；

[0053] 图16为本申请实施例四提供的沟槽栅晶体管沿图1中C‑C截面进行剖视的立体结构示意图；

[0054] 图17为本申请实施例五提供的沟槽栅晶体管在图1中A‑A截面的结构示意图；

[0055] 图18为本申请实施例五提供的沟槽栅晶体管在图1中B‑B截面的结构示意图；

[0056] 图19为本申请实施例五提供的沟槽栅晶体管沿图1中第二方向的一种投影示意图；

[0057] 图20为本申请实施例五提供的沟槽栅晶体管沿图1中C‑C截面进行剖视的立体结构示意图；

[0058] 图21为本申请实施例六提供的沟槽栅晶体管沿图1中第二方向的一种投影示意图；

[0059] 图22为本申请实施例七提供的沟槽栅晶体管沿图1中第二方向的一种投影示意图；

[0060] 图23为本申请实施例八提供的沟槽栅晶体管的一种制备方法的流程示意图；

[0061] 图24‑图28为本申请实施例八提供的沟槽栅晶体管的一种制备方法中各个工艺过程中的示意图；

[0062] 图29为本申请实施例九提供的沟槽栅晶体管的一种制备方法的流程示意图；

[0063] 图30‑图34为本申请实施例九提供的沟槽栅晶体管的一种制备方法中各个工艺过程中的示意图。

[0064] 附图标记说明：

[0065] 100、衬底；110、半导体材料层；120、栅极沟槽；130、栅介质层；131、底部转角处；132、第一区域；133、外侧壁；1331、第一部分；1332、第二部分；134、外底壁；140、栅极；150、第一电场屏蔽结构；151、第一第一电场屏蔽单元；152、第二第一电场屏蔽单元；160、第二电场屏蔽结构；161、第一第二电场屏蔽单元；1613、第一主屏蔽区；1614、第一辅屏蔽区；162、第二第二电场屏蔽单元；1623、第二主屏蔽区；1624、第二辅屏蔽区；163、主屏蔽区；164、辅屏蔽区；170、体区；180、源极接触区；190、第一电场屏蔽结构接触区；200、金属布线层。

具体实施方式

[0066] 下面将参照附图更详细地描述本申请公开的示例性实施方式。虽然附图中显示了本申请的示例性实施方式，然而应当理解，可以以各种形式实现本申请，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本申请，并且能够将本申请公开的范围完整的传达给本领域的技术人员。

[0067] 在下文的描述中，给出了大量具体的细节以便提供对本申请更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本申请可以无需一个或多个这些细节而得以实施。在其它的例子中，为了避免与本申请发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。

[0068] 在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

[0069] 应当明白，当元件或层被称为“在……上”、“与……相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在……上”、“与……直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本申请教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本申请必然存在第一元件、部件、区、层或部分。

[0070] 空间关系术语例如“在……下”、“在……下面”、“下面的”、“在……之下”、“在……之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在……下面”和“在……下”可包括上和下两个取向。器件可以另外地取向（旋转90度或其它取向）并且在此使用的空间描述语相应地被解释。

[0071] 在此使用的术语的目的仅在于描述具体实施例并且不作为本申请的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

[0072] 为了彻底理解本申请，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本申请的技术方案。本申请的较佳实施例详细描述如下，然而除了这些详细描述外，本申请还可以具有其它实施方式。

[0073] 实施例一

[0074] 针对现有技术中的技术问题，本申请实施例提供了一种沟槽栅晶体管，如图1‑图3所示，所述沟槽栅晶体管包括半导体材料层110、栅极沟槽120、栅介质层130、栅极140、第一电场屏蔽结构150和第二电场屏蔽结构160，其中：

[0075] 所述栅极沟槽120从所述半导体材料层110的上表面延伸至所述半导体材料层110的内部；

[0076] 所述栅介质层130位于所述栅极沟槽120内，覆盖所述栅极沟槽120的侧壁和底壁；

[0077] 所述栅极140位于所述栅介质层130内；

[0078] 所述第一电场屏蔽结构150和所述第二电场屏蔽结构160位于所述栅极沟槽120外；

[0079] 所述第一电场屏蔽结构150和所述栅介质层130在所述栅极沟槽120的侧壁所在的平面上的投影至少部分重合；

[0080] 所述第二电场屏蔽结构160和所述栅介质层130在所述半导体材料层110的下表面所在的平面上的投影至少部分重合；所述第一电场屏蔽结构150和所述第二电场屏蔽结构160均为对应于所述栅极沟槽的电场屏蔽结构。

[0081] 所述栅介质层130的底部转角处131包括第一区域132，所述底部转角处131为所述栅介质层130的外侧壁和外底壁的交汇处，所述外侧壁位于所述第一区域132内的部分与所述第一电场屏蔽结构150之间不接触，所述外底壁位于所述第一区域132内的部分在所述半导体材料层110的下表面所在的平面上的投影落入所述第二电场屏蔽结构160在所述半导体材料层110的下表面所在的平面上的投影的范围内。

[0082] 示例性地，所述半导体材料层110可以是在衬底100上生长的外延层。所述衬底100可以是晶体管器件的基底，是添加后续材料层的载体，衬底100可以包括用于形成晶体管器件的顶表面以及与所述顶表面相对的底表面，在忽略顶表面和底表面的平整度的情况下，定义垂直衬底100顶表面和底表面的方向为衬底100的厚度方向。衬底100的厚度方向也为后续在衬底100上沉积各材料层的层叠方向，或称器件的高度方向，在图中以“第二方向”示出。而衬底100的顶表面和底表面所在的面，或者严格意义上讲衬底厚度方向上的中心面，即确定为衬底平面。在衬底平面方向上定义两彼此相交的第一方向和第三方向；所述第一方向和所述第三方向例如为彼此垂直的两个方向。在一些实施例中，所述半导体材料层110包括碳化硅外延层。进一步地，所述沟槽栅晶体管为碳化硅基沟槽栅晶体管。

[0083] 在本实施例中，栅极沟槽120的侧壁所在的平面与由第二方向和第三方向确定的平面平行；换言之，栅极沟槽120的侧壁所在的平面与第一方向垂直，第一电场屏蔽结构150和栅介质层130在栅极沟槽120的侧壁所在的平面上的投影即为第一电场屏蔽结构150和栅介质层130沿第一方向上的投影。此外，在本实施例中，栅极沟槽120包括彼此相对的两个侧壁，两个侧壁相互平行，栅极沟槽120沿第二方向的投影呈长方形（栅极沟槽120的俯视平面形状为长方形），两个侧壁对应长方形的两条长边。

[0084] 但是应当理解，本申请并不限于此，栅极沟槽120沿第二方向的投影也可以呈其它形状，例如三角形、正方形、五边形、六边形、圆形等。如此，栅极沟槽120可能包括多个沿不同平面方向延伸的侧壁，第一电场屏蔽结构150和栅介质层130在栅极沟槽120的侧壁所在的平面上的投影至少部分重合，指的是第一电场屏蔽结构150和栅介质层130在栅极沟槽120的任一侧壁所在的平面上的投影至少部分重合。对于栅极沟槽120沿第二方向的投影成圆形的情况，栅极沟槽120的侧壁所在的平面指的是外切面。

[0085] 第一电场屏蔽结构150至少部分设置在栅介质层130的侧面，从而改变栅极沟槽120侧面的电场分布，在一定程度上缓解了栅介质层130在底部转角处的电场集中效应。

[0086] 而半导体材料层110的下表面所在的平面即为衬底100顶表面所在的面，或理解为衬底平面。在半导体材料层110的下表面所在的平面上的投影也可以理解为是沿第二方向的投影。

[0087] 第二电场屏蔽结构160至少部分设置在栅介质层130的下方，实现对栅介质层130底部的直接保护。

[0088] 示例性地，衬底100为N+型半导体衬底；半导体材料层110为N型半导体层。

[0089] 示例性地，所述栅极沟槽120可以通过光刻工艺形成。具体的，先在所述半导体材料层110上沉积掩膜材料，再通过光刻和刻蚀工艺，在掩膜材料中定义出所述栅极沟槽120的预设形成位置，从而形成图案化的掩膜层。该工艺为本技术领域人员所熟知，此处不再详述。接着，以图案化的掩膜层为掩膜，对所述半导体材料层110进行刻蚀，直至形成所述栅极沟槽120。本实施例中，所述栅极沟槽120可以沿第三方向延伸。

[0090] 所述半导体材料层110位于所述栅极沟槽120下方的部分用以形成器件的漂移区。

[0091] 示例性地，所述栅介质层130可以是栅氧化层，具体地，所述栅氧化层可以通过氧化工艺形成，也可以通过沉积工艺形成，还可以是通过先氧化后沉积的工艺形成。对应所述栅极沟槽120，本实施例中的栅介质层130也可以沿第三方向延伸。

[0092] 示例性地，所述栅极140的材料可以与半导体材料层110的材料相同，也可以不同。在实际制备中，所述栅极140的材料可以是多晶硅。

[0093] 示例性地，如图1和图2所示，所述第一电场屏蔽结构150可以至少部分位于所述栅介质层130在第三方向的两侧，这样可以起到吸引电场，缓解所述栅介质层130底部转角处131的电场集中问题的作用。所述第一电场屏蔽结构150和所述栅介质层130在所述栅极沟槽的侧壁所在的平面上的投影至少部分重合可以包括：所述第一电场屏蔽结构150在第一方向上与所述栅介质层130抵接，两者在所述栅极沟槽的侧壁所在的平面上的投影部分重合，不重合的部分可以供晶体管工作时的导通电流流动。示例性地，所述第一电场屏蔽结构
150与所述半导体材料层110的导电类型不相同，这样，可以起到吸引或耗尽一部分电场的作用。所述第一电场屏蔽结构150和所述栅介质层130在所述栅极沟槽的侧壁所在的平面上的投影可以参见图4。

[0094] 容易理解地，由于栅介质层130底部转角处131比较薄弱，因此降低栅介质层130底部的电场强度主要指降低栅介质层130底部转角处131的电场强度，二者的目的是相同的。

[0095] 具体地，如图3所示，所述栅介质层130包括第一区域132，所述第一区域132为所述栅介质层130的底部转角处131的至少一部分；并且具体为满足以下条件的部分：该区域的外侧没有与之接触的第一电场屏蔽结构150，该区域的下方布置有第二电场屏蔽结构160；如此，在第一区域132的外侧没有布置第一电场屏蔽结构150，从而不影响沟道的形成，有利于电流流通，降低第一电场屏蔽结构150对沟槽栅晶体管的导通电阻的影响，栅介质层130位于该第一区域132内的部分主要依靠布置在下方的第二电场屏蔽结构160而受到保护。可以理解的，在一些实施例中，底部转角处131可以包括第一区域132，还可以包括第二区域，甚至第三区域等；在另一些实施例中，底部转角处131也可以仅包括第一区域132，换言之，整个底部转角处131均为第一区域132。

[0096] 示例性地，如图2和图3所示，所述第二电场屏蔽结构160位于所述栅介质层130的下方，即位于所述栅介质层130在第二方向上接近衬底100的一端。

[0097] 示例性地，所述第二电场屏蔽结构160与所述半导体材料层110的导电类型不相同，这样，可以起到屏蔽或耗尽一部分电场的作用。所述第二电场屏蔽结构160和所述栅介质层130在所述栅极沟槽的侧壁所在的平面上的投影可以参见图5和图6，其中图5仅示出了栅极140、栅介质层130、第一电场屏蔽结构150和第二电场屏蔽结构160的投影，图6仅示出第一电场屏蔽结构150和第二电场屏蔽结构160的投影。

[0098] 上述第一电场屏蔽结构150的设置，除了具有降低所述栅介质层130底部转角处131的电场强度的作用之外，也会产生减少沟槽栅晶体管工作时的导通电流流动的通道面积的不利影响，从而增大了器件的导通电阻。因此，设置的第一电场屏蔽结构150的形状和体积受到限制，进而使得降低所述栅介质层130底部转角处131的电场强度的效果也受限。
也因此本申请实施例还设置了第二电场屏蔽结构160，第一电场屏蔽结构150和第二电场屏蔽结构160相互配合，实现对栅介质层130底部的保护，同时尽可能降低对器件导通电阻的影响；具体地，一方面，通过第一电场屏蔽结构150改变栅极沟槽侧面的电场分布，在一定程度上缓解了栅介质层在底部转角处的电场集中效应；另一方面，对于底部转角处，其至少包括一第一区域132，在该第一区域的侧面，栅介质层的外侧壁与第一电场屏蔽结构之间不接触，从而不影响沟道的形成，有利于电流流通，而在该第一区域的下方设置第二电场屏蔽结构160，通过第二电场屏蔽结构160实现对栅介质层底部的保护，兼顾了栅介质层底部电场屏蔽效果和对沟槽栅晶体管的导通电阻的影响，使提高沟槽栅晶体管在工作稳定性和使用寿命方面的结构设置更灵活。

[0099] 需要说明的是，所述第一电场屏蔽结构和所述第二电场屏蔽结构均为对应于所述栅极沟槽的电场屏蔽结构。在所述第一电场屏蔽结构与所述栅极沟槽之间以及在所述第二电场屏蔽结构与所述栅极沟槽之间不包括其它栅极沟槽。

[0100] 示例性地，所述第一电场屏蔽结构150和所述第二电场屏蔽结构160的导电类型均为P型。所述第一电场屏蔽结构150和所述第二电场屏蔽结构160的离子掺杂浓度近似相等；在实际工艺中，二者的离子掺杂浓度可以在同一数量级的范围内。所述第一电场屏蔽结构
150又可以称为P pillar结构；所述第二电场屏蔽结构160又可以称为P shield结构。

[0101] 示例性地，所述栅介质层130还可以包括第二区域，所述外侧壁133位于第二区域内的部分与第一电场屏蔽结构150邻接。而在第二区域的下方，可以设置有第二电场屏蔽结构160，也可以不设置第二电场屏蔽结构160，从而在该第二区域主要依靠第一电场屏蔽结构150解决电场集中问题。具体地，在一可选实施例中，外底壁134位于第二区域内的部分在所述半导体材料层的下表面所在的平面上的投影落入第二电场屏蔽结构160在所述半导体材料层的下表面所在的平面上的投影的范围内；在另一可选实施例中，外底壁134位于第二区域内的部分在所述半导体材料层的下表面所在的平面上的投影不落入第二电场屏蔽结构160在所述半导体材料层的下表面所在的平面上的投影的范围内。不仅如此，考虑到电场屏蔽效果以及工艺流程复杂度等综合因素，一具体示例中，第一电场屏蔽结构150可以部分设置在第二区域的下方；换言之，外底壁134位于第二区域内的部分在所述半导体材料层的下表面所在的平面上的投影落入第一电场屏蔽结构150在所述半导体材料层的下表面所在的平面上的投影的范围内。

[0102] 在一些实施例中，所述第二电场屏蔽结构160与所述第一电场屏蔽结构150导电连接。示例性地，导电连接后，所述第二电场屏蔽结构160与所述第一电场屏蔽结构150连接为一个整体，能更有效地吸引电场，以减少或屏蔽集聚到所述栅介质层130底部转角处131的电场。

[0103] 在一些实施例中，所述第二电场屏蔽结构160和所述第一电场屏蔽结构150均连接至接地电位。这样，能更好的发挥屏蔽作用，以更好地实现减少栅介质层130底部转角处131的电场强度的作用。示例性地，连接至接地电位可以是连接至源极接触区180，由于源极接触区180一般是接地的，因此第二电场屏蔽结构160和第一电场屏蔽结构150可以通过源极接触区180连接至接地电位。应当说明的是，本文中连接至接地电位泛指连接至器件中的低电位的情况。

[0104] 在一些实施例中，如图7和图8所示，所述外底壁134位于所述第一区域132内的部分完全被所述第二电场屏蔽结构160包覆。第二电场屏蔽结构160与外底壁134位于所述第一区域132内的部分直接接触并且完全覆盖该部分，如此，缓解所述栅介质层130底部转角处131的电场集中问题的效果更好。而沟槽栅晶体管工作时的导通电流可以通过与第一区域132邻接的半导体材料层110流动，不影响沟槽栅晶体管的工作。

[0105] 在一些实施例中，如图1和图3所示，所述沟槽栅晶体管还包括：体区170和源极接触区180；所述体区170和所述源极接触区180与所述栅极沟槽120邻接，所述源极接触区180从所述半导体材料层110的上表面延伸至所述半导体材料层110的内部，所述体区170位于所述源极接触区180的下方；示例性地，所述体区170也叫基区，是形成沟道的主体层，所述体区170与所述半导体材料层110的导电类型相反。示例性地，该体区170为P型掺杂区（图中以P body 示出）。所述源极接触区180与所述半导体材料层110的导电类型相同。示例性地，该源极接触区180为N+掺杂区（图中以N+示出）。

[0106] 如图4所示，所述栅介质层130的外侧壁包括第一部分1331和第二部分1332；其中，所述第一部分1331和所述第一电场屏蔽结构150在所述栅极沟槽的侧壁所在的平面上的投影重合，所述第二部分1332与所述体区170和所述源极接触区180邻接。示例性地，这里的第二部分1332的底部转角处131是位于所述第一区域132内的，第一部分1331的底部转角处131是位于所述第二区域内的。

[0107] 在一些实施例中，如图1和图2所示，所述沟槽栅晶体管还包括：

[0108] 第一电场屏蔽结构接触区190，所述第一电场屏蔽结构接触区190位于所述第一电场屏蔽结构150在第二方向的上方。所述第一电场屏蔽结构接触区190与所述第一电场屏蔽结构150和所述源极接触区180均导电连接，所述第一电场屏蔽结构150和所述第二电场屏蔽结构160均通过所述第一电场屏蔽结构接触区190与所述源极接触区180导电连接，从而连接至接地电位。所述第一电场屏蔽结构接触区190与所述半导体材料层110的导电类型相反，与所述第一电场屏蔽结构150和所述第二电场屏蔽结构160的导电类型相同，但掺杂浓度高于所述第一电场屏蔽结构150。示例性地，第一电场屏蔽结构接触区190为P+掺杂区；并通过对第一电场屏蔽结构150的顶部进行重掺杂而形成。

[0109] 在一些实施例中，如图1和图2所示，所述沟槽栅晶体管还包括：金属布线层200。该金属布线层200用于实现栅极140和源极接触区180与外部电路的导电连接。

[0110] 实施例二

[0111] 本实施例为在实施例一的基础上，对第一电场屏蔽结构、第二电场屏蔽结构等结构进行了更多的改进，使得实施更灵活，下面仅对与实施例一不同之处进行介绍：

[0112] 本实施例中，如图9和图10所示，所述第二电场屏蔽结构160包括第一第二电场屏蔽单元161和第二第二电场屏蔽单元162，所述第一第二电场屏蔽单元161和所述第二第二电场屏蔽单元162之间存在第一间隙。示例性地，第二电场屏蔽结构160在第三方向上并未完全包覆所述栅介质层130的底部，而是分成两部分，一部分为第一第二电场屏蔽单元161，另一部分为第二第二电场屏蔽单元162，两个单元之间存在第一间隙，这样既可以屏蔽电场，也可以减少对沟槽栅晶体管导通电阻的影响。可选地，第一间隙可以位于所述第二电场屏蔽结构160在第三方向的中间，这样，使栅介质层130底部的电场更均匀。

[0113] 在一些实施例中，如图9和图10所示，所述第一电场屏蔽结构150可以包括第一第一电场屏蔽单元151和第二第一电场屏蔽单元152，所述第一第一电场屏蔽单元151和所述第二第一电场屏蔽单元152之间存在第二间隙，这样，既可以屏蔽电场，也可以减少对沟槽栅晶体管导通电阻的影响。

[0114] 所述第一间隙的距离小于所述第二间隙的距离。第一间隙的距离在附图中表示为L1，第二间隙的距离在附图中表示为L2，即，L1＜L2。由于第一电场屏蔽结构150一般分布于所述栅介质层130的两侧（不一定接触），主要改变栅极沟槽120侧面的电场分布；而第二电场屏蔽结构160一般分布于所述栅介质层130的下方（不一定接触），主要对栅介质层130的底部产生直接的保护作用。因此，设置L1＜L2更有利于第二电场屏蔽结构160发挥作用。

[0115] 在一些实施例中，如图9和图10所示，所述第二电场屏蔽结构160可以与所述第一电场屏蔽结构150存在重叠区域，所述重叠区域的离子掺杂浓度大于所述第二电场屏蔽结构160和所述第一电场屏蔽结构150任意之一的离子掺杂浓度。这样，可以使得所述第二电场屏蔽结构160与所述第一电场屏蔽结构150形成良好的导电接触，从而使两者都能良好的导电连接至源极接触区180，也就是良好的导电连接至接地电位。

[0116] 实施例三

[0117] 本实施例为在实施例二的基础上，对第一电场屏蔽结构、第二电场屏蔽结构等结构进行了更多的改进，使得实施更灵活，下面仅对与实施例二不同之处进行介绍：

[0118] 本实施例中，如图11和图12所示，所述第二电场屏蔽结构160与所述第一电场屏蔽结构150之间也可以不必然存在重叠区域，而是通过二者边界邻接形成导电连接。如此，第一电场屏蔽结构150和第二电场屏蔽结构160各个位置处的离子掺杂浓度更加均衡；但本实施例对制备工艺的要求更加严苛，如果第一电场屏蔽结构150和第二电场屏蔽结构160的边界没有连接，则有可能导致第二电场屏蔽结构160无法连接到接地电位。

[0119] 应当理解，虽然本实施例以实施例二为基础示出，但第二电场屏蔽结构160与第一电场屏蔽结构150之间不存在重叠区域显然也适用于包括实施例一在内的其它各实施例。

[0120] 实施例四

[0121] 本实施例为在实施例一的基础上，对第一电场屏蔽结构、第二电场屏蔽结构等结构进行了更多的改进，使得实施更灵活，下面仅对与实施例一不同之处进行介绍：

[0122] 本实施例中，如图13‑图16所示，所述第二电场屏蔽结构160与所述栅介质层130的外底壁之间存在第三间隙。这样，既可以屏蔽电场，也可以减少对沟槽栅晶体管导通电阻的影响，是一种可选的实施方式。第三间隙的距离在附图中表示为L3。

[0123] 应当理解，虽然本实施例以实施例一为基础示出，但第二电场屏蔽结构160与栅介质层130的外底壁之间存在第三间隙的设置方式显然也适用于其它各实施例。

[0124] 实施例五

[0125] 本实施例为在实施例四的基础上，对第一电场屏蔽结构、第二电场屏蔽结构等结构进行了更多的改进，使得实施更灵活，下面仅对与实施例四不同之处进行介绍：

[0126] 本实施例中，如图17‑图20所示，所述第一电场屏蔽结构150与所述栅介质层130的外侧壁之间存在第四间隙；这样，既可以屏蔽电场，也可以减少对沟槽栅晶体管导通电阻的影响，是一种可选的实施方式。第四间隙的距离在附图中表示为L4。

[0127] 如图19和图20所示，所述第二电场屏蔽结构160包括主屏蔽区163和辅屏蔽区164，所述主屏蔽区163位于所述栅介质层130的正下方，所述辅屏蔽区164穿过所述第四间隙以连接所述主屏蔽区163和所述第一电场屏蔽结构150。这里，所述辅屏蔽区164主要用于将主屏蔽区163导电连接至所述第一电场屏蔽结构150，以使得第二电场屏蔽结构160整体能够连接至接地电位。

[0128] 进一步地，辅屏蔽区164沿第三方向上的长度小于主屏蔽区163沿第三方向上的长度。辅屏蔽区164主要起到连接主屏蔽区163与第一电场屏蔽结构150的作用，减小辅屏蔽区164沿第三方向上的长度有利于减少对电流导通通道的占用，从而有利于减少对沟槽栅晶体管导通电阻的影响。

[0129] 应当理解，虽然本实施例以实施例四为基础示出，但第一电场屏蔽结构150与栅介质层130的外侧壁之间存在第四间隙的设置方式显然也适用于其它各实施例。例如，第一电场屏蔽结构150与栅介质层130的外侧壁之间存在第四间隙，但第二电场屏蔽结构160与栅介质层130的外底壁之间可以不存在第三间隙，而是如实施例一一样，第二电场屏蔽结构160与栅介质层130的外底壁之间直接接触。

[0130] 实施例六

[0131] 本实施例为在实施例二和实施例五的基础上，对第一电场屏蔽结构、第二电场屏蔽结构等结构进行了更多的改进，使得实施更灵活，下面仅对与实施例五不同之处进行介绍：

[0132] 本实施例中，如图21所示，所述第一电场屏蔽结构150与所述栅介质层130的外侧壁之间存在第四间隙，所述第二电场屏蔽结构160包括相互分离的第一第二电场屏蔽单元161和第二第二电场屏蔽单元162，对于每一个第二电场屏蔽单元均包括各自的主屏蔽区和辅屏蔽区。如，第一第二电场屏蔽单元161包括第一主屏蔽区1613和第一辅屏蔽区1614；第二第二电场屏蔽单元162包括第二主屏蔽区1623和第二辅屏蔽区1624。这样，可以进一步减少导通电阻。关于第四间隙、主屏蔽区和辅屏蔽区、第一第二电场屏蔽单元161和第二第二电场屏蔽单元162可以参考上述实施例，这里不再赘述。

[0133] 实施例七

[0134] 本实施例为在实施例六的基础上，对第一电场屏蔽结构、第二电场屏蔽结构等结构进行了更多的改进，使得实施更灵活，下面仅对与实施例六不同之处进行介绍：

[0135] 本实施例中，如图22所示，对于每一个主屏蔽区而言，可以仅通过一个辅屏蔽区与第一电场屏蔽结构150连接。例如，第一主屏蔽区1613通过位于其左侧的第一辅屏蔽区1614与第一电场屏蔽结构150左上角的部分连接；第二主屏蔽区1623通过位于其右侧的第二辅屏蔽区1624与第一电场屏蔽结构150右下角的部分连接；这里，左、右、上、下均以图中的方位描述。如此，可以进一步减少对电流导通通道的占用，从而有利于减少对沟槽栅晶体管导通电阻的影响。

[0136] 进一步地，对于相邻的两电场屏蔽单元而言（例如图中第一第二电场屏蔽单元161和第二第二电场屏蔽单元162），辅屏蔽区分别设置在主屏蔽区的不同侧，如第一辅屏蔽区1614设置在第一主屏蔽区1613的一侧（图中具体为左侧），则第二辅屏蔽区1624设置在第二主屏蔽区1623的另一侧（图中具体为右侧）。

[0137] 实施例八

[0138] 本申请实施例还提供了一种沟槽栅晶体管的制备方法，可以用于制备上述实施例提供的沟槽栅晶体管，结合图23至图28，所述方法包括：

[0139] 步骤201：提供衬底100，在所述衬底100上形成有第一外延半导体材料层，参见图24。第一外延半导体材料层后续将形成为半导体材料层110的一部分，因此可参考图24中附图标记110；

[0140] 步骤202：在所述第一外延半导体材料层的上表面进行离子注入，形成第二电场屏蔽结构160，参见图25；

[0141] 步骤203：在所述第一外延半导体材料层上形成第二外延半导体材料层；

[0142] 步骤204：在所述第二外延半导体材料层的上表面进行离子注入，形成第一电场屏蔽结构150，参见图26；

[0143] 步骤205：形成从所述第二外延半导体材料层的上表面延伸至所述第二外延半导体材料层的内部的栅极沟槽120，在所述栅极沟槽120内依次形成栅介质层130和栅极140，参见图27；其中，所述第一电场屏蔽结构150和所述栅介质层130在所述栅极沟槽的侧壁所在的平面上的投影至少部分重合，所述第二电场屏蔽结构160和所述栅介质层130在所述半导体材料层的下表面所在的平面上的投影至少部分重合。所述第一电场屏蔽结构150和所述第二电场屏蔽结构160均为对应于所述栅极沟槽的电场屏蔽结构。

[0144] 示例性地，参见图25，上述步骤202中，所述第一外延半导体材料层为上述沟槽栅晶体管实施例中的半导体材料层110的一部分，即将半导体材料层110分两次生长。这样，从所述第一外延半导体材料层的上表面进行离子注入形成第二电场屏蔽结构160，注入深度比较浅。因此离子注入所需的能量较小，所需的时间少，可以大大减少离子注入机台的作业时间，生产效率高；并且，更便于控制第二电场屏蔽结构160的形成位置。在一些实施例中，所述半导体材料层110包括碳化硅外延层。进一步地，所述沟槽栅晶体管为碳化硅基沟槽栅晶体管。示例性地，所述第二电场屏蔽结构160形成于预设形成栅介质层130的下方。这样可以起到屏蔽电场，减少所述栅介质层130底部转角处131的电场强度的作用。示例性地，本实施例中，所述半导体材料层110的导电类型可以是N型，所述第二电场屏蔽结构160的导电类型可以是P型，所述注入的离子可以是硼、铟、镓等至少一种P型离子。

[0145] 示例性地，上述步骤203中，在形成第二电场屏蔽结构160的基础上继续生长第二外延半导体材料层，第一外延半导体材料层加第二外延半导体材料层就形成上述实施例中的半导体材料层110。

[0146] 示例性地，参见图26，上述步骤204中，第一电场屏蔽结构150形成位置与预设形成所述栅介质层130的位置相对应，例如所述第一电场屏蔽结构150和所述栅介质层130在所述栅极沟槽的侧壁所在的平面上的投影至少部分重合。在图26所示的实施例八中，具体可以为所述第一电场屏蔽结构150设置于所述栅介质层130在第三方向的两侧的部分区域。第一电场屏蔽结构150的延伸方向可以与栅介质层130的延伸方向相垂直。这样可以起到吸引电场，减少所述栅介质层130底部转角处的电场强度的作用。

[0147] 需要说明的是，所述第一电场屏蔽结构和所述第二电场屏蔽结构均为对应于所述栅极沟槽的电场屏蔽结构。在所述第一电场屏蔽结构与所述栅极沟槽之间以及在所述第二电场屏蔽结构与所述栅极沟槽之间不包括其它栅极沟槽。

[0148] 示例性地，参见图27，上述步骤205中，所述栅极沟槽120可以通过光刻工艺形成。具体的，先在所述半导体材料层110上沉积掩膜材料，再通过光刻和刻蚀工艺，在掩膜材料中定义出所述栅极沟槽120的预设形成位置，从而形成图案化的掩膜层。该工艺为本技术领域人员所熟知，此处不再详述。接着，以图案化的掩膜层为掩膜，对所述半导体材料层110进行刻蚀，直至形成所述栅极沟槽120。本实施例中，所述栅极沟槽120可以沿第三方向延伸。

[0149] 在一些实施例中，在所述第二外延半导体材料层的上表面进行离子注入，形成第一电场屏蔽结构150之后，所述方法还包括：通过离子注入形成体区170和源极接触区180，所述体区170和所述源极接触区180与所述栅极沟槽120邻接，所述源极接触区180从所述半导体材料层110的上表面延伸至所述半导体材料层110的内部，所述体区170位于所述源极接触区180的下方。所述体区170与所述半导体材料层110的导电类型相反，所述源极接触区180与所述半导体材料层110的导电类型相同。所述源极接触区180的掺杂浓度大于所述半导体材料层110。

[0150] 示例性地，所述形成体区170和源极接触区180，可以在形成所述栅极沟槽120之前，这样，光刻工艺的掩膜图案更简单。能够理解，形成体区170和源极接触区180，也可以在形成所述栅极沟槽120之后。

[0151] 示例性地，所述形成体区170和源极接触区180，可以包括：先通过第一离子注入形成体区170，再在体区170上进行第二离子注入形成源极接触区180，第二离子注入的导电类型与第一离子注入的导电类型相反。

[0152] 在一些实施例中，在所述第二外延半导体材料层的上表面进行离子注入，形成第一电场屏蔽结构150之后，所述方法还包括：通过离子注入形成第一电场屏蔽结构接触区190，所述第一电场屏蔽结构接触区190位于所述第一电场屏蔽结构150在第二方向的上方。
所述第一电场屏蔽结构接触区190与所述第一电场屏蔽结构150和所述源极接触区180均导电连接，所述第一电场屏蔽结构150和所述第二电场屏蔽结构160均通过所述第一电场屏蔽结构接触区190与所述源极导电连接。所述第一电场屏蔽结构接触区190与所述半导体材料的导电类型相反，与所述第一电场屏蔽结构150和所述第二电场屏蔽结构160的导电类型相同，但掺杂浓度大于所述第一电场屏蔽结构150。

[0153] 在一些实施例中，在形成栅介质层130和栅极140之后，参见图28，所述方法还包括：形成金属布线层200。

[0154] 实施例九

[0155] 本申请实施例还提供了一种沟槽栅晶体管的制备方法，可以用于制备上述实施例所述的沟槽栅晶体管，结合图29至图34，所述方法包括：

[0156] 步骤301：提供衬底100，在所述衬底100上形成有半导体材料层110，参见图30；

[0157] 步骤302：在所述半导体材料层110的上表面进行离子注入，形成第一电场屏蔽结构150，参见图31；

[0158] 步骤303：形成从所述半导体材料层110的上表面延伸至所述半导体材料层110的内部的栅极沟槽120；

[0159] 步骤304：在所述栅极沟槽120的底部进行离子注入，形成第二电场屏蔽结构160；

[0160] 步骤305：在所述栅极沟槽120内依次形成栅介质层130和栅极140，参见图33；其中，所述第一电场屏蔽结构150和所述栅介质层130在所述栅极沟槽的侧壁所在的平面上的投影至少部分重合。

[0161] 从上述步骤可见，本实施例与实施例八的主要区别在于，本实施例的半导体材料层110是一次外延生长形成的，实施例八是分两次外延生长形成的，因此相应的所述第一电场屏蔽结构150和所述第二电场屏蔽结构160的形成顺序有所不同，下面仅对不同之处进行介绍，相同的部分不再赘述。

[0162] 示例性地，上述步骤302中，形成第一电场屏蔽结构150，此时，第二电场屏蔽结构160还未形成。

[0163] 示例性地，上述步骤303中，形成栅极沟槽120，此时，第二电场屏蔽结构160还未形成，无需考虑栅极沟槽120的开槽位置与第二电场屏蔽结构160的形成位置之间的对准问题。然后，由于在形成第二电场屏蔽结构160时，栅极沟槽120不仅通过底壁暴露出半导体材料层110，而且在侧壁上也暴露出半导体材料层110；如此，在进行离子注入时，有可能导致对栅极沟槽120的侧壁也进行了掺杂，从而影响沟道的性能，这一问题在实施例八中可以得到很好的避免。

[0164] 需要说明的是，本申请提供的沟槽栅晶体管实施例与沟槽栅晶体管的制备方法实施例属于同一构思；各实施例所记载的技术方案中各技术特征之间，在不冲突的情况下，可以任意组合。但需要进一步说明的是，本申请实施例提供的沟槽栅晶体管，其各技术特征组合已经可以解决本申请所要解决的技术问题；因而，本申请实施例所提供的沟槽栅晶体管可以不受本申请实施例提供的沟槽栅晶体管的制备方法的限制，任何能够形成本申请实施例所提供的沟槽栅晶体管结构的制备方法所制备的沟槽栅晶体管均在本申请保护的范围之内。

[0165] 应当理解，以上实施例均为示例性的，不用于包含权利要求所包含的所有可能的实施方式。在不脱离本公开的范围的情况下，还可以在以上实施例的基础上做出各种变形和改变。同样的，也可以对以上实施例的各个技术特征进行任意组合，以形成可能没有被明确描述的本发明的另外的实施例。因此，上述实施例仅表达了本发明的几种实施方式，不对本发明专利的保护范围进行限制。