逐次逼近型模数转换器及模数转换方法

摘要

本申请提供一种逐次逼近型模数转换器及模数转换方法。该转换器包括：比较器、接在比较器正相输入端的正相电容网络、接在比较器反相输入端的反相电容网络、接在比较器输出端的SAR逻辑电路，其中，正相电容网络和反相电容网络共包括比输出二进制编码位数少一个的电容对，通过对正相高位电容阵列和反相高位电容阵列、正相低位电容阵列和反相低位电容阵列结构改进、对正相低位电容阵列和反相低位电容阵列最低位引入共模电平、对电容阵列开关时序优化，省去了传统逐次逼近型模数转换器高位电容阵列的最高位电容对和低位电容阵列的最高位电容对，达到N个电容对实现分辨率为N+1位的效果，整个开关电容网络总电容也降低50%左右。

权利要求

1.一种逐次逼近型模数转换器，其特征在于，包括：比较器、接在所述比较器正相输入端的正相电容网络、接在所述比较器反相输入端的反相电容网络、接在所述比较器输出端的SAR逻辑电路；

所述正相电容网络包括正相高位电容阵列、正相低位电容阵列和桥接电容Cbri，所述正相高位电容阵列包括m个电容，所述正相低位电容阵列包括 个电容；所述正相高位电容阵列中各电容的公共连接端连接所述比较器正相输入端和所述桥接电容Cbri的一端、以及通过正相开关Sp接正极性输入信号；所述正相低位电容阵列中各电容的公共连接端连接所述桥接电容Cbri的另一端；

所述反相电容网络包括反相高位电容阵列、反相低位电容阵列和桥接电容CCbri；所述反相高位电容阵列包括m个电容，所述反相低位电容阵列包括 个电容；所述反相高位电容阵列中各电容的公共连接端连接比较器反相输入端和所述桥接电容CCbri的一端、以及通过反相开关Sn接负极性输入信号；所述反相低位电容阵列中各电容的公共连接端连接所述桥接电容CCbri的另一端；

所述SAR逻辑电路用于采用外部输入CLK信号作为时钟信号、以及用于根据所述比较器的输出结果输出电容阵列控制信号和输出转换结果；所述电容阵列控制信号用于控制电容C0和电容CC0分别通过开关S0和开关SS0接高电平或低电平或共模电平，以及用于控制电容Ci和电容CCi分别通过对应的开关Si和SSi接高电平或低电平，其中，1≤i≤l+m；

所述比较器的正相输入端电压和反相输入端电压在维持所述正相电容网络和所述反相电容网络电荷量保持不变的前提下更新；

a‑1

其中，所述正相高位电容阵列中电容Cl+a的容值为2 C，正相低位电容阵列中电容C0的b‑1容值为C，电容Cb的容值为2 C，所述桥接电容Cbri的容值为 ；

a‑1

所述反相高位电容阵列中电容CCl+a的容值为2 C，反相低位电容阵列中电容CC0的容值b‑1为C，电容CCb的容值为2 C，所述桥接电容CCbri的容值为 ；

其中，a为 的自然数，其中b为 的自然数。

2.根据权利要求1所述的逐次逼近型模数转换器，其特征在于，所述共模电平与所述高电平、所述低电平的数值关系为： ；

其中， 为所述共模电平， 为所述高电平， 为所述低电平。

3.一种模数转换方法，用于控制如权利要求1至2中任一项所述的逐次逼近型模数转换器，其特征在于，所述方法包括：采样阶段：

闭合正相开关Sp，正相电容网络中最高位的电容Cl+m通过开关Sl+m接低电平，其余电容分别通过相对应开关接高电平；闭合反相开关Sn，反相电容网络中最高位的电容CCl+m通过开关SSl+m接高电平，其余电容分别通过相对应开关接低电平；

第一次比较：

断开所述正相开关Sp和所述反相开关Sn，所述正相电容网络和所述反相电容网络中各电容所接电平保持不变，在比较器的正相输入端电压大于反相输入端电压时置二进制编码最高位为1，即第 位为1，在所述比较器正相输入端电压小于反相输入端电压时置二进制编码最高位为0，即第 位为0；

第i次比较；其中，i为 的自然数：

在二进制编码第 位为1时，控制所述正相电容网络中电容Cl+m+1‑i接低电平，控制所述反相电容网络中电容CCl+m+1‑i接高电平，维持所述正相电容网络和所述反相电容网络中其余电容的接入电平不变，在所述比较器的正相输入端电压大于反相输入端电压时置二进制编码第 位为1，在所述比较器的正相输入端电压小于反相输入端电压时置二进制编码第 位为0；

在二进制编码第 位为0时，控制所述正相电容网络中电容Cl+m+2‑i接高电平，控制所述反相电容网络中电容CCl+m+2‑i接高低平，控制所述正相电容网络中电容Cl+m+1‑i接低电平，控制所述反相电容网络中电容CCl+m+1‑i接高电平，维持所述正相电容网络和所述反相电容网络中其余电容的接入电平不变，在所述比较器的正相输入端电压大于反相输入端电压时置二进制编码第 位为1，在所述比较器的正相输入端电压小于反相输入端电压时置二进制编码第 位为0；

第 次比较：

在二进制编码第3位为1时，控制所述正相电容网络中电容C0接共模电平，控制所述反相电容网络中电容CC0接共模电平，维持所述正相电容网络和所述反相电容网络中其余电容的接入电平不变，在所述比较器的正相输入端电压大于反相输入端电压时置二进制编码第

2位为1，在所述比较器的正相输入端电压小于反相输入端电压时置二进制编码第2位为0；

在二进制编码第3位为0时，控制所述正相电容网络中电容C0接共模电平，电容C1接高电平，控制所述反相电容网络中电容CC0接共模电平，电容CC1接低电平，维持所述正相电容网络和所述反相电容网络中其余电容的接入电平不变，在所述比较器的正相输入端电压大于反相输入端电压时置二进制编码第2位为1，在所述比较器的正相输入端电压小于反相输入端电压时置二进制编码第2位为0；

第 次比较：

在二进制编码第2位为1时，控制所述正相电容网络中电容C0接低电平，维持所述正相电容网络和所述反相电容网络中其余电容的接入电平不变，在所述比较器的正相输入端电压大于反相输入端电压时置二进制编码第1位为1，在所述比较器的正相输入端电压小于反相输入端电压时置二进制编码第1位为0；

在二进制编码器第2位为0时，控制所述反相电容网络中电容CC0接低电平，维持所述正相电容网络和所述反相电容网络中其余电容的接入电平不变，在所述比较器的正相输入端电压大于反相输入端电压时置二进制编码第1位为1，在所述比较器的正相输入端电压小于反相输入端电压时置二进制编码第1位为0。

说明书

逐次逼近型模数转换器及模数转换方法

技术领域

[0001] 本申请涉及电子电路技术领域，特别是涉及一种逐次逼近型模数转换器及模数转换方法。

背景技术

[0002] 逐次逼近型模数转换器是一种中高精度、中等速率、超低功耗的模数转换器。对于无线传感网、便携式设备等应用来说，模数转换器被要求能够工作在低电源电压下。

[0003] 然而，随着电源电压的降低，电路的增益受到了限制，而逐次逼近型模数转换器的结构只包括比较器、数模转换器和逐次逼近寄存器，不需要提供增益的电路。数字电路的功耗会随着工艺尺寸缩减比例不断减小，而模拟电路的功耗很难随着工艺的进步而同步减小。

[0004] 电容型逐次逼近型模数转换器在高分辨率情况下，需要使用大电容，不仅充放电功耗大，而且制作大电容浪费芯片面积。

发明内容

[0005] 基于此，有必要针对上述背景技术的不足，提供一种逐次逼近型模数转换器及模数转换方法。

[0006] 第一方面，本申请提供一种逐次逼近型模数转换器，包括：

[0007] 比较器、接在所述比较器正相输入端的正相电容网络、接在所述比较器反相输入端的反相电容网络、接在所述比较器输出端的SAR逻辑电路；

[0008] 正相电容网络包括正相高位电容阵列、正相低位电容阵列和桥接电容Cbri，正相高位电容阵列包括m个电容，正相低位电容阵列包括 个电容；正相高位电容阵列中各电容的公共连接端连接比较器正相输入端和桥接电容Cbri的一端、以及通过正相开关Sp接正极性输入信号；正相低位电容阵列中各电容的公共连接端连接桥接电容Cbri的另一端；

[0009] 反相电容网络包括反相高位电容阵列、反相低位电容阵列和桥接电容CCbri；反相高位电容阵列包括m个电容，反相低位电容阵列包括 个电容；反相高位电容阵列中各电容的公共连接端连接比较器反相输入端和桥接电容CCbri的一端、以及通过反相开关Sn接负极性输入信号，反相低位电容阵列中各电容的公共连接端连接桥接电容CCbri的另一端；

[0010] SAR逻辑电路用于采用外部输入CLK信号作为时钟信号、以及用于根据比较器的输出结果输出电容阵列控制信号和输出转换结果；电容阵列控制信号用于控制电容C0和电容CC0分别通过开关S0和开关SS0接高电平或低电平或共模电平，以及用于控制电容Ci（1≤i≤l+m）和电容CC（i 1≤i≤l+m）分别通过对应的开关S（i 1≤i≤l+m）和SSi（1≤i≤l+m）接高电平或低电平；

[0011] 比较器的正相输入端电压和反相输入端电压在维持正相电容网络和反相电容网络电荷量保持不变的前提下更新。

[0012] 在其中一个实施例中，正相高位电容阵列中电容Cl+a的容值为2a‑1C，正相低位电容b‑1阵列中电容C0的容值为C，电容Cb的容值为2 C，桥接电容Cbri的容值为 ；

[0013] 反相高位电容阵列中电容CCl+a的容值为2a‑1C，反相低位电容阵列中电容CC0的容b‑1值为C，电容CCb的容值为2 C，桥接电容CCbri的容值为 ；

[0014] 其中，a为 的自然数，其中b为 的自然数。

[0015] 在其中一个实施例中，共模电平与高电平、低电平的数值关系为：；

[0016] 其中， 为共模电平， 为高电平， 为低电平。

[0017] 第二方面，本申请提供一种模数转换方法，用于控制如本申请第一方面提供的逐次逼近型模数转换器，该方法包括：

[0018] 采样阶段：

[0019] 闭合正相开关Sp，正相电容网络中最高位的电容Cl+m通过开关Sl+m接低电平，其余电容分别通过相对应开关接高电平；闭合反相开关Sn，反相电容网络中最高位的电容CCl+m通过开关SSl+m接高电平，其余电容分别通过相对应开关接低电平；

[0020] 第一次比较：

[0021] 断开正相开关Sp和反相开关Sn，正相电容网络和反相电容网络中各电容所接电平保持不变，在比较器的正相输入端电压大于反相输入端电压时置二进制编码最高位为1，即第 位为1，在比较器正相输入端电压小于反相输入端电压时置二进制编码最高位为0，即第 位为0；

[0022] 第i次比较；其中，i为 的自然数：

[0023] 在二进制编码第 位为1时，控制正相电容网络中电容Cl+m+1‑i接低电平，控制反相电容网络中电容CCl+m+1‑i接高电平，维持正相电容网络和反相电容网络中其余电容的接入电平不变，在比较器的正相输入端电压大于反相输入端电压时置二进制编码第位为1，在比较器的正相输入端电压小于反相输入端电压时置二进制编码第位为0；

[0024] 在二进制编码第 位为0时，控制正相电容网络中电容Cl+m+2‑i接高电平，控制反相电容网络中电容CCl+m+2‑i接高低平，控制正相电容网络中电容Cl+m+1‑i接低电平，控制反相电容网络中电容CCl+m+1‑i接高电平，维持正相电容网络和反相电容网络中其余电容的接入电平不变，在比较器的正相输入端电压大于反相输入端电压时置二进制编码第位为1，在比较器的正相输入端电压小于反相输入端电压时置二进制编码第位为0；

[0025] 第 次比较：

[0026] 在二进制编码第3位为1时，控制正相电容网络中电容C0接共模电平，控制反相电容网络中电容CC0接共模电平，维持正相电容网络和反相电容网络中其余电容的接入电平不变，在比较器的正相输入端电压大于反相输入端电压时置二进制编码第2位为1，在比较器的正相输入端电压小于反相输入端电压时置二进制编码第2位为0；

[0027] 在二进制编码第3位为0时，控制正相电容网络中电容C0接共模电平，电容C1接高电平，控制反相电容网络中电容CC0共模电平，电容CC1接低电平，维持正相电容网络和反相电容网络中其余电容的接入电平不变，在比较器的正相输入端电压大于反相输入端电压时置二进制编码第2位为1，在比较器的正相输入端电压小于反相输入端电压时置二进制编码第2位为0；

[0028] 第 次比较：

[0029] 在二进制编码第2位为1时，控制正相电容网络中电容C0接低电平，维持正相电容网络和反相电容网络中其余电容的接入电平不变，在比较器的正相输入端电压大于反相输入端电压时置二进制编码第1位为1，在比较器的正相输入端电压小于反相输入端电压时置二进制编码第1位为0；

[0030] 在二进制编码器第2位为0时，控制反相电容网络中电容CC0接低电平，维持正相电容网络和反相电容网络中其余电容的接入电平不变，在比较器的正相输入端电压大于反相输入端电压时置二进制编码第1位为1，在比较器的正相输入端电压小于反相输入端电压时置二进制编码第1位为0。

[0031] 本申请提供一种逐次逼近型模数转换器及模数转换方法。该转换器包括：比较器、接在比较器正相输入端的正相电容网络、接在比较器反相输入端的反相电容网络、接在比较器输出端的SAR逻辑电路，其中，正相电容网络和反相电容网络共包括比输出二进制编码位数少一个的电容对，通过对正相高位电容阵列和反相高位电容阵列、正相低位电容阵列和反相低位电容阵列结构改进、对正相低位电容阵列和反相低位电容阵列最低位引入共模电平、对电容阵列开关时序优化，省去了传统逐次逼近型模数转换器高位电容阵列的最高位电容对和低位电容阵列的最高位电容对，达到N个电容对实现分辨率为N+1位的效果，整个开关电容网络总电容也降低50%左右。随着电容的减小，充放电电流也相应减小，从而降低了整体功耗，减小了芯片面积。

附图说明

[0032] 为了更清楚地说明本申请实施例中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

[0033] 图1为一实施例的逐次逼近型模数转换器的电路结构图；

[0034] 图2为一实施例的4位输出的逐次逼近型模数转换器的电路结构图；

[0035] 图3为一实施例的模数转换方法中采样阶段和二进制编码最高位的比较阶段的过程示意图；

[0036] 图4为一实施例的模数转换方法中当最高位置为1时剩余比较阶段的过程示意图；

[0037] 图5为一实施例中的模数转换方法中当最高位置为0时剩余比较阶段的过程示意图。

具体实施方式

[0038] 为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使本申请的公开内容更加透彻全面。

[0039] 除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。

[0040] 可以理解，以下实施例中的“连接”，如果被连接的电路、模块、单元等相互之间具有电信号或数据的传递，则应理解为“电连接”、“通信连接”等。

[0041] 在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应当理解的是，术语“包括/包含”或“具有”等指定所陈述的特征、整体、步骤、操作、组件、部分或它们的组合的存在，但是不排除存在或添加一个或更多个其他特征、整体、步骤、操作、组件、部分或它们的组合的可能性。

[0042] 下面结合附图对发明的技术方案进行详细说明，应理解这些实施例仅用于说明本发明而不用于限制本发明的保护范围，在阅读了本发明之后，本领域技术人员对本发明的各种等价形式的修改均落于本申请所附权利要求所限定的范围。

[0043] 在一个实施例中，如图1所示，提供一种逐次逼近型模数转换器，包括：比较器、接在比较器正相输入端的正相电容网络、接在比较器反相输入端的反相电容网络、接在比较器输出端的SAR（Successive Approximation Register，逐次逼近寄存器）逻辑电路。其中，正相电容网络和反相电容网络可以作为整体被称为开关电容网络。

[0044] 正相电容网络包括正相高位电容阵列、正相低位电容阵列和桥接电容Cbri；正相高位电容阵列包括m个电容，正相低位电容阵列包括 个电容；正相高位电容阵列中各电容的公共连接端连接比较器正相输入端和桥接电容Cbri的一端、以及通过正相开关Sp接正极性输入信号 ，正相低位电容阵列中各电容的公共连接端连接桥接电容Cbri另一端；反相电容网络包括反相高位电容阵列、反相低位电容阵列和桥接电容CCbri；反相高位电容阵列包括m个电容，反相低位电容阵列包括 个电容；反相高位电容阵列中各电容的公共连接端连接比较器反相输入端和桥接电容CCbri的一端、以及通过反相开关Sn接负极性输入信号，反相低位电容阵列中各电容的公共连接端连接桥接电容CCbri的另一端。该逐次逼近型模数转换器的高位电容阵列（正相和反相）包括m个电容对，低位电容阵列（正相和反相）包括 个电容对，可以实现 位二进制编码输出。

[0045] SAR逻辑电路采用外部输入CLK信号作为时钟信号，根据比较器输出结果，输出电容阵列控制信号和输出结果Dout。SAR逻辑电路根据比较器的输出结果，确定电容阵列控制信号，所述电容阵列控制信号用于控制正相电容网络中的电容C0和反相电容网路中的电容CC0分别通过开关S0和开关SS0接高电平 或低电平 或共模电平 ，以及，控制其余电容Ci（1≤i≤l+m）和电容CCi（1≤i≤l+m）分别通过开关S（i 1≤i≤l+m）和SS（i 1≤i≤l+m）接高电平 或低电平 。

[0046] 比较器的正相输入端电压和反相输入端电压在维持正相电容网络和反相电容网络电荷量保持不变的前提下更新。

[0047] 上述逐次逼近型模数转换器包括：比较器、接在比较器正相输入端的正相电容网络、接在比较器反相输入端的反相电容网络、接在比较器输出端的SAR逻辑电路，其中，正相电容网络和反相电容网络共包括比输出二进制编码位数少一个的电容对，通过对正相高位电容阵列和反相高位电容阵列、正相低位电容阵列和反相低位电容阵列结构改进、对正相低位电容阵列和反相低位电容阵列最低位引入共模电平、对电容阵列开关时序优化，省去了传统逐次逼近型模数转换器高位电容阵列的最高位电容对和低位电容阵列的最高位电容对，达到N个电容对实现分辨率为N+1位的效果，整个开关电容网络总电容也降低50%左右。

[0048] 进一步的，随着电容的减小，充放电电流也相应减小，从而降低了整体功耗，减小了芯片面积，提高了经济效益。

[0049] 在一个实施例中，提供的逐次逼近性模数转换器中，正相低位电容阵列中电容C0b‑1的容值为C，正相低位电容阵列中电容Cb的容值为2 C，其中b为 的自然数，正相高a‑1
位电容阵列中电容Cl+a的容值为2 C，其中a为 的自然数，桥接电容Cbri的容值为。

[0050] 反相低位电容阵列中电容CC0的容值为C，反相低位电容阵列中电容CCb的容值为b‑1 a‑12 C，其中b为 的自然数，反相高位电容阵列中电容CCl+a的容值为2 C，其中a为的自然数，桥接电容CCbri的容值为 。

[0051] SAR逻辑电路用于采用外部输入CLK信号作为时钟信号，根据比较器的输出结果，输出电容阵列控制信号和输出结果Dout。

[0052] 在一个实施例中，如图2所示，一个4位输出的逐次逼近型模数转换器包括SAR逻辑电路、比较器和开关电容网络，即为图1所示的逐次逼近型模数转换器通过取 和实现。其中，开关电容网络包括连接到比较器正相输入端的正相电容网络，以及连接到比较器反相输入端的反相电容网络。

[0053] 在正相电容网络中，有比输出二进制编码（示例性的， ）位数少1个数的电容，即有3个电容，包括正相高位电容阵列中的电容C2和正相低位电容阵列中的电容C1、电容C0，以及桥接电容Cbri。正相高位电容阵列中的电容C2的公共端连接比较器正相输入端和桥接电容Cbri，并通过正相开关Sp接正极性输入信号 ，并通过开关S2接高电平 或低电平，电容C2的电容值为C，桥接电容Cbri电容值为C；正相低位电容阵列中的电容C1、电容C0的公共端连接比较器正相输入端和桥接电容Cbri另一端，并分别通过开关S1、开关S0接高电平或低电平 ，电容C0还可以通过开关S0连接共模电平 ，电容值分别为C和C。

[0054] 在反相电容网络中，有比输出二进制编码位数少1个数的电容，本实施例提供的逐次逼近型模数转换器用于输出4位二进制编码 ，即有3个电容，包括反相高位电容阵列中的电容CC2和反正低位电容阵列中的电容CC1、电容CC0，以及桥接电容CCbri。反相高位电容阵列中的电容CC2的公共端连接比较器正相输入端和桥接电容CCbri，并通过反相开关Sn接负极性输入信号 ，并通过开关SS2接高电平 或低电平 ，电容值分别为C，桥接电容CCbri电容值为C，和低位电容阵列中的电容CC1、电容CC0的公共端连接比较器正相输入端和桥接电容CCbri另一端，并分别通过开关SS1、开关SS0接高电平 或低电平 ，电容CC0还可以通过开关SS0连接共模电平 ，电容CC1、电容CC0的电容值分别为C和C。

[0055] 基于同样的发明构思，本申请实施例提供一种模数转换方法，该方法用于控制前述实施例提供的逐次逼近型模数转换器。该模数转换方法包括：

[0056] 采样阶段：闭合正相开关Sp，正相电容网络中最高位的电容Cl+m过开关Sl+m接低电平 ，其余电容分别通过相对应开关接高电平 ；闭合反相开关Sn，反相电容网络中最高位的电容CCl+m通过开关SSl+m接高电平 ，其余电容分别通过相对应开关接低电平 。

[0057] 比较阶段：正相开关Sp和反相开关Sn均断开；同时，正相电容网络和反相电容中电荷量保持不变，开关电容网络进行电荷重分布后；比较器比较正相输入端电压 和反相输入端电压 的大小并输出结果到SAR逻辑电路；若 ，即 ，则SAR逻辑电路将二进制编码最高位置1，若 ，即 ,则SAR逻辑电路将二进制编码
最高位置0；根据比较器输出的信号值，由SAR逻辑电路分别控制正相电容网络和反相电容网络的最高位和次高位电容开关接低电平或高电平或保持开关不动作，开关电容网络开始电荷重分布；当开关电容网络电荷重分布完成后，比较器比较正相输入端电压 和反相输入端电压 大小后输出信号至SAR逻辑电路，SAR逻辑电路将二进制编码次高位置1或置0；
依次逐次比较下去，直到二进制码最低位置1或置0后，该二进制码写入SAR逻辑电路寄存器中，完成模数转换。

[0058] 在一个实施例中，该模数转换方法的比较阶段包括：

[0059] 第一次比较：

[0060] 断开正相开关Sp和反相开关Sn，正相电容网络和反相电容网络中各电容所接电平保持不变，在比较器的正相输入端电压大于反相输入端电压时置二进制编码最高位为1，即第 位为1，在比较器正相输入端电压小于反相输入端电压时置二进制编码最高位为0，即第 位为0；

[0061] 第i次比较；其中，i为 的自然数：

[0062] 在二进制编码第 位为1时，控制正相电容网络中电容Cl+m+1‑i接低电平，控制反相电容网络中电容CCl+m+1‑i接高电平，维持正相电容网络和反相电容网络中其余电容的接入电平不变，在比较器的正相输入端电压大于反相输入端电压时置二进制编码第位为1，在比较器的正相输入端电压小于反相输入端电压时置二进制编码第位为0。

[0063] 在二进制编码第 位为0时，控制正相电容网络中电容Cl+m+2‑i接高电平，控制反相电容网络中电容CCl+m+2‑i接高低平，控制正相电容网络中电容Cl+m+1‑i接低电平，控制反相电容网络中电容CCl+m+1‑i接高电平，维持正相电容网络和反相电容网络中其余电容的接入电平不变，在比较器的正相输入端电压大于反相输入端电压时置二进制编码第位为1，在比较器的正相输入端电压小于反相输入端电压时置二进制编码第位为0。

[0064] 第 次比较：

[0065] 在二进制编码第3位为1时，控制正相电容网络中电容C0接共模电平，控制反相电容网络中电容CC0接共模电平，维持正相电容网络和反相电容网络中其余电容的接入电平不变，在比较器的正相输入端电压大于反相输入端电压时置二进制编码第2位为1，在比较器的正相输入端电压小于反相输入端电压时置二进制编码第2位为0；

[0066] 在二进制编码第3位为0时，控制正相电容网络中电容C0接共模电平，电容C1接高电平，控制反相电容网络中电容CC0接共模电平，电容CC1接低电平，维持正相电容网络和反相电容网络中其余电容的接入电平不变，在比较器的正相输入端电压大于反相输入端电压时置二进制编码第2位为1，在比较器的正相输入端电压小于反相输入端电压时置二进制编码第2位为0。

[0067] 第 次比较：

[0068] 在二进制编码第2位为1时，控制正相电容网络中电容C0接低电平，维持正相电容网络和反相电容网络中其余电容的接入电平不变，在比较器的正相输入端电压大于反相输入端电压时置二进制编码第1位为1，在比较器的正相输入端电压小于反相输入端电压时置二进制编码第1位为0；

[0069] 在二进制编码器第2位为0时，控制反相电容网络中电容CC0接低电平，维持正相电容网络和反相电容网络中其余电容的接入电平不变，在比较器的正相输入端电压大于反相输入端电压时置二进制编码第1位为1，在比较器的正相输入端电压小于反相输入端电压时置二进制编码第1位为0。

[0070] 在一个实施例中，如图3‑图5所示，为用于控制4位输出的逐次逼近型模数转换器的模数转换方法的过程示意图。其中，图3为该模数转换方法中采样阶段和二进制编码最高位的比较阶段的过程示意图，图4为该模数转换方法中当最高位置为1时剩余比较阶段的过程示意图，图5为该模数转换方法中当最高位置为0时剩余比较阶段的过程示意图。

[0071] 如图3中的(A)所示，采样阶段：在正相电容网络中，正相开关Sp在SAR逻辑电路的驱动下闭合，电容C2通过开关S2接低电平 ，其余电容分别通过相应开关接高电平 ；在反相电容网络中，反相开关Sn在SAR逻辑电路的驱动下闭合，电容CC2通过开关SS2接高电平，其余电容分别通过相应开关接低电平 。此时，正相电容网络所储存的电荷量为：

[0072] ，

[0073] 反相电容网络中所储存的电荷量为：

[0074] 。

[0075] 如图3中的(B)所示，在比较阶段，正相开关Sp和反相开关Sn均断开，正相电容网络和反相电容网络中其余开关保持不变，此时，正相电容网络和反相电容网络中电荷量保持不变，电荷进行重分配，此时：

[0076] ，

[0077] ，

[0078] 记 、 ，则 、 。

[0079] 此时，比较器将正相输入端电压 和反相输入端电压 进行比较，并将结果输出到SAR逻辑电路。如果正相输入端电压 大于反相输入端电压 ，即 ，则将二进制编码最高位 置为1，即如图3中的(C1)所示；如果正相输入端电压 小于反相输入端电压 ，即 ，则将二进制编码最高位 置为0，即如图3中的(C2)所示。

[0080] 当最高位 置为1时，即如图4中的(C1)所示，SAR逻辑电路根据比较器的输出结果产生相应的控制信号使正相电容网络中的电容C1的一端通过开关S1连接至低电平 ，反相电容网络中的电容CC1的一端通过开关SS1连接至高电平 。此时由于电压的变化，正相电容网络和反相电容网络中电容上的电荷会发生重分配，从而导致比较器正相输入端电压和反相输入端电压 发生变化。根据电荷守恒原理，采样阶段所储存的电荷量应当保持不变，从而得到以下等式：

[0081] ，

[0082] ，

[0083] 化简上述两式可得： 、 。

[0084] 此时比较器将正相输入端电压 和反相输入端电压 进行比较，并将结果输出到SAR逻辑电路。如果正相输入端电压 大于反相输入端电压 ，即 ，则将二进制编码次高位 置为1，即如图4中的(D1)所示；如果正相输入端电压 小于反相输入端电压 ，即 ，则将二进制编码次高位 置为0，即如图4中的(D2)
所示。

[0085] 当最高位 置为0时，即如图5中的(C2)所示，SAR逻辑电路根据比较器的输出结果产生相应的控制信号使正相电容网络中的电容C1的一端通过开关S1连接至低电平 ，电容C2的一端通过开关S2连接至低电平 ，反相电容网络中的电容CC1的一端通过开关SS1连接至高电平 ，电容CC2的一端通过开关SS2连接至高电平 。此时由于电压的变化，正相电容网络和反相电容网络中电容上的电荷会发生重分配，从而导致比较器正相输入端电压和反相输入端电压 发生变化。根据电荷守恒原理，采样阶段所储存的电荷量应当保持不变，从而得到以下等式：

[0086] ，

[0087] ，

[0088] 化简上述两式可得： 、 。

[0089] 此时比较器将正相输入端电压 和反相输入端电压 进行比较，并将结果输出到SAR逻辑电路。如果正相输入端电压 大于反相输入端电压 ，即 ，则将二进制编码次高位 置为1，即如图5中的(D3)所示；如果正相输入端电压 小于反相输入端电压 ，即 ，则将二进制编码次高位 置为0，即如图5中的
(D4)所示。

[0090] 当 置为11时，即如图4中的(D1)所示：

[0091] SAR逻辑电路根据比较器的输出结果产生相应的控制信号，使正相电容网络中的电容C0的一端通过开关S0连接至共模电平 ，反相电容网络中的电容CC0的一端通过开关SS0连接至共模电平 。此时由于电压的变化，正相电容网络和反相电容网络中电容上的电荷会发生重分配，从而导致比较器正相输入端电压 和反相输入端电压 发生变化。根据电荷守恒原理，采样阶段所储存的电荷量应当保持不变，从而得到以下等式：

[0092] ，

[0093] ，

[0094] 化简上述两式可得： 、 。

[0095] 此时比较器将正相输入端电压 和反相输入端电压 进行比较，并将结果输出到SAR逻辑电路。如果正相输入端电压 大于反相输入端电压 ，即 ，则将二进制编码第三位 置为1，即如图4中的(E1)所示；如果正相输入端电压 小于反相输入端电压 ，即 ，则将二进制编码第三位 置为0，即如图4中的(E2)
所示。

[0096] 当第三位 置为1时，即如图4中的(E1)所示，SAR逻辑电路根据比较器的输出结果产生相应的控制信号，使正相电容网络中的电容C0的一端通过开关S0连接至低电平 ，反相电容网络保持不变。此时由于电压的变化，正相电容网络和反相电容网络中电容上的电荷会发生重分配，从而导致比较器正相输入端电压 和反相输入端电压 发生变化。根据电荷守恒原理，采样阶段所储存的电荷量应当保持不变，从而得到以下等式：

[0097] ，

[0098] ，

[0099] 化简上述两式可得： 、 。

[0100] 此时比较器将正相输入端电压 和反相输入端电压 进行比较，并将结果输出到SAR逻辑电路。如果正相输入端电压 大于反相输入端电压 ，即 ，则将二进制编码最低位 置为1，最终 输出结果为1111；如果正相输入端电压
小于反相输入端电压 ，即 ，则将二进制编码最低位 置为0，最终
输出结果为1110。

[0101] 当第三位 置为0时，即如图4中的(E2)所示，SAR逻辑电路根据比较器的输出结果产生相应的控制信号，使反相电容网络中的电容CC0的一端通过开关SS0连接至低电平 ，正相电容网络保持不变。此时由于电压的变化，正相电容网络和反相电容网络中电容上的电荷会发生重分配，从而导致比较器正相输入端电压 和反相输入端电压 发生变化。根据电荷守恒原理，采样阶段所储存的电荷量应当保持不变，从而得到以下等式：

[0102] ，

[0103] ，

[0104] 化简上述两式可得： 、 。

[0105] 此时比较器将正相输入端电压 和反相输入端电压 进行比较，并将结果输出到SAR逻辑电路。如果正相输入端电压 大于反相输入端电压 ，即 ，则将二进制编码最低位 置为1，最终 输出结果为1101；如果正相输入端电压
小于反相输入端电压 ，即 ，则将二进制编码最低位 置为0，最终
输出结果为1100。

[0106] 当 置为10时，即如图4中的(D2)所示：

[0107] SAR逻辑电路根据比较器的输出结果产生相应的控制信号，使正相电容网络中的电容C0的一端通过开关S0连接至共模电平 ，电容C1的一端通过开关S1连接至高电平 ，反相电容网络中的电容CC0的一端通过开关SS0连接至共模电平 ，电容CC1的一端通过开关SS1连接至低电平 。此时由于电压的变化，正相电容网络和反相电容网络中电容上的电荷会发生重分配，从而导致比较器正相输入端电压 和反相输入端电压 发生变化。根据电荷守恒原理，采样阶段所储存的电荷量应当保持不变，从而得到以下等式：

[0108] ，

[0109] ，

[0110] 化简上述两式可得： 、 。

[0111] 此时比较器将正相输入端电压 和反相输入端电压 进行比较，并将结果输出到SAR逻辑电路。如果正相输入端电压 大于反相输入端电压 ，即 ，则将二进制编码第三位 置为1，即如图4中的(E3)所示；如果正相输入端电压 小于反相输入端电压 ，即 ，则将二进制编码第三位 置为0，即如图4中的(E4)
所示。

[0112] 当第三位 置为1时，即如图4中的(E3)所示，SAR逻辑电路根据比较器的输出结果产生相应的控制信号，使正相电容网络中的电容C0的一端通过开关S0连接至低电平 ，反相电容网络保持不变。此时由于电压的变化，正相电容网络和反相电容网络中电容上的电荷会发生重分配，从而导致比较器正相输入端电压 和反相输入端电压 发生变化。根据电荷守恒原理，采样阶段所储存的电荷量应当保持不变，从而得到以下等式：

[0113] ，

[0114] ，

[0115] 化简上述两式可得： 、 。

[0116] 此时比较器将正相输入端电压 和反相输入端电压 进行比较，并将结果输出到SAR逻辑电路。如果正相输入端电压 大于反相输入端电压 ，即 ，则将二进制编码最低位 置为1，最终 输出结果为1011；如果正相输入端电压
小于反相输入端电压 ，即 ，则将二进制编码最低位 置为0，最终
输出结果为1010。

[0117] 当第三位 置为0时，即如图4中的(E4)所示，SAR逻辑电路根据比较器的输出结果产生相应的控制信号，使反相电容网络中的电容CC0的一端通过开关SS0连接至低电平 ，正相电容网络保持不变。此时由于电压的变化，正相电容网络和反相电容网络中电容上的电荷会发生重分配，从而导致比较器正相输入端电压 和反相输入端电压 发生变化。根据电荷守恒原理，采样阶段所储存的电荷量应当保持不变，从而得到以下等式：

[0118] ，

[0119] ，

[0120] 化简上述两式可得： 、 。

[0121] 此时比较器将正相输入端电压 和反相输入端电压 进行比较，并将结果输出到SAR逻辑电路。如果正相输入端电压 大于反相输入端电压 ，即 ，则将二进制编码最低位 置为1，最终 输出结果为1001；如果正相输入端电压
小于反相输入端电压 ，即 ，则将二进制编码最低位 置为0，最终
输出结果为1000。

[0122] 当 置为01时，即如图5中的(D3)所示：

[0123] SAR逻辑电路根据比较器的输出结果产生相应的控制信号，使正相电容网络中的电容C0的一端通过开关S0连接至共模电平 ，反相电容网络中的电容CC0的一端通过开关SS0连接至共模电平 。此时由于电压的变化，正相电容网络和反相电容网络中电容上的电荷会发生重分配，从而导致比较器正相输入端电压 和反相输入端电压 发生变化。根据电荷守恒原理，采样阶段所储存的电荷量应当保持不变，从而得到以下等式：

[0124] ，

[0125] ，

[0126] 化简上述两式可得： 、 。

[0127] 此时比较器将正相输入端电压 和反相输入端电压 进行比较，并将结果输出到SAR逻辑电路。如果正相输入端电压 大于反相输入端电压 ，即 ，则将二进制编码第三位 置为1，即图5中的(E5)所示；如果正相输入端电压 小于反相输入端电压 ，即 ，则将二进制编码第三位 置为0，即如图5中的(E6)
所示。

[0128] 当第三位 置为1时，即如图3中的(E5)所示，SAR逻辑电路根据比较器的输出结果产生相应的控制信号，使正相电容网络中的电容C0的一端通过开关S0连接至低电平 ，反相电容网络保持不变。此时由于电压的变化，正相电容网络和反相电容网络中电容上的电荷会发生重分配，从而导致比较器正相输入端电压 和反相输入端电压 发生变化。根据电荷守恒原理，采样阶段所储存的电荷量应当保持不变，从而得到以下等式：

[0129] ，

[0130] ，

[0131] 化简上述两式可得： 、 。

[0132] 此时比较器将正相输入端电压 和反相输入端电压 进行比较，并将结果输出到SAR逻辑电路。如果正相输入端电压 大于反相输入端电压 ，即 ，则将二进制编码最低位 置为1，最终 输出结果为0111；如果正相输入端电压
小于反相输入端电压 ，即 ，则将二进制编码最低位 置为0，最终
输出结果为0110。

[0133] 当第三位 置为0时，即如图5中的(E6)所示，SAR逻辑电路根据比较器的输出结果产生相应的控制信号，使反相电容网络中的电容CC0的一端通过开关SS0连接至低电平 ，正相电容网络保持不变。此时由于电压的变化，正相电容网络和反相电容网络中电容上的电荷会发生重分配，从而导致比较器正相输入端电压 和反相输入端电压 发生变化。根据电荷守恒原理，采样阶段所储存的电荷量应当保持不变，从而得到以下等式：

[0134] ，

[0135] ，

[0136] 化简上述两式可得： 、 。

[0137] 此时比较器将正相输入端电压 和反相输入端电压 进行比较，并将结果输出到SAR逻辑电路。如果正相输入端电压 大于反相输入端电压 ，即 ，则将二进制编码最低位 置为1，最终 输出结果为0101；如果正相输入端电压
小于反相输入端电压 ，即 ，则将二进制编码最低位 置为0，最终
输出结果为0100。

[0138] 当 置为00时，即如图5中的(D4)所示：

[0139] SAR逻辑电路根据比较器的输出结果产生相应的控制信号，使正相电容网络中的电容C0的一端通过开关S0连接至共模电平 ，电容C1的一端通过开关S1连接至高电平 ，反相电容网络中的电容CC0的一端通过开关SS0连接至共模电平 ，电容CC1的一端通过开关SS1连接至低电平 。此时由于电压的变化，正相电容网络和反相电容网络中电容上的电荷会发生重分配，从而导致比较器正相输入端电压 和反相输入端电压 发生变化。根据电荷守恒原理，采样阶段所储存的电荷量应当保持不变，从而得到以下等式：

[0140] ，

[0141] ，

[0142] 化简上述两式可得： 、 。

[0143] 此时比较器将正相输入端电压 和反相输入端电压 进行比较，并将结果输出到SAR逻辑电路。如果正相输入端电压 大于反相输入端电压 ，即 ，则将二进制编码第三位 置为1，即如图5中的(E7)所示；如果正相输入端电压 小于反相输入端电压 ，即 ，则将二进制编码第三位 置为0，即如图5中的
(E8)所示。

[0144] 当第三位 置为1时，即如图5中的(E7)所示，SAR逻辑电路根据比较器的输出结果产生相应的控制信号，使正相电容网络中的电容C0的一端通过开关S0连接至低电平 ，反相电容网络保持不变。此时由于电压的变化，正相电容网络和反相电容网络中电容上的电荷会发生重分配，从而导致比较器正相输入端电压 和反相输入端电压 发生变化。根据电荷守恒原理，采样阶段所储存的电荷量应当保持不变，从而得到以下等式：

[0145] ，

[0146] ，

[0147] 化简上述两式可得： 、 。

[0148] 此时比较器将正相输入端电压 和反相输入端电压 进行比较，并将结果输出到SAR逻辑电路。如果正相输入端电压 大于反相输入端电压 ，即 ，则将二进制编码最低位 置为1，最终 输出结果为0011；如果正相输入端电压
小于反相输入端电压 ，即 ，则将二进制编码最低位 置为0，最终
输出结果为0010。

[0149] 当第三位 置为0时，即如图5中的(E8)所示，SAR逻辑电路根据比较器的输出结果产生相应的控制信号，使反相电容网络中的电容CC0的一端通过开关SS0连接至低电平 ，正相电容网络保持不变。此时由于电压的变化，正相电容网络和反相电容网络中电容上的电荷会发生重分配，从而导致比较器正相输入端电压 和反相输入端电压 发生变化。根据电荷守恒原理，采样阶段所储存的电荷量应当保持不变，从而得到以下等式：

[0150] ，

[0151] ，

[0152] 化简上述两式可得： 、

[0153] 此时比较器将正相输入端电压 和反相输入端电压 进行比较，并将结果输出到SAR逻辑电路。如果正相输入端电压 大于反相输入端电压 ，即，则将二进制编码最低位 置为1，最终 出结果为0001；如果正相输入端电压 小于反相输入端电压 ，即 ，则将二进制编码最低位 置为0，最终
输出结果为0000。

[0154] 以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

[0155] 在本说明书的描述中，参考术语“有些实施例”、“其他实施例”、“理想实施例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特征包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性描述不一定指的是相同的实施例或示例。

[0156] 以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

[0157] 以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。