本发明公开了一种集成SBD结构的SGT MOSFET及其制作方法。该方法包括在外延层上刻蚀形成多个沟槽，所述沟槽包括多个呈间隔设置的第一沟槽，两个相邻的第一沟槽设为一对，每对的两个第一沟槽一侧之间设有第二沟槽；在第一沟槽内制作控制栅多晶硅时，并在第二沟槽内同步制作形成源极多晶硅，在刻蚀形成连接孔时，同时将同属一对的两个第一沟槽上侧之间的介质层和屏蔽氧化层刻蚀掉，使得源极金属与同属一对的两个第一沟槽上侧之间外延层形成SBD结构。本发明可以大大节省芯片面积，大幅度降低寄生二极管的反向恢复时间，提高开关频率，降低开关损耗，改善栅极位置的电场峰值，避免栅氧提前击穿，提升外延纵向电场分布的均匀性。
1.一种集成SBD结构的SGT MOSFET的制作方法，其特征在于，包括：
提供第一导电类型的衬底，并在所述衬底的上侧制作形成外延层；
在有源区内的外延层上刻蚀形成多个沟槽，所述沟槽包括多个呈间隔设置的第一沟槽，两个相邻的第一沟槽设为一对，每对的两个第一沟槽一侧之间设有第二沟槽；
在所述外延层的表面以及所述第一沟槽和第二沟槽内生长场氧化层，所述场氧化层将第二沟槽内完全填充；
在所述第一沟槽内下端制作形成第一导电类型的屏蔽栅多晶硅；
在所述屏蔽栅多晶硅上侧的第一沟槽内制作隔离氧化层，然后将暴露的场氧化层和部分隔离氧化层刻蚀掉；
在所述隔离氧化层上侧的第一沟槽侧壁以及第二沟槽侧壁上生长栅氧化层；
在所述隔离氧化层的上侧制作第一导电类型的控制栅多晶硅，并在所述第二沟槽内同步制作形成源极多晶硅，然后执行退火操作，以在所述外延层、控制栅多晶硅和源极多晶硅的上侧形成屏蔽氧化层；
在相邻的两对第一沟槽之间的外延层上制作形成第二导电类型的体区，并在所述体区的上端制作形成第一导电类型的源区；
在所述屏蔽氧化层的上侧制作介质层，并刻蚀形成连接孔，同时将同属一对的两个第一沟槽上侧之间的介质层和屏蔽氧化层刻蚀掉；
在介质层及外延层的上侧溅射形成金属层，并将所述金属层刻蚀形成与源极多晶硅和屏蔽栅多晶硅分别连接的源极金属，以及与所述控制栅多晶硅连接的栅极金属，所述源极金属与同属一对的两个第一沟槽上侧之间外延层形成SBD结构；所述第一沟槽深度为0.6‑
5um，其宽度为0.8‑1.2um，所述第二沟槽的深度为0.8‑1.4um，其宽度为0.2‑0.4um。
2.根据权利要求1所述的一种集成SBD结构的SGT MOSFET的制作方法，其特征在于，所述第一沟槽和第二沟槽的侧壁倾角均为88‑89°。
3.根据权利要求1所述的一种集成SBD结构的SGT MOSFET的制作方法，其特征在于，在生长栅氧化层前，先通过干法氧化在第一沟槽和第二沟槽内生长牺牲氧化层，然后采用湿法漂洗去除牺牲氧化层。
4.根据权利要求1所述的一种集成SBD结构的SGT MOSFET的制作方法，其特征在于，在刻蚀形成连接孔后，向连接孔的下侧区域注入BF2/B，注入的剂量为2E14‑5E14atom/cm²，注入的能量为30‑40KeV，然后快速退火，退火条件为950℃/30s，最后在连接孔的下端淀积Ti/TiN层，并填充钨金属，然后进行回刻，以形成欧姆接触孔。
5.一种集成SBD结构的SGT MOSFET，其特征在于，包括第一导电类型的衬底和设置在衬底上侧的外延层，在有源区内的外延层上刻蚀形成多个沟槽，所述沟槽包括多个呈间隔设置的第一沟槽，两个相邻的第一沟槽设为一对，每对的两个第一沟槽一侧之间设有第二沟槽，所述第一沟槽的内下端设有场氧化层，所述第一沟槽内下端制作有第一导电类型的屏蔽栅多晶硅；所述屏蔽栅多晶硅上侧的第一沟槽内制作有隔离氧化层，所述隔离氧化层上侧的第一沟槽侧壁以及第二沟槽侧壁上生长有栅氧化层，所述隔离氧化层的上侧制作第一导电类型的控制栅多晶硅，所述第二沟槽内同步制作有源极多晶硅，所述外延层、控制栅多晶硅和源极多晶硅的上侧形成有屏蔽氧化层，在相邻的两对第一沟槽之间的外延层上制作有第二导电类型的体区，所述体区的上端制作有第一导电类型的源区，所述屏蔽氧化层的上侧制作有介质层，所述介质层、屏蔽氧化层和外延层上刻蚀形成有连接孔，同属一对的两个第一沟槽上侧之间的介质层和屏蔽氧化层同时被刻蚀掉，所述介质层及外延层的上侧溅射形成有金属层，所述金属层刻蚀形成与源极多晶硅和屏蔽栅多晶硅分别连接的源极金属，以及与所述控制栅多晶硅连接的栅极金属，所述源极金属与同属一对的两个第一沟槽上侧之间外延层形成SBD结构；
所述第一沟槽深度为0.6‑5um，其宽度为0.8‑1.2um，所述第二沟槽的深度为0.8‑
6.根据权利要求5所述的一种集成SBD结构的SGT MOSFET，其特征在于，所述第一沟槽和第二沟槽的侧壁倾角均为88‑89°。
7.根据权利要求5所述的一种集成SBD结构的SGT MOSFET，其特征在于，所述第一导电类型为N型，所述第二导电类型为P型。
8.根据权利要求5所述的一种集成SBD结构的SGT MOSFET，其特征在于，所述体区通过硼元素注入和退火工艺制作形成，硼元素的注入剂量为5E12‑1.8E13atom/cm²，其注入能量为60‑120Kev，退火条件为1100℃/60min；所述源区通过砷元素注入和退火工艺制作形成，砷元素注入的剂量为5E15‑8E15atom/cm²，其注入的能量为60KeV，退火条件为950℃/
一种集成SBD结构的SGT MOSFET及其制作方法
技术领域
[0001] 本发明涉及半导体技术领域，具体涉及一种集成SBD结构的SGT MOSFET及其制作方法。
背景技术
[0002] 现有集成SBD的SGT MOSFET采用金属层填充到沟槽顶部及沟槽侧面的方式形成肖特基接触。具体可参见公开号为CN104517960A的专利申请，其公开的技术方案通过在有源区单独划分区域的方式集成SBD，这样会导致芯片面积大，成本较高。另外考虑金属填充能力的因素，该方案可行性能力较差，金属填充极大存在空洞的问题。
发明内容
[0003] 本发明的目的是针对现有技术存在的不足，提供一种集成SBD结构的SGT MOSFET及其制作方法。
[0004] 为实现上述目的，在第一方面，本发明提供了一种集成SBD结构的SGT MOSFET的制作方法，包括：
[0005] 提供第一导电类型的衬底，并在所述衬底的上侧制作形成外延层；
[0006] 在有源区内的外延层上刻蚀形成多个沟槽，所述沟槽包括多个呈间隔设置的第一沟槽，两个相邻的第一沟槽设为一对，每对的两个第一沟槽一侧之间设有第二沟槽；
[0007] 在所述外延层的表面以及所述第一沟槽和第二沟槽内生长场氧化层，所述场氧化层将第二沟槽内完全填充；
[0008] 在所述第一沟槽内下端制作形成第一导电类型的屏蔽栅多晶硅；
[0009] 在所述屏蔽栅多晶硅上侧的第一沟槽内制作隔离氧化层，然后将暴露的场氧化层和部分隔离氧化层刻蚀掉；
[0010] 在所述隔离氧化层上侧的第一沟槽侧壁以及第二沟槽侧壁上生长栅氧化层；
[0011] 在所述隔离氧化层的上侧制作第一导电类型的控制栅多晶硅，并在所述第二沟槽内同步制作形成源极多晶硅，然后执行退火操作，以在所述外延层、控制栅多晶硅和源极多晶硅的上侧形成屏蔽氧化层；
[0012] 在相邻的两对第一沟槽之间的外延层上制作形成第二导电类型的体区，并在所述体区的上端制作形成第一导电类型的源区；
[0013] 在所述屏蔽氧化层的上侧制作介质层，并刻蚀形成连接孔，同时将同属一对的两个第一沟槽上侧之间的介质层和屏蔽氧化层刻蚀掉；
[0014] 在介质层及外延层的上侧溅射形成金属层，并将所述金属层刻蚀形成与源极多晶硅和屏蔽栅多晶硅分别连接的源极金属，以及与所述控制栅多晶硅连接的栅极金属，所述源极金属与同属一对的两个第一沟槽上侧之间外延层形成SBD结构。
[0015] 进一步的，所述第一沟槽深度为0.6‑5um，其宽度为0.8‑1.2um，所述第二沟槽的深度为0.8‑1.4um，其宽度为0.2‑0.4um。
[0016] 进一步的，所述第一沟槽和第二沟槽的侧壁倾角均为88‑89°。
[0017] 进一步的，在生长栅氧化层前，先通过干法氧化在第一沟槽和第二沟槽内生长牺牲氧化层，然后采用湿法漂洗去除牺牲氧化层。
[0018] 进一步的，在刻蚀形成连接孔后，向连接孔的下侧区域注入BF2/B，注入的剂量为2E14‑5E14atom/cm²，注入的能量为30‑40KeV，然后快速退火，退火条件为950℃/30s，最后在连接孔的下端淀积Ti/TiN层，并填充钨金属，然后进行回刻，以形成欧姆接触孔。
[0019] 在第二方面，本发明提供了一种集成SBD结构的SGT MOSFET，包括第一导电类型的衬底和设置在衬底上侧的外延层，在有源区内的外延层上刻蚀形成多个沟槽，所述沟槽包括多个呈间隔设置的第一沟槽，两个相邻的第一沟槽设为一对，每对的两个第一沟槽一侧之间设有第二沟槽，所述第一沟槽的内下端设有场氧化层，所述第一沟槽内下端制作有第一导电类型的屏蔽栅多晶硅；所述屏蔽栅多晶硅上侧的第一沟槽内制作有隔离氧化层，所述隔离氧化层上侧的第一沟槽侧壁以及第二沟槽侧壁上生长有栅氧化层，所述隔离氧化层的上侧制作第一导电类型的控制栅多晶硅，所述第二沟槽内同步制作有源极多晶硅，所述外延层、控制栅多晶硅和源极多晶硅的上侧形成有屏蔽氧化层，在相邻的两对第一沟槽之间的外延层上制作有第二导电类型的体区，所述体区的上端制作有第一导电类型的源区，所述屏蔽氧化层的上侧制作有介质层，所述介质层、屏蔽氧化层和外延层上刻蚀形成有连接孔，同属一对的两个第一沟槽上侧之间的介质层和屏蔽氧化层同时被刻蚀掉，所述介质层及外延层的上侧溅射形成有金属层，所述金属层刻蚀形成与源极多晶硅和屏蔽栅多晶硅分别连接的源极金属，以及与所述控制栅多晶硅连接的栅极金属，所述源极金属与同属一对的两个第一沟槽上侧之间外延层形成SBD结构。
[0020] 进一步的，所述第一沟槽深度为0.6‑5um，其宽度为0.8‑1.2um，所述第二沟槽的深度为0.8‑1.4um，其宽度为0.2‑0.4um。
[0021] 进一步的，所述第一沟槽和第二沟槽的侧壁倾角均为88‑89°。
[0022] 进一步的，所述第一导电类型为N型，所述第二导电类型为P型。
[0023] 进一步的，所述体区通过硼元素注入和退火工艺制作形成，硼元素的注入剂量为5E12‑1.8E13atom/cm²，其注入能量为60‑120Kev，退火条件为1100℃/60min；所述源区通过砷元素注入和退火工艺制作形成，砷元素注入的剂量为5E15‑8E15atom/cm²，其注入的能量为60KeV，退火条件为950℃/60min。
[0024] 有益效果：1、本发明将SBD结构集成在器件的元胞中，相比现有它集成SBD的SGT MOSFET器件，可以大大节省芯片面积；
[0025] 2、本发明相比传统的SGT MOSFET器件，可大幅度降低寄生二极管的反向恢复时间，提高开关频率，降低开关损耗；
[0026] 3、本发明的第二沟槽中源极多晶硅接源极金属，可以改善栅极位置的电场峰值，避免栅氧提前击穿；并且第二沟槽可以提升外延纵向电场分布的均匀性。
附图说明
[0027] 图1是在衬底上制作出外延层后的结构示意图；
[0028] 图2是在外延层上刻蚀出沟槽后的结构示意图；
[0029] 图3是制作出场氧层后的结构示意图；
[0030] 图4是在第一沟槽内制作出屏蔽栅多晶硅后的结构示意图；
[0031] 图5是制作出隔离氧化层并刻蚀后的结构示意图；
[0032] 图6是在第一沟槽和第二沟槽内制作出栅氧化层后的结构示意图；
[0033] 图7是制作出控制栅多晶硅并退火形成屏蔽层后的结构示意图；
[0034] 图8是制作出体区和源区后的结构示意图；
[0035] 图9是对介质层刻蚀后的结构示意图；
[0036] 图10是对金属层刻蚀后的结构示意图。
具体实施方式
[0037] 下面结合附图和具体实施例，进一步阐明本发明，本实施例在以本发明技术方案为前提下进行实施，应理解这些实施例仅用于说明本发明而不用于限制本发明的范围。
[0038] 如图1至10所示，本发明实施例提供了一种集成SBD结构的SGT MOSFET的制作方法，包括：
[0039] 参见图1，提供第一导电类型的衬底1，并在衬底1的上侧制作形成外延层2。以下以第一导电类型为N型，第二导电类型为P型具体描述。N型衬底1一般采用砷元素或磷元素掺杂，外延层2的电阻率和厚度由不同的耐压需求觉得，厚度通常在3‑15um。
[0040] 参见图2，在有源区内的外延层2上刻蚀形成多个沟槽，沟槽包括多个呈间隔设置的第一沟槽3，两个相邻的第一沟槽3设为一对，每对的两个第一沟槽3一侧之间设有第二沟槽2。图2中仅示意出了一对第一沟槽3的结构，整个有源区包括多个如图2所示的结构并依次排列。在制作时，先在外延层2的表面淀积一层SiO2/SiN/SiO2，总厚度为4000埃左右，其厚度可根据沟槽刻蚀形貌做微调，然后在进行沟槽光刻、刻蚀形成沟槽结构。优选的，第一沟槽3的深度为0.6‑5um，其宽度为0.8‑1.2um。第二沟槽4的深度为0.8‑1.4um，其宽度为0.2‑0.4um。第一沟槽3和第二沟槽4的侧壁倾角均为88‑89°，便于后续工艺进行。
[0041] 参见图3，在外延层2的表面以及第一沟槽3和第二沟槽4内生长场氧化层5，其中，场氧化层5将第二沟槽4内完全填充，通过将场氧化层5设置为大于一定的厚度即可实现。具体的，场氧化层5可通过干‑湿‑干法的氧化和CVD方法形成，其厚度为3500‑7000埃。
[0042] 参见图4，在第一沟槽3内下端制作形成N型的屏蔽栅多晶硅6。具体的，先在第一沟槽3内淀积N型元素掺杂的多晶硅，优选采用磷元素掺杂，掺杂浓度为1E19‑6E19atom/cm²，然后通过光刻、刻蚀工艺制作形成屏蔽栅多晶硅6，屏蔽栅多晶硅6的厚度为0.8‑1.2um。
[0043] 参见图5，在屏蔽栅多晶硅6上侧的第一沟槽内制作隔离氧化层7，然后将暴露的场氧化层5和部分隔离氧化层7刻蚀掉。具体的，可通过淀积的方法形成隔离氧化层7，并刻蚀保留5000‑10000埃的厚度，同时，第二沟槽4内的场氧化层5同时也会完全刻蚀掉。
[0044] 参见图6，在隔离氧化层7上侧的第一沟槽3侧壁以及第二沟槽3侧壁上生长栅氧化层8。栅氧化层8的厚度为500‑1000埃，生长温度为950‑1050℃，栅氧化层8的厚度越厚，需要更高的温度生长。在生长栅氧化层8前，可以先通过干法氧化在第一沟槽3和第二沟槽4内生长牺牲氧化层，然后采用湿法漂洗去除牺牲氧化层。牺牲氧化层的厚度为200‑300埃，在去除牺牲氧化层时，可将牺牲氧化层外侧的外延层2去除一定厚度，两者总去除厚度为500埃左右。
[0045] 参见图7，在隔离氧化层7的上侧制作N型的控制栅多晶硅9，并在第二沟槽4内同步制作形成源极多晶硅10，然后执行退火操作，以在外延层2、控制栅多晶硅9和源极多晶硅10的上侧形成屏蔽氧化层11。控制栅多晶硅9和源极多晶硅10依次通过多晶淀积、光刻、刻蚀工艺制作形成，控制栅多晶硅9的厚度优选为0.8‑1.2um，优选为磷元素掺杂，掺杂浓度为1E19‑6E19。
[0046] 参见图8，在相邻的两对第一沟槽3之间的外延层2上制作形成P型的体区12，并在体区12的上端制作形成N型的源区13。具体的，体区12通过硼元素注入和退火工艺制作形成，硼元素的注入剂量为5E12‑1.8E13atom/cm²，其注入能量为60‑120Kev，退火条件为1100℃/60min；源区13通过砷元素注入和退火工艺制作形成，砷元素注入的剂量为5E15‑8E15atom/cm²，其注入的能量为60KeV，退火条件为950℃/60min。
[0047] 参见图9，在屏蔽氧化层11的上侧制作介质层14，并刻蚀形成连接孔15，同时将同属一对的两个第一沟槽3上侧之间的介质层14和屏蔽氧化层11刻蚀掉。在刻蚀出连接孔15后，还可向连接孔的下侧区域注入BF2/B，注入的剂量为2E14‑5E14atom/cm²，注入的能量为30‑40KeV，然后快速退火，退火条件为950℃/30s，最后在连接孔的下端淀积Ti/TiN层，并填充钨金属，然后进行回刻，以形成欧姆接触孔。
[0048] 参见图10，在介质层14及外延层2的上侧溅射形成金属层，并将金属层刻蚀形成与源极多晶硅10和屏蔽栅多晶硅6分别连接的源极金属16，以及与控制栅多晶硅9连接的栅极金属，源极金属16与同属一对的两个第一沟槽3上侧之间外延层2形成SBD结构。需要说明的是，源极金属16与屏蔽栅多晶硅6的连接位置、栅极金属及其与控制栅多晶硅9之间的连接位置均未在图中示出。
[0049] 还可在上侧沉积钝化层，钝化层优选为氮化硅钝化层，其厚度优选为7000‑12000埃，然后光刻腐蚀，形成Gate和Source的开口区，可降低芯片表面可动离子引起的器件漏电。
[0050] 还可从衬底1的下侧将器件减薄至剩余厚度为150um左右，然后在衬底1的下侧蒸发形成背金层，背金层优选为Ti‑Ni‑Ag（钛‑镍‑银）层。
[0051] 结合图1至10，基于以上实施例，本领域技术人员可以轻易理解，本发明还提供了一种集成SBD结构的SGT MOSFET，包括第一导电类型的衬底1和设置在衬底1上侧的外延层2。以下以第一导电类型为N型，第二导电类型为P型具体描述。N型衬底1一般采用砷元素或磷元素掺杂，外延层2的电阻率和厚度由不同的耐压需求觉得，厚度通常在3‑15um。
[0052] 在有源区内的外延层2上刻蚀形成多个沟槽，沟槽包括多个呈间隔设置的第一沟槽3，两个相邻的第一沟槽3设为一对，每对的两个第一沟槽3一侧之间设有第二沟槽4。图2中仅示意出了一对第一沟槽3的结构，整个有源区包括多个如图2所示的结构并依次排列。在制作时，先在外延层2的表面淀积一层SiO2/SiN/SiO2，总厚度为4000埃左右，其厚度可根据沟槽刻蚀形貌做微调，然后在进行沟槽光刻、刻蚀形成沟槽结构。优选的，第一沟槽3的深度为0.6‑5um，其宽度为0.8‑1.2um。第二沟槽4的深度为0.8‑1.4um，其宽度为0.2‑0.4um。第一沟槽3和第二沟槽4的侧壁倾角均为88‑89°，便于后续工艺进行。
[0053] 在第一沟槽3的内下端设有场氧化层5，具体的，场氧化层5可通过干‑湿‑干法的氧化和CVD方法形成，其厚度为3500‑7000埃。
[0054] 在第一沟槽3内下端制作有N型的屏蔽栅多晶硅6。具体的，先在第一沟槽3内淀积N型元素掺杂的多晶硅，优选采用磷元素掺杂，掺杂浓度为1E19‑6E19atom/cm²，然后通过光刻、刻蚀工艺制作形成屏蔽栅多晶硅6，屏蔽栅多晶硅6的厚度为0.8‑1.2um。
[0055] 在屏蔽栅多晶硅上侧的第一沟槽内制作有隔离氧化层7，具体的，可通过淀积的方法形成隔离氧化层7，并刻蚀保留5000‑10000埃的厚度。
[0056] 在隔离氧化层7上侧的第一沟槽3侧壁以及第二沟槽4侧壁上生长有栅氧化层8。栅氧化层8的厚度为500‑1000埃，生长温度为950‑1050℃，栅氧化层8的厚度越厚，需要更高的温度生长。在生长栅氧化层8前，可以先通过干法氧化在第一沟槽3和第二沟槽4内生长牺牲氧化层，然后采用湿法漂洗去除牺牲氧化层。牺牲氧化层的厚度为200‑300埃，在去除牺牲氧化层时，可将牺牲氧化层外侧的外延层2去除一定厚度，两者总去除厚度为500埃左右。
[0057] 在隔离氧化层7的上侧制作N型的控制栅多晶硅9，第二沟槽4内同步制作有源极多晶硅10，控制栅多晶硅9和源极多晶硅10依次通过多晶淀积、光刻、刻蚀工艺制作形成，控制栅多晶硅9的厚度优选为0.8‑1.2um，优选为磷元素掺杂，掺杂浓度为1E19‑6E19。然后通过退火操作在外延层2、控制栅多晶硅9和源极多晶硅10的上侧形成屏蔽氧化层11。
[0058] 在相邻的两对第一沟槽3之间的外延层2上制作有P型的体区12，体区12的上端制作有N型的源区13。具体的，体区12通过硼元素注入和退火工艺制作形成，硼元素的注入剂量为5E12‑1.8E13atom/cm²，其注入能量为60‑120Kev，退火条件为1100℃/60min；源区13通过砷元素注入和退火工艺制作形成，砷元素注入的剂量为5E15‑8E15atom/cm²，其注入的能量为60KeV，退火条件为950℃/60min。
[0059] 在屏蔽氧化层11的上侧制作有介质层14，介质层14、屏蔽氧化层11和外延层2上刻蚀形成有连接孔15，同属一对的两个第一沟槽3上侧之间的介质层14和屏蔽氧化层11同步被刻蚀掉。在刻蚀出连接孔15后，还可向连接孔的下侧区域注入BF2/B，注入的剂量为2E14‑5E14atom/cm²，注入的能量为30‑40KeV，然后快速退火，退火条件为950℃/30s，最后在连接孔的下端淀积Ti/TiN层，并填充钨金属，然后进行回刻，以形成欧姆接触孔。
[0060] 在介质层14及外延层2的上侧溅射形成有金属层，并将金属层刻蚀形成与源极多晶硅10和屏蔽栅多晶硅6分别连接的源极金属16，以及与控制栅多晶硅9连接的栅极金属，源极金属16与同属一对的两个第一沟槽3上侧之间外延层2形成SBD结构。需要说明的是，源极金属16与屏蔽栅多晶硅6的连接位置、栅极金属及其与控制栅多晶硅9之间的连接位置均未在图中示出。
[0061] 还可在上侧沉积钝化层，钝化层优选为氮化硅钝化层，其厚度优选为7000‑12000埃，然后光刻腐蚀，形成Gate和Source的开口区，可降低芯片表面可动离子引起的器件漏电。
[0062] 还可从衬底1的下侧将器件减薄至剩余厚度为150um左右，然后在衬底1的下侧蒸发形成背金层，背金层优选为Ti‑Ni‑Ag（钛‑镍‑银）层。
[0063] 以上仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，其它未具体描述的部分，属于现有技术或公知常识。在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
