本发明属于Micro‑LED显示控制技术领域，涉及一种有源Micro‑LED显示控制系统，该系统使用多片FPGA核心板，通过一分多的HDMI分配器将HDMI视频信号发送到各FPGA核心板；每个FPGA核心板截取部分区域RGB视频数据并转换得到的PWMD数据信号，与其中一个FPGA核心板产生的并行SWEEP控制数据同步输出，分别经过数模转换及升压最后输出到Micro‑LED显示屏TFT驱动电路，合成完整的视频数据，实现Micro‑LED显示屏的点对点显示。本发明能够实现高灰阶Micro‑LED显示，同时降低研发阶段的开发难度。
1.一种有源Micro‑LED显示控制系统，其特征在于该系统使用多片FPGA核心板及信号同步模块，通过一分多的HDMI分配器将HDMI视频信号发送到各FPGA核心板；每个FPGA核心板截取部分区域RGB视频数据并转换得到的PWMD数据信号，与其中一个FPGA核心板产生的并行SWEEP控制数据同步输出，信号同步模块用于使多片FPGA核心板中PWMD数据信号同时输出；SWEEP 控制数据和每个核心板的 PWMD 数据信号分别经过数模转换及升压最后输出到Micro‑LED显示屏TFT驱动电路，合成完整的视频数据，实现Micro‑LED显示屏的点对点显示；所述的多片FPGA核心板，其中一片作为主核心板，其他作为从核心板；主核心板中包含视频解码模块，视频处理模块，缓存模块，数据输出模块，控制信号产生模块；从核心板中包含视频解码模块，视频处理模块，缓存模块，数据输出模块；视频解码模块将输入的HDMI视频信号进行解码，并将解码得到的RGB视频数据和视频时序信号发送给视频处理模块；视频处理模块截取部分视频区域RGB视频数据，通过缓存模块传输到数据输出模块，数据输出模块对其进行伽马变换后输出PWMD数据信号；控制信号产生模块用于产生并行SWEEP控制数据、Micro‑LED显示屏GOA电路所需的时钟信号及TFT驱动电路所需的全局发光控制信号EM。
2.根据权利要求1所述的有源Micro‑LED显示控制系统，其特征在于所述的视频处理模块包含四个位置参数寄存器，两个位置变量寄存器，一个使能信号存储器，状态机；四个位置参数寄存器分别存储所要截取的部分视频区域起始位置像素横坐标x_in、纵坐标y_in，以及结束位置像素横坐标l_in、纵坐标h_in；两个位置变量寄存器分别存储当前传输RGB视频数据对应的像素横坐标X、纵坐标Y，使能信号存储器用于存储使能信号De；当De≠1时，状态机处于空闲状态；当De=1，且X≠x_in、Y≠y_in时，状态机进入等待状态；当De=1，且X=x_in、Y=y_in时，状态机进入写数据状态，此时视频处理模块开始输出RGB视频数据；RGB视频数据按行输出，每输出一个像素RGB视频数据后令X=X+1，直至X= l_in，一行像素RGB视频数据输出完毕，状态机进入数据写结束状态；此时将X清零并令Y=Y+1，状态机再次进入等待状态；重复上述过程，直至X= l_in且Y= h_in时，截取的部分视频区域RGB视频数据全部输出完毕，状态机进入总体结束状态。
3.根据权利要求1所述的有源Micro‑LED显示控制系统，其特征在于所述的数据输出模块包括A数据寄存器、B数据寄存器；缓存模块将截取的RGB视频数据赋值给A数据寄存器，A数据寄存器输出的RGB视频数据经过伽马变换之后赋值给B数据寄存器，由B数据寄存器输出PWMD数据信号；PWMD数据信号通过Nbit的数模转换模块转换为模拟信号，再经运算放大器升压最后输出到Micro‑LED显示屏TFT驱动电路。
4.根据权利要求1所述的有源Micro‑LED显示控制系统，其特征在于所述的控制信号产生模块包括并行SWEEP控制数据产生模块；并行SWEEP控制数据产生模块包括A计数器，EM产生模块、A寄存器；A计数器对驱动时序信号CLK0进行计数，同时EM产生模块输出两路全局发N光控制信号EM，一路作为标记信号给A寄存器赋最大值2 ，另一路输出到显示屏TFT驱动电N N
路；2 为显示屏最高灰度级；每当A计数器的计数值达到T/2 时，A寄存器并行数据减1后输出，同时A计数器清零重新计数，直至A寄存器输出并行数据为0；其中，T=Tc‑k×n，T为设定的SWEEP控制信号斜坡时间，Tc为显示屏场周期，k为设定的行扫信号打开时间，n为显示屏像素列数；A寄存器输出的并行SWEEP控制数据经Nbit的数模转换模块转换为模拟信号，运算放大器将模拟信号升压后得到SWEEP控制信号并将其输出至Micro‑LED显示屏TFT驱动电路。
5.根据权利要求1所述的有源Micro‑LED显示控制系统，其特征在于所述的控制信号产生模块包括时钟产生模块；时钟产生模块包括PPL倍频模块、记数模块、时钟输出模块、异或逻辑门；FPGA系统时钟CLK输入到PLL倍频模块生成LED显示所需的驱动时序信号CLK0，记数模块以驱动时序信号CLK0为基准通过记数的方式产生CLK1信号、CLK2信号以及IN信号，经时钟输出模块输出，再经电平转换模块输出给Micro‑LED显示屏的GOA电路；其中IN信号配置频率等于显示屏的场频，CLK1信号和CLK2信号根据GOA电路所需的时钟信号进行配置；设显示屏分辨率为m×n，m为显示屏像素行数，n为显示屏像素列数，则CLK1信号配置频率为f2，f2= f×n/2，f为驱动时序信号CLK0的频率，CLK2信号配置频率为f3， f3= f2，与CLK1信号反向；
CLK1信号和CLK2信号同时输入异或逻辑门，进行异或运算得到的CLK3信号传输给数据输出模块；数据输出模块以CLK3信号作为基准时钟进行PWMD数据信号输出。
6.根据权利要求1所述的有源Micro‑LED显示控制系统，其特征在于所述的信号同步模块包括各FPGA核心板内的复位模块；复位模块以视频解码出来的场同步信号VS作为使能，当场同步信号拉高时复位模块输出高电平的复位信号vrst；主核心板中复位模块输出的复位信号vrst，作为控制信号产生模块、视频处理模块、数据输出模块的同步信号；每个从核心板中复位模块输出的复位信号vrst，作为视频处理模块、数据输出模块的同步信号。
7.根据权利要求1所述的有源Micro‑LED显示控制系统，其特征在于所述的信号同步模块采用外部按键，按键一端连接3.3V高电平及限流电阻R，限流电阻R的另一端通过每片FPGA核心板的I/O与每片FPGA核心板内部的按键消抖模块相连接，按键的另外一端则与地线连接；当按键按下时按键消抖模块将高电平拉低产生一个复位信号给到每片FPGA核心板中，作为控制信号产生模块、视频处理模块、数据输出模块的同步信号。
一种有源Micro‑LED显示控制系统
技术领域
[0001] 本发明属于Micro‑LED显示控制技术领域，特别涉及一种有源Micro‑LED显示屏控制系统。
背景技术
[0002] Micro‑LED显示技术比现有的AMOLED显示技术拥有更高的亮度、更高发光光效，并且功耗更低。Micro‑LED由于其优异的性能和广泛的市场前景，在国内外掀起了相关技术研究的浪潮，被业界认为下一代终极显示产品。
[0003] 但是要实现高分辨率、高PPI以及低成本的Micro‑LED的显示技术，最终要使用TFT玻璃基板和专用驱动IC，而目前Micro‑LED显示驱动技术仍处于技术研发阶段，TFT像素电路处于研发验证阶段，专属的驱动IC也尚未开发出来。市面上的大多数样机多数采用AMOLED驱动IC来驱动Micro‑LED显示屏，但是AMOLED驱动IC有其局限性：AMOLED驱动IC只有8bit显示能力，而Micro‑LED显示屏需要进行亮度校正，校正过程中会牺牲部分显示灰度，这样最终的显示灰度只有6bit左右，这样严重影响显示效果；同时Micro‑LED显示处于研发初期显示方案往往会多次改变，使用AMOLED驱动IC，调试过程往往需要AMOLED驱动IC原厂工程师更改原始代码才能实现所需要的特殊分辨率，不利于驱动方案的灵活变更，增加了开发难度并且造成资源浪费。
发明内容
[0004] 本发明要解决的技术问题是提供一种能够实现高灰阶显示的有源Micro‑LED显示控制系统。
[0005] 为了解决上述技术问题，本发明的有源Micro‑LED显示控制系统，其特征在于该系统使用多片FPGA核心板，通过一分多的HDMI分配器将HDMI视频信号发送到各FPGA核心板；每个FPGA核心板截取部分区域RGB视频数据并转换得到的PWMD数据信号，与其中一个FPGA核心板产生的并行SWEEP控制数据同步输出，SWEEP 控制数据和每个核心板的 PWMD 数据信号分别经过数模转换及升压最后输出到Micro‑LED显示屏TFT驱动电路，合成完整的视频数据，实现Micro‑LED显示屏的点对点显示。
[0006] 所述的多片FPGA核心板，其中一片作为主核心板，其他作为从核心板；主核心板中包含视频解码模块，视频处理模块，缓存模块，数据输出模块，控制信号产生模块；从核心板中包含视频解码模块，视频处理模块，缓存模块，数据输出模块；视频解码模块将输入的HDMI视频信号进行解码，并将解码得到的RGB视频数据和视频时序信号发送给视频处理模块；视频处理模块截取部分视频区域RGB视频数据，通过缓存模块传输到数据输出模块，数据输出模块对其进行伽马变换后输出PWMD数据信号；控制信号产生模块用于产生并行SWEEP控制数据。
[0007] 所述的控制信号产生模块还用于产生Micro‑LED显示屏GOA电路所需的时钟信号及TFT驱动电路所需的全局发光控制信号EM。
[0008] 所述的视频处理模块包含四个位置参数寄存器，两个位置变量寄存器，一个使能信号存储器，状态机；四个位置参数寄存器分别存储所要截取的部分视频区域起始位置像素横坐标x_in、纵坐标y_in，以及结束位置像素横坐标l_in、纵坐标h_in；两个位置变量寄存器分别存储当前传输RGB视频数据对应的像素横坐标X、纵坐标Y，使能信号存储器用于存储使能信号De；当De≠1时，状态机处于空闲状态；当De=1，且X≠x_in、Y≠y_in时，状态机进入等待状态；当De=1，且X=x_in、Y=y_in时，状态机进入写数据状态，此时视频处理模块开始输出RGB视频数据；RGB视频数据按行输出，每输出一个像素RGB视频数据后令X=X+1，直至X= l_in，一行像素RGB视频数据输出完毕，状态机进入数据写结束状态；此时将X清零并令Y=Y+1，状态机再次进入等待状态；重复上述过程，直至X= l_in且Y= h_in时，截取的部分视频区域RGB视频数据全部输出完毕，状态机进入总体结束状态。
[0009] 所述的数据输出模块包括A数据寄存器、B数据寄存器；缓存模块将截取的RGB视频数据赋值给A数据寄存器，A数据寄存器输出的RGB视频数据经过伽马变换之后赋值给B数据寄存器，由B数据寄存器输出PWMD数据信号；PWMD数据信号通过Nbit的数模转换模块转换为模拟信号，再经运算放大器升压最后输出到Micro‑LED显示屏TFT驱动电路。
[0010] 所述的控制信号产生模块包括并行SWEEP控制数据产生模块；并行SWEEP控制数据产生模块包括A计数器，EM信号生成模块、A寄存器；A计数器对驱动时序信号CLK0进行计数，同时EM信号生成模块输出两路全局发光控制信号EM，一路作为标记信号给A寄存器赋最大N N值2 ，另一路输出到显示屏TFT驱动电路；2为显示屏最高灰度级；每当A计数器的计数值达N
到T/2时，A寄存器并行数据减1后输出，同时A计数器清零重新计数，直至A寄存器输出并行数据为0；其中，T=Tc‑k×n，T为设定的SWEEP控制信号斜坡时间，Tc为显示屏场周期，k为设定的行扫信号打开时间，n为显示屏像素列数；A寄存器输出的并行SWEEP控制数据经Nbit的数模转换模块转换为模拟信号，运算放大器将模拟信号升压后得到SWEEP控制信号并将其输出至Micro‑LED显示屏TFT驱动电路。
[0011] 所述的控制信号产生模块包括时钟产生模块；时钟产生模块包括PPL倍频模块、记数模块、时钟输出模块、异或逻辑门；FPGA系统时钟CLK输入到PLL倍频模块生成LED显示所需的驱动时序信号CLK0，记数模块以驱动时序信号CLK0为基准通过记数的方式产生CLK1信号、CLK2信号以及IN信号，经时钟输出模块输出，再经电平转换模块输出给Micro‑LED显示屏的GOA电路；其中IN信号配置频率等于显示屏的场频，CLK1信号和CLK2信号根据GOA电路所需的时钟信号进行配置；设显示屏分辨率为m×n，m为显示屏像素行数，n为显示屏像素列数，则CLK1信号配置频率为f2，f2=f×n/2，f为驱动时序信号CLK0的频率，CLK2信号配置频率为f3，f3=f2，与CLK1信号反向；CLK1信号和CLK2信号同时输入异或逻辑门，进行异或运算得到的CLK3信号传输给数据输出模块；数据输出模块以CLK3信号作为基准时钟进行PWMD数据信号输出。
[0012] 进一步，本发明还包括用于使多片FPGA核心板中PWMD数据信号同时输出的信号同步模块。
[0013] 所述的信号同步模块包括各FPGA核心板内的复位模块；复位模块以视频解码出来的场同步信号VS作为使能，当场同步信号拉高时复位模块输出高电平的复位信号vrst；主核心板中复位模块输出的复位信号vrst，作为控制信号产生模块、视频处理模块、数据输出模块的同步信号；每个从核心板中复位模块输出的复位信号vrst，作为视频处理模块、数据输出模块的同步信号。
[0014] 所述的信号同步模块还可以采用外部按键，按键一端连接3.3V高电平及限流电阻R，限流电阻R的另一端通过每片FPGA核心板的I/O与每片FPGA核心板内部的按键消抖模块相连接，按键的另外一端则与地线连接；当按键按下时按键消抖模块将高电平拉低产生一个复位信号给到每片FPGA核心板中，作为控制信号产生模块、视频处理模块、数据输出模块的同步信号。
[0015] 有益效果
[0016] 1、采用多片FPGA核心板，分别截取各区域视频数据，再分别选用高灰度输出的数模转换芯片进行升压后传输给Micro‑LED，合成整幅图像，能够实现高灰度级显示；并且采用多片FPGA可以根据Micro‑LED显示屏分辨率任意添加FPGA核心板来拼接视频数据。
[0017] 2. 在不使用AMOLED驱动IC的情况下，只使用FPGA来生产各类Micro‑LED显示屏所需的时序控制信号和视频数据信号，有利于驱动方案的灵活变更，降低了研发阶段的开发难度，并且避免了资源浪费。
附图说明
[0018] 图1为本发明的总体结构框图。
[0019] 图2为时钟产生模块框图。
[0020] 图3为视频截取状态机流程图。
[0021] 图4为各信号时序图。
[0022] 图5为SWEEP控制信号产生结构框图。
[0023] 图6为各FPGA控制示意图。
[0024] 图7为PWMD数据信号产生结构框图。
[0025] 图8为外部按键复位模块框图。
[0026] 图9为外部按键同步原理图。
具体实施方式
[0027] 下面结合附图和实施例对本发明作进一步详细说明，可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。
[0028] 在本发明的描述中，除非另有明确的规定和限定，术语“相连”、 “连接”、 “固定”应做广义的理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接连接，也可以通过中间媒介间接连接，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以具体情况具体理解上述术语在本发明中的具体含义。
[0029] 在本发明中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“上方”和“上面”包括第一特征在第二特征正上方和斜上方，或者仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”、“下面”包括第一特征在第二特征正下方和斜下方，或仅仅表示第一特征水平高度小于第二特征。
[0030] 在本实施例的描述中，术语“上”、 “下”、“左”、“右”等方位或者位置关系为基于附图所示的方位或位置关系，仅是为了便于描述和简化操作，而不是指示或暗示所指的装置或元件必须具有特定的方位，以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语 “第一”、“第二”仅仅用于在描述上加以区分，并没有特殊的含义。
[0031] 如图1所示，一种有源Micro‑LED显示控制系统包括多片FPGA核心板，其中一片作为主核心板，其他作为从核心板；主核心板主要负责全局控制，输出Micro‑LED显示屏所需的时序控制信号以及部分PWMD数据信号，而从核心板则是输出PWMD数据信号；每片FPGA核心板控制Micro‑LED显示屏的部分区域。
[0032] 所述的主核心板中包含视频解码模块，视频处理模块，缓存模块，数据输出模块，控制信号产生模块。从核心板中包含视频解码模块，视频处理模块，缓存模块，数据输出模块。
[0033] 所述的视频解码模块将输入的HDMI视频信号进行解码，并将解码得到的RGB视频数据和视频时序信号发送给视频处理模块；其中视频时序信号包含行频、场频、使能信号De及HDMI视频信号时钟等。
[0034] 如图2 、5所示，所述的控制信号产生模块包括时钟产生模块和并行SWEEP控制数据产生模块；时钟产生模块主要是为数据输出模块、SWEEP控制数据产生模块及Micro‑LED显示屏提供特定的时钟，包括PPL倍频模块、记数模块、时钟输出模块、异或逻辑门；还可以包括基准时钟寄存器。FPGA系统时钟CLK输入到PLL倍频模块生成LED显示所需的驱动时序信号CLK0，记数模块以驱动时序信号CLK0为基准通过记数的方式产生CLK1信号、CLK2信号以及IN信号，经时钟输出模块输出，再经电平转换模块输出给Micro‑LED显示屏的GOA电路；其中IN信号配置频率等于显示屏的场频，CLK1信号和CLK2信号根据GOA电路所需的时钟信号进行配置；各信号时序图如图4所示。设显示屏分辨率为m×n，m为显示屏像素行数，n为显示屏像素列数，则CLK1信号配置频率为f2，f2=f×n/2，f为驱动时序信号CLK0的频率，CLK2信号配置频率为f3，f3=f2，与CLK1信号反向。CLK1信号和CLK2信号同时输入异或逻辑门，进行异或运算得到的CLK3信号，CLK3信号存储在基准时钟寄存器中，经基准时钟寄存器传输给数据输出模块，其中CLK3=CLK1∧CLK2；这样数据输出模块以CLK3信号作为基准时钟进行PWMD数据信号输出，这样能够保证每次行扫时钟到来的时候视频数据信号能够输出。
[0035] 如图5所示，驱动时序信号CLK0发送给并行SWEEP控制数据产生模块用于产生Micro‑LED显示屏所需的各类控制信号。所述的并行SWEEP控制数据产生模块包括A计数器，EM信号生成模块、A寄存器；复位信号到来之后，A计数器开始对驱动时序信号CLK0进行计数，同时EM信号生成模块输出两路全局发光控制信号EM，一路作为标记信号给A寄存器赋最N N大值2 ，另一路输出到显示屏TFT驱动电路；2 为显示屏最高灰度级；每当A计数器的计数值N
达到T/2时，A寄存器并行数据减1后输出，同时A计数器清零重新计数，直至A寄存器输出并行数据为0；其中，T=Tc‑k×n，为设定的SWEEP控制信号斜坡时间， Tc为显示屏场周期，k为设定的行扫信号打开时间，n为显示屏像素列数；A寄存器输出的并行SWEEP控制数据经Nbit的数模转换模块转换为模拟信号，运算放大器将模拟信号升压后得到SWEEP控制信号并将其输出至Micro‑LED显示屏TFT驱动电路。
[0036] 视频处理模块会根据Micro‑LED显示屏的实际分辨率将输入的RGB视频数据进行截取，这样Micro‑LED显示屏显示的画面能够与RGB视频数据点对点显示不会因为缩放造成图像模糊，并且在进行亮度校正的时候要求点对点显示。视频处理模块包含四个位置参数寄存器，两个位置变量寄存器，一个使能信号存储器，状态机；四个位置参数寄存器分别存储所要截取的部分视频区域的起始位置像素横坐标x_in、纵坐标y_in，以及结束位置像素横坐标l_in、纵坐标h_in；两个位置变量寄存器分别存储当前传输RGB视频数据对应的像素横坐标X、纵坐标Y，使能信号存储器用于存储使能信号De；如图3所示，状态机有5个状态，分别为空闲、等待、写数据、数据写结束和总体结束。当De≠1时，状态机处于空闲状态；当De=1，且X≠x_in、Y≠y_in时，状态机进入等待状态；当De=1，且X=x_in、Y=y_in时，状态机进入写数据状态，此时视频处理模块开始输出RGB视频数据。RGB视频数据按行输出，每输出一个像素RGB视频数据后令X=X+1，直至X= l_in，一行像素RGB视频数据输出完毕，状态机进入数据写结束状态；此时将X清零并令Y=Y+1，状态机再次进入等待状态；重复上述过程，直至X= l_in且Y= h_in时，截取区域RGB视频数据全部输出完毕，状态机进入总体结束状态。这样就可以输出想要的分辨率图像。截取区域RGB视频数据存储在缓存模块中，然后再发送到数据输出模块。所述的缓存模块可以采用FIFO或者RAM。
[0037] 截取的RGB视频数据发送到数据输出模块，经数据输出模块输出PWMD数据信号，PWMD数据信号通过Nbit的数模转换模块转换为模拟信号，再经运算放大器升压最后输出到Micro‑LED显示屏TFT驱动电路。数据输出模块需要跟Micro‑LED显示屏的分辨率以及显示灰度等级来搭建，假设分辨率为m×n，m为显示屏像素行数，n为显示屏像素列数，灰度等级为Nbit则所需的FPGA核心板的 I/O口为K=3×m×n。根据所选择的FPGA核心板I/O数量来确定所需的FPGA核心板数量，每片FPGA核心板控制Micro‑LED显示屏的部分区域，如图6所示。与其同时，主核心板还需要考虑到时序控制信号产生所消耗的I/O口。根据每片FGPA核心板所控制的区域将截取的RGB视频数据分配到各个核心板。
[0038] 如图7所示。所述的数据输出模块包括A数据寄存器、B数据寄存器；当复位信号为高电平时，缓存模块将RGB视频数据赋值给A数据寄存器，A数据寄存器输出的RGB视频数据经过伽马变换之后得到赋值给B数据寄存器，B数据寄存器输出的PWMD数据信号然后通过Nbit的数模转换模块转换为模拟信号，再经运算放大器升压最后输出到Micro‑LED显示屏TFT驱动电路，这样只要选取数据位深足够大的数模转换芯片就可以实现高灰度精细的Micro‑LED显示。
[0039] 所述的数模转换模块可以根据需求选用12bit、14bit或16bit数模转换芯片等，以实现不同的高灰阶输出。控制信号输出和PWMD数据信号输出后的数模转换芯片使用的是相同类型的芯片。
[0040] 本发明还包括信号同步模块；信号同步模块是将多片的FPGA核心板中进行PWMD数据信号同时输出，以保证每片FGPA核心板控制的画面能够同步显示在Micro‑LED显示屏上。主核心板中包含一个复位模块，为控制信号产生模块、视频处理模块、数据输出模块提供统一的复位信号vrst；每个从核心板中各包含一个复位模块，为视频处理模块、数据输出模块提供统一的复位信号vrst；通过视频解码出来的场同步信号VS作为使能，当场同步信号拉高时复位模块输出高电平的复位信号vrst，作为各个FPGA核心板的同步信号。也可以通过外部按键同时输入一个复位信号作为视频数据的同步复位信号来实现视频信号的同步。以下分别对这两种方法进行展开说明。
[0041] 第一种方法，HDMI通过一分多的分配器将视频信号发送到每片FPGA核心板上的时候使能信号De输入到每片FPGA核心板里头的视频处理模块，只有当使能信号De为高电平时才会有数据进行输出，这样就保证了每片FPGA核心板进行数据分割输出时是统一输出的。与此同时为了进一步保证最终到达TFT驱动电路的数据同步，添加一个复位模块，复位模块主要是为各个模块输出同步复位信号，而这个复位信号的产生主要依据视频时序信号输入的场同步信号作为使能输出，因此进一步保证了数据输出模块中数据输出的同步性。
[0042] 第二种方法，在控制板上设计一个按键，按键一端连接3.3V高电平及限流电阻R，限流电阻R的另一端通过每片FPGA核心板的I/O与每片FPGA核心板内部的按键消抖模块相连接，按键的另外一端则与地线连接，如图8和图9所示。控制板正常上电时每片FPGA核心板的I/O都是高电平，当按键按下时按键消抖模块将高电平拉低产生一个复位信号给到每片FPGA核心板中，作为控制信号产生模块、视频处理模块、数据输出模块的同步信号。当这个复位信号到来的时候，每片FPGA核心板中的PWMD数据信号才会输出到与TFT连接的I/O口上，这样就实现了多片FPGA核心板PWMD数据信号的同步输出。
