本发明公开了一种恒流驱动IO电路及芯片，恒流驱动IO电路设置有P型模拟驱动器、N型模拟驱动器和IO驱动功率单元；P型模拟驱动器用于接收恒流控制使能信号和第一逻辑控制信号，并根据恒流控制使能信号接收第一偏置电压信号后，输出第一恒流控制信号至IO驱动功率单元；N型模拟驱动器用于接收恒流控制使能信号，并根据恒流控制使能信号接收第二偏置电压信号后，输出第二恒流控制信号至IO驱动功率单元，IO驱动功率单元根据接收的第一恒流控制信号和第二恒流控制信号输出IO驱动信号至目标IO口；解决了相关技术中，芯片通过电压驱动IO口时，启动电流冲击大导致器件使用寿命短、且进行亮度调节需要增加额外的硬件导致的成本高的技术问题。
P型模拟驱动器，用于接收恒流控制使能信号和第一逻辑控制信号，根据所述恒流控制使能信号接收第一偏置电压信号，并根据所述恒流控制使能信号、所述第一偏置电压信号和所述第一逻辑控制信号输出第一恒流控制信号；
N型模拟驱动器，用于接收所述恒流控制使能信号和第二逻辑控制信号，根据所述恒流控制使能信号接收第二偏置电压信号，并根据所述恒流控制使能信号、所述第二偏置电压信号和所述第二逻辑控制信号输出第二恒流控制信号；
IO驱动功率单元，用于接收所述第一恒流控制信号和第二恒流控制信号，并输出IO驱动信号；
其中，所述P型模拟驱动器包括第一驱动反相器、P端反相器单元、P端控制传输门单元、P端摆率反相器单元、P端摆率传输门单元和第一偏置选择开关单元；
所述第一驱动反相器的输出端分别与所述P端反相器单元的输入端、所述P端摆率传输门单元的第一输入端、所述P端摆率反相器单元的第一输入端连接，所述P端反相器单元的输出端分别与所述P端控制传输门单元的第一输入端、所述P端摆率反相器单元的第二输入端、所述P端摆率传输门单元的第二输入端连接，所述P端控制传输门单元的第二输入端、第三输入端、第四输入端均受到所述恒流控制使能信号控制，所述P端控制传输门单元的输出端与所述P端摆率反相器单元的第三输入端连接，所述P端摆率反相器单元的第一输出端分别与所述IO驱动功率单元的第一输入端、P端摆率传输门单元的第三输入端连接，所述P端摆率反相器单元的第二输出端与所述P端摆率传输门单元的第四输入端连接；
所述第一偏置选择开关与所述P端摆率传输门单元的第四输入端连接，用于根据所述恒流控制使能信号向所述P端摆率传输门单元发送所述第一偏置电压信号。
2.根据权利要求1所述的恒流驱动IO电路，其特征在于，所述IO驱动功率单元包括第一PMOS管和第一NMOS管；
所述第一PMOS管的漏极分别与所述第一NMOS管的漏极、所述IO驱动功率单元的输出端连接，所述第一PMOS管的栅极接收所述第一恒流控制信号，所述第一NMOS管的栅极用于接收所述第二恒流控制信号，所述第一PMOS管的源极与电路供电高电位端VDD连接，所述第一NMOS管的源极与电路低电位端VSS连接；
所述第一PMOS管与所述第一NMOS管分别受到所述第一恒流控制信号、第二恒流控制信号的控制用于输出所述IO驱动信号。
3.根据权利要求1所述的恒流驱动IO电路，其特征在于，所述N型模拟驱动器包括第二驱动反相器、N端反相器单元、N端控制传输门单元、N端摆率反相器单元、N端摆率传输门单元和第二偏置选择开关单元；
所述第二驱动反相器的输出端分别与所述N端反相器单元的输入端、所述N端摆率反相器单元的第一输入端、所述N端摆率传输门单元的第一输入端连接，所述N端反相器单元的输出端分别与所述N端控制传输门单元的第一输入端、所述N端摆率反相器单元的第二输入端、所述N端摆率传输门单元的第二输入端连接，所述N端控制传输门单元的第二输入端、第三输入端、第四输入端均受到所述恒流控制使能信号控制，所述N端控制传输门单元的输出端与所述N端摆率反相器单元的第三输入端连接，所述N端摆率反相器单元的第一输出端与所述N端摆率传输门单元的第三输入端连接，所述N端摆率反相器单元的第二输出端分别与所述IO驱动功率单元的第二输入端、所述N端摆率传输门单元的第四输入端连接；
所述第二偏置选择开关与所述N端摆率控制传输门单元的第三输入端连接，用于根据所述恒流控制使能信号向所述N端摆率控制传输门单元发送所述第二偏置电压信号。
4.根据权利要求3所述的恒流驱动IO电路，其特征在于，所述P端反相器单元包括第二PMOS管和第二NMOS管，所述N端反相器单元包括第三PMOS管和第三NMOS管；
所述第二PMOS管的栅极与所述第二NMOS管的栅极连接，所述第二PMOS管的源极与电路供电高电位端VDD连接，所述第二PMOS管的漏极与所述第二NMOS管的漏极连接，所述第二NMOS管的源极与电路低电位端VSS连接，所述第二PMOS管的栅极为所述P端反相器单元的输入端，所述第二PMOS管的漏极为所述P端反相器单元的输出端；
所述第三PMOS管的栅极与所述第三NMOS管的栅极连接，所述第三PMOS管的源极与电路供电高电位端VDD连接，所述第三PMOS管的漏极与所述第三NMOS管的漏极连接，所述第三NMOS管的源极与电路低电位端VSS连接，所述第三PMOS管的栅极为所述N端反相器单元的输入端，所述第三PMOS管的漏极为所述N端反相器单元的输出端。
5.根据权利要求4所述的恒流驱动IO电路，其特征在于，所述P端控制传输门单元包括第四PMOS管、第四NMOS管和第五NMOS管，所述N端控制传输门单元包括第五PMOS管、第六PMOS管和第六NMOS管；
所述第四PMOS管的漏极与所述第四NMOS管的漏极连接，所述第四NMOS管的源极分别与所述第四PMOS管的源极、所述第五NMOS管的漏极连接，所述第五NMOS管的源极与电路低电位端VSS连接，所述第四NMOS管的漏极为所述P端控制传输门单元的第一输入端，所述第四NMOS管的源极为所述P端控制传输门单元的输出端；所述第四NMOS管的栅极为所述P端控制传输门单元的第二输入端，接受所述恒流控制使能信号的反相信号的控制；所述第五NMOS管的栅极为所述P端控制传输门单元的第三输入端，接受所述恒流控制使能信号的控制；所述第四PMOS管的栅极为所述P端控制传输门单元的第四输入端，接受所述恒流控制使能信号的控制；
所述第五PMOS管的漏极与所述第六NMOS管的漏极连接，所述第六NMOS管的源极分别与所述第五PMOS管的源极、所述第六PMOS管的漏极连接，所述第六PMOS管的源极与电路供电高电位端VDD连接，所述第六NMOS管的漏极为所述N端控制传输门单元的第一输入端；所述第六NMOS管的栅极为所述N端控制传输门单元的第二输入端，接受所述恒流控制使能信号的反相信号的控制；所述第六PMOS管的栅极为所述N端控制传输门单元的第三输入端，接受所述恒流控制使能信号的反相信号的控制；所述第五PMOS管的栅极为所述N端控制传输门单元的第四输入端，接受所述恒流控制使能信号的控制；所述第六NMOS管的源极为所述N端控制传输门单元的输出端。
6.根据权利要求4或5所述的恒流驱动IO电路，其特征在于，所述P端摆率反相器单元包括第七PMOS管、第八PMOS管和第七NMOS管，所述N端摆率反相器单元包括第九PMOS管、第八NMOS管和第九NMOS管；
所述第七PMOS管的源极、衬底均与电路供电高电位端VDD连接，所述第七PMOS管的漏极与所述第八PMOS管的源极连接，所述第八PMOS管的衬底与电路供电高电位端VDD连接，所述第八PMOS管的漏极与所述第七NMOS管的漏极连接，第七NMOS管的源极与电路低电位端VSS连接，第八PMOS管的栅极为所述P端摆率反相器单元的第一输入端，第七PMOS管的栅极为所述P端摆率反相器单元的第二输入端，第七NMOS管的栅极为所述P端摆率反相器单元的第三输入端，所述第七PMOS管的漏极为所述P端摆率反相器单元的第一输出端，所述第八PMOS管的漏极为所述P端摆率反相器单元的第二输出端；
所述第九PMOS管的源极、衬底均与电路供电高电位端VDD连接，第九PMOS管的漏极与第八NMOS管的漏极连接，所述第八NMOS管的源极与所述第九NMOS管的漏极连接，所述第九NMOS管的源极与电路低电位端VSS连接，所述第八NMOS管的栅极为所述N端摆率反相器单元的第一输入端，所述第九NMOS管的栅极为所述N端摆率反相器单元的第二输入端，所述第九PMOS管的栅极为所述N端摆率反相器单元的第三输入端，所述第九PMOS管的漏极为所述N端摆率反相器单元的第一输出端，所述第九NMOS管的漏极为所述N端摆率反相器单元的第二输出端。
7.根据权利要求6所述的恒流驱动IO电路，其特征在于，所述P端摆率传输门单元包括第十PMOS管和第十NMOS管，所述N端摆率传输门单元包括第十一PMOS管和第十一NMOS管；
所述第十PMOS管的漏极与所述第十NMOS管的漏极连接，所述第十PMOS管的衬底与电路供电高电位端VDD连接，所述第十PMOS管的源极与所述第十NMOS管的源极连接，所述第十PMOS管的栅极为所述P端摆率传输门单元的第一输入端，所述第十NMOS管的栅极为所述P端摆率传输门单元的第二输入端，所述第十PMOS管的源极为所述P端摆率传输门单元的第三输入端，所述第十PMOS管的漏极为所述P端摆率传输门单元的第四输入端；
所述第十一PMOS管的漏极与所述第十一NMOS管的漏极连接，所述第十一PMOS管的衬底与电路供电高电位端VDD连接，所述第十一PMOS管的源极与所述第十一NMOS管的源极连接，所述第十一NMOS管的栅极为所述N端摆率传输门单元的第一输入端，所述第十一PMOS管的栅极为所述N端摆率传输门单元的第二输入端，所述第十一PMOS管的漏极为所述N端摆率传输门单元的第三输入端，所述第十一PMOS管的源极为所述N端摆率传输门单元的第四输入端。
8.根据权利要求1或2所述的恒流驱动IO电路，其特征在于，所述恒流驱动IO电路还包括偏置电压产生电路；
所述偏置电压产生电路用于输出第一偏置电压信号和第二偏置电压信号。
9.一种恒流驱动IO芯片，其特征在于，包括芯片主体和如权利要求1至8任一项所述的恒流驱动IO电路；
其中，所述芯片主体与所述恒流驱动IO电路连接，所述芯片主体输出第一逻辑控制信号、第二逻辑控制信号、恒流控制使能信号至所述恒流驱动IO电路。
一种恒流驱动IO电路及恒流驱动IO芯片
技术领域
[0001] 本发明涉及电子电路技术领域，尤其是涉及一种恒流驱动IO电路及恒流驱动IO芯片。
背景技术
[0002] 芯片在一些应用场景中需要驱动外部的LED灯或外部的LED段码显示屏，而相关技术中，通过芯片驱动外部的LED灯或外部的LED段码显示屏主要是采用普通电压驱动对IO口进行驱动，无法对外部的LED灯或外部的LED段码显示屏进行恒流控制；而在进行非恒流驱动时，若要进行亮度调节，需要增加额外的硬件成本，并且，非恒流驱动在启动时，容易产生较大的冲击电流，对芯片设计的稳定性及外部的LED灯使用寿命或LED段码显示屏使用寿命存在影响。
[0003] 因此，如何克服相关技术中无法实现恒流驱动IO口导致的硬件成本高和器件使用寿命低的技术问题，成为本领域技术人员需要克服的技术难题。
发明内容
[0004] 本发明实施例提出一种恒流驱动IO电路及恒流驱动IO芯片，用以解决相关技术中通过电压驱动IO导致的硬件成本高、器件使用寿命低的技术问题。
[0005] 第一方面，本发明的一个实施例提供了一种恒流驱动IO电路，其包括：
[0006] P型驱动模拟器，用于接收恒流控制使能信号和第一逻辑控制信号，根据所述恒流控制使能信号接收第一偏置电压信号，并根据所述恒流控制使能信号、所述第一偏置电压信号和所述外部逻辑控制信号输出第一恒流控制信号；
[0007] N型驱动模拟器，用于接收所述恒流控制使能信号和第二逻辑控制信号，根据所述恒流控制使能信号接收第二偏置电压信号，并根据所述恒流控制使能信号、所述第二偏置电压信号和所述第二逻辑控制信号输出第二恒流控制信号；
[0008] IO驱动功率单元，用于接收所述第一恒流控制信号和第二恒流控制信号，并输出IO驱动信号。
[0009] 本发明实施例的恒流驱动IO电路至少具有如下有益效果：
[0010] 本发明实施例中一种恒流驱动IO电路，其设置有P型模拟驱动器、N型模拟驱动器和IO驱动功率单元；其中，P型模拟驱动器用于接收恒流控制使能信号和第一逻辑控制信号，并根据恒流控制使能信号接收第一偏置电压信号后，根据恒流控制使能信号、第一偏置电压信号和第一逻辑控制信号输出第一恒流控制信号至IO驱动功率单元，N型模拟驱动器用于接收恒流控制使能信号，并根据恒流控制使能信号接收第二偏置电压信号后，根据恒流控制使能信号、第二逻辑控制信号和第二偏置电压信号输出第二恒流控制信号至IO驱动功率单元，IO驱动功率单元根据接收的第一恒流控制信号和第二恒流控制信号输出IO驱动信号至目标IO口，用于驱动目标IO口；解决了相关技术中，芯片通过电压驱动IO口时，启动电流冲击大导致器件使用寿命短、且进行亮度调节需要增加额外的硬件导致的成本高的技术问题；提供了一种能够进行恒流驱动IO口、成本低、提高器件使用寿命的恒流驱动IO电路。
[0011] 根据本发明另一些实施例的恒流驱动IO电路，所述IO驱动功率单元包括第一PMOS管和第一NMOS管；
[0012] 所述第一PMOS管的漏极分别与所述第一NMOS管的漏极、所述IO驱动功率单元的输出端连接，所述第一PMOS管的栅极接收所述第一恒流控制信号，所述第一NMOS管的栅极用于接收所述第二恒流控制信号，所述第一PMOS管的源极与电路供电高电位端VDD连接，所述第一NMOS管的源极与电路低电位端VSS连接；
[0013] 所述第一PMOS管与所述第一NMOS管分别受到所述第一恒流控制信号、第二恒流控制信号的控制用于输出所述IO驱动信号。
[0014] 根据本发明另一些实施例的恒流驱动IO电路，所述P型模拟驱动器包括第一驱动反相器、P端反相器单元、P端控制传输门单元、P端摆率反相器单元、P端摆率传输门单元和第一偏置选择开关单元；
[0015] 所述第一驱动反相器用于接收所述第一逻辑控制信号；
[0016] 所述第一驱动反相器的输出端分别与所述P端反相器单元的输入端、所述P端摆率传输门单元的第一输入端、所述P端摆率反相器单元的第一输入端连接，所述P端反相器单元的输出端分别与所述P端控制传输门单元的第一输入端、所述P端摆率反相器单元的第二输入端、所述P端摆率传输门单元的第二输入端连接，所述P端控制传输门单元的第二输入端、第三输入端、第四输入端均受到所述恒流控制使能信号控制，所述P端控制传输门单元的输出端与所述P端摆率反相器单元的第三输入端连接，所述P端摆率反相器单元的第一输出端分别与所述IO驱动功率单元的第一输入端、P端摆率传输门单元的第三输入端连接，所述P端摆率反相器单元的第二输出端与所述P端摆率传输门单元的第四输入端连接；
[0017] 所述第一偏置选择开关与所述P端摆率传输门单元的第四输入端连接，用于根据所述恒流控制使能信号向所述P端摆率传输门单元发送所述第一偏置电压信号。
[0018] 根据本发明另一些实施例的恒流驱动IO电路，所述N型模拟驱动器包括第二驱动反相器、N端反相器单元、N端控制传输门单元、N端摆率反相器单元、N端摆率传输门单元和第二偏置选择开关单元；
[0019] 所述第二驱动反相器用于接收所述第二逻辑控制信号；
[0020] 所述第二驱动反相器的输出端分别与所述N端反相器单元的输入端、所述N端摆率反相器单元的第一输入端、所述N端摆率传输门单元的第一输入端连接，所述N端反相器单元的输出端分别与所述N端控制传输门单元的第一输入端、所述N端摆率反相器单元的第二输入端、所述N端摆率传输门单元的第二输入端连接，所述N端控制传输门单元的第二输入端、第三输入端、第四输入端均受到所述恒流控制使能信号控制，所述N端控制传输门单元的输出端与所述N端摆率反相器单元的第三输入端连接，所述N端摆率反相器单元的第一输出端与所述N端摆率传输门单元的第三输入端连接，所述N端摆率反相器单元的第二输出端分别与所述IO驱动功率单元的第二输入端、所述N端摆率传输门单元的第四输入端连接；
[0021] 所述第二偏置选择开关与所述N端摆率控制传输门单元的第三输入端连接，用于根据所述恒流控制使能信号向所述N端摆率控制传输门单元发送所述第二偏置电压信号。
[0022] 根据本发明另一些实施例的恒流驱动IO电路，所述P端反相器单元包括第二PMOS管和第二NMOS管，所述N端反相器单元包括第三PMOS管和第三NMOS管；
[0023] 所述第二PMOS管的栅极与所述第二NMOS管的栅极连接，所述第二PMOS管的源极与电路供电高电位端VDD连接，所述第二PMOS管的源极与所述第二NMOS管的漏极连接，所述第二NMOS管的源极与电路低电位端VSS连接，所述第二PMOS管的栅极为所述P端反相器单元的输入端，所述第二PMOS管的漏极为所述P端反相器单元的输出端；
[0024] 所述第三PMOS管的栅极与所述第三NMOS管的栅极连接，所述第三PMOS管的源极与电路供电高电位端VDD连接，所述第三PMOS管的源极与所述第三NMOS管的漏极连接，所述第三NMOS管的源极与电路低电位端VSS连接，所述第三PMOS管的栅极为所述N端反相器单元的输入端，所述第三PMOS管的漏极为所述N端反相器单元的输出端。
[0025] 根据本发明另一些实施例的恒流驱动IO电路，所述P端反相器单元包括第二PMOS管和第二NMOS管，所述N端反相器单元包括第三PMOS管和第三NMOS管；
[0026] 所述第二PMOS管的栅极与所述第二NMOS管的栅极连接，所述第二PMOS管的源极与电路供电高电位端VDD连接，所述第二PMOS管的漏极与所述第二NMOS管的漏极连接，所述第二NMOS管的源极与电路低电位端VSS连接，所述第二PMOS管的栅极为所述P端反相器单元的输入端，所述第二PMOS管的漏极为所述P端反相器单元的输出端；
[0027] 所述第三PMOS管的栅极与所述第三NMOS管的栅极连接，所述第三PMOS管的源极与电路供电高电位端VDD连接，所述第三PMOS管的漏极与所述第三NMOS管的漏极连接，所述第三NMOS管的源极与电路低电位端VSS连接，所述第三PMOS管的栅极为所述N端反相器单元的输入端，所述第三PMOS管的漏极为所述N端反相器单元的输出端。
[0028] 根据本发明另一些实施例的恒流驱动IO电路，所述P端控制传输门单元包括第四PMOS管、第四NMOS管和第五NMOS管，所述N端控制传输门单元包括第五PMOS管、第六PMOS管和第六NMOS管；
[0029] 所述第四PMOS管的漏极与所述第四NMOS管的漏极连接，所述第四NMOS管的源极分别与所述第四PMOS管的源极、所述第五NMOS管的漏极连接，所述第五NMOS管的源极与电路低电位端VSS连接，所述第四NMOS管的漏极为所述P端控制传输门单元的第一输入端，所述第四NMOS管的源极为所述P端控制传输门单元的输出端；所述第四NMOS管的栅极为所述P端控制传输门单元的第二输入端，接受所述恒流控制使能信号的反相信号的控制；所述第五NMOS管的栅极为所述P端控制传输门单元的第三输入端，接受所述恒流控制使能信号的控制；所述第四PMOS管的栅极为所述P端控制传输门单元的第四输入端，接受所述恒流控制使能信号的控制；
[0030] 所述第五PMOS管的漏极与所述第六NMOS管的漏极连接，所述第六NMOS管的源极分别与所述第五PMOS管的源极、所述第六PMOS管的漏极连接，所述第六PMOS管的源极与电路供电高电位端VDD连接，所述第六NMOS管的漏极为所述N端控制传输门单元的第一输入端；所述第六NMOS管的栅极为所述N端控制传输门单元的第二输入端，接受所述恒流控制使能信号的反相信号的控制；所述第六PMOS管的栅极为所述N端控制传输门单元的第三输入端，接受所述恒流控制使能信号的反相信号的控制；所述第五PMOS管的栅极为所述N端控制传输门单元的第四输入端，接受所述恒流控制使能信号的控制；所述第六NMOS管的源极为所述N端控制传输门单元的输出端。
[0031] 根据本发明另一些实施例的恒流驱动IO电路，所述P端摆率反相器单元包括第七PMOS管、第八PMOS管和第七NMOS管，所述N端摆率反相器单元包括第九PMOS管、第八NMOS管和第九NMOS管；
[0032] 所述第七PMOS管的源极、衬底均与电路供电高电位端VDD连接，所述第七PMOS管的漏极与所述第八PMOS管的源极连接，所述第八PMOS管的衬底与电路供电高电位端VDD连接，所述第八PMOS管的漏极与所述第七NMOS管的漏极连接，第七NMOS管的源极与电路低电位端VSS连接，第八PMOS管的栅极为所述P端摆率反相器单元的第一输入端，第七PMOS管的栅极为所述P端摆率反相器单元的第二输入端，第七NMOS管的栅极为所述P端摆率反相器单元的第三输入端，所述第七PMOS管的漏极为所述P端摆率反相器单元的第一输出端，所述第八PMOS管的漏极为所述P端摆率反相器单元的第二输出端；
[0033] 所述第九PMOS管的源极、衬底均与电路供电高电位端VDD连接，第九PMOS管的漏极与第八NMOS管的漏极连接，所述第八NMOS管的源极与所述第九NMOS管的漏极连接，所述第九NMOS管的源极与电路低电位端VSS连接，所述第八NMOS管的栅极为所述N端摆率反相器单元的第一输入端，所述第九NMOS管的栅极为所述N端摆率反相器单元的第二输入端，所述第九PMOS管的栅极为所述N端摆率反相器单元的第三输入端，所述第九PMOS管的漏极为所述N端摆率反相器单元的第一输出端，所述第九NMOS管的漏极为所述N端摆率反相器单元的第二输出端。
[0034] 根据本发明另一些实施例的恒流驱动IO电路，所述P端摆率传输门单元包括第十PMOS管和第十NMOS管，所述N端摆率传输门单元包括第十一PMOS管和第十一NMOS管；
[0035] 所述第十PMOS管的漏极与所述第十NMOS管的漏极连接，所述第十PMOS管的衬底与电路供电高电位端VDD连接，所述第十PMOS管的源极与所述第十NMOS管的源极连接，所述第十PMOS管的栅极为所述P端摆率传输门单元的第一输入端，所述第十NMOS管的栅极为所述P端摆率传输门单元的第二输入端，所述第十PMOS管的源极为所述P端摆率传输门单元的第三输入端，所述第十PMOS管的漏极为所述P端摆率传输门单元的第四输入端；
[0036] 所述第十一PMOS管的漏极与所述第十一NMOS管的漏极连接，所述第十一PMOS管的衬底与电路供电高电位端VDD连接，所述第十一PMOS管的源极与所述第十一NMOS管的源极连接，所述第十一NMOS管的栅极为所述N端摆率传输门单元的第一输入端，所述第十一PMOS管的栅极为所述N端摆率传输门单元的第二输入端，所述第十一PMOS管的漏极为所述N端摆率传输门单元的第三输入端，所述第十一PMOS管的源极为所述N端摆率传输门单元的第四输入端。
[0037] 根据本发明另一些实施例的恒流驱动IO电路，所述恒流驱动IO电路还包括偏置电压产生电路；
[0038] 所述偏置电压产生电路用于输出第一偏置电压信号和第二偏置电压信号。
[0039] 第二方面，本发明的一个实施例提供了一种恒流驱动IO芯片，其包括芯片主体及上述的恒流驱动IO电路。
附图说明
[0040] 图1是本发明实施例一种恒流驱动IO电路的第一实施例模块连接示意图；
[0041] 图2是本发明实施例一种恒流驱动IO电路的第二实施例模块连接示意图；
[0042] 图3是本发明实施例一种恒流驱动IO电路的第三实施例模块连接示意图；
[0043] 图4是本发明实施例一种恒流驱动IO电路的一具体实施例电路组成连接示意图；
[0044] 图5是本发明实施例一种恒流驱动IO电路中恒流控制使能信号CCEN与CENB信号、CENH信号的关系示意图。
具体实施方式
[0045] 以下将结合实施例对发明的构思及产生的技术效果进行清楚、完整地描述，以充分地理解本发明的目的、特征和效果。显然，所描述的实施例只是本发明的一部分实施例，而不是全部实施例，基于本发明的实施例，本领域的技术人员在不付出创造性劳动的前提下所获得的其他实施例，均属于本发明保护的范围。
[0046] 在本发明实施例的描述中，如果涉及到“若干”，其含义是一个以上，如果涉及到“多个”，其含义是两个以上，如果涉及到“大于”、“小于”、“超过”，均应理解为不包括本数，如果涉及到“以上”、“以下”、“以内”，均应理解为包括本数。如果涉及到“第一”、“第二”，应当理解为用于区分技术特征，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量或者隐含指明所指示的技术特征的先后关系。
[0047] 参照图1，本发明实施例提供了一种恒流驱动IO电路，其包括P型模拟驱动器、N型模拟驱动器和IO驱动功率单元。本实施例中，P型模拟驱动器、N型模拟驱动器的输出端分别与IO驱动功率单元的输入端连接，P型模拟驱动器用于接收第一逻辑控制信号和恒流控制使能信号，根据其中的恒流控制使能信号的状态接收第一偏置电压信号，并根据恒流控制使能信号、第一偏置电压信号和第一逻辑控制信号输出第一恒流控制信号至IO驱动功率单元。N型模拟驱动器用于接收恒流控制使能信号和第二逻辑控制信号，根据其中的恒流控制使能信号状态接收第二偏置电压信号，并根据恒流控制使能信号、第二偏置电压信号和第二逻辑控制信号输出第二恒流控制信号至IO驱动功率单元。IO驱动功率单元根据接收的第一恒流控制信号和第二恒流控制信号输出IO驱动信号至目标IO口。本实施例中，当需要以恒流驱动方式驱动IO口时，恒流控制使能信号为高电平信号，P型模拟驱动器接收第一偏置电压信号，N型模拟驱动器接收第二偏置电压信号，进而使得IO驱动功率单元输出的IO驱动信号为恒流驱动信号，当以电压驱动方式驱动IO口时(非恒流方式)，恒流控制使能信号为低电平信号，P型模拟驱动器无法接收到第一偏置电压信号，N型模拟驱动器也无法接收到第二偏置电压信号，进而使得IO驱动功率单元输出的IO驱动信号为非恒流驱动信号，而第一逻辑控制信号和第二逻辑控制信号分别用于控制P型模拟驱动器和N型模拟驱动器的工作状态，使得IO驱动信号输出为高电流模式或低电流模式，其解决了相关技术中，芯片通过电压驱动IO口时，启动电流冲击大导致器件使用寿命短、且进行亮度调节需要增加额外的硬件导致的成本高的技术问题。
[0048] 参照图2，在一些实施例中，恒流驱动IO电路还包括偏置电压产生电路，偏置电压产生电路的第一输出端与P型模拟驱动器的输入端连接，用于根据恒流控制使能信号向P型模拟驱动器输入第一偏置电压信号；偏置电压产生电路的第二输出端与N型模拟驱动器的输入端连接，用于根据恒流控制使能信号向N型模拟驱动器输入第二偏置电压信号。本实施例中，当恒流驱动IO电路的输出为恒流高电流模式时，第一偏置电压信号输出高电平信号，第二偏置电压信号输出为低电平信号；当恒流驱动IO电路的输出为恒流低电流模式时，第一偏置电压信号为低电平信号，第二偏置电压信号为高电平信号。
[0049] 参照图3，在一些实施例中，P型模拟驱动器包括第一驱动反相器110、P端反相器单元130、P端控制传输门单元130、P端摆率反相器单元140、P端摆率传输门单元150和第一偏置选择开关160。其中，第一驱动反相器用于接收第一逻辑控制信号，第一驱动反相器110的输出端分别与P端反相器单元120的输入端、P端摆率传输门单元150的第一输入端、P端摆率反相器140的第一输入端连接，P端反相器单元120的输出端分别与P端控制传输门单元130的第一输入端、P端反相器单元140的第二输入端、P端摆率控制传输门单元150的第二输入端连接，P端控制传输门单元130的第二输入端、第三输入端和第四输入端受到恒流控制使能信号的控制，P端控制传输门单元130的输出端与P端摆率反相器单元140的第三输入端连接，P端摆率反相器单元140的第一输出端分别与IO驱动功率单元100的第一输入端、P端摆率传输门单元150的第三输入端连接，P端摆率反相器单元的第二输出端与P端摆率传输门单元150的第四输入端连接，第一偏置选择开关160的一端与P端摆率控制传输门单元150的第四输入端连接，第一偏置选择开关160的另一端接收第一偏置电压信号，第一偏置选择开关160受恒流控制使能信号的控制，向P端摆率控制传输门单元150传输第一偏置电压信号。本实施例中，设置有第一驱动反相器110用于接收第一逻辑控制信号，使得本发明实施例的恒流驱动IO电路的驱动能力更强，信号变化响应能力增强，设置有P端反相器单元120用于与后续单元(包括P端控制传输门单元130、P端摆率反相器单元140、P端摆率传输门单元
150)进行配合，进行整体电路的设计优化。本实施例中，图3中的各个单元间的连接关系未完全示出，具体连接关系参照上述描述内容。
[0050] 参照图3，在一些实施例中，N型模拟驱动器包括第二驱动反相器210、N端反相器单元220、N端控制传输门单元230、N端摆率反相器单元240、N端摆率传输门单元250和第二偏置选择开关260。其中，第二驱动反相器用于接收第二逻辑控制信号，第二驱动反相器210的输出端分别与N端反相器单元220的输入端、N端摆率反相器单元240的第一输入端、N端摆率传输门单元250的第一输入端连接，N端反相器单元220的输出端分别与N端控制传输门单元230的第一输入端、N端摆率反相器单元240的第二输入端、N端摆率传输门单元250的第二输入端连接，N端控制传输门单元230的第二输入端、第三输入端和第四输入端均受到恒流控制使能信号的控制，N端控制传输门单元230的输出端与N端摆率反相器单元240的第三输入端连接，N端摆率反相器单元240的第一输出端与N端摆率传输门单元250的第三输入端连接，N端摆率反相器单元240的第二输出端分别与IO驱动功率单元100的第二输入端、N端摆率传输门单元250的第四输入端连接，第二偏置选择开关260的一端与N端摆率控制传输门单元250的第三输入端连接，第二偏置选择开关260的另一端接收第二偏置电压信号，第二偏置选择开关260受恒流控制使能信号的控制，向N端摆率传输门单元250传输第二偏置电压信号。本实施例中，设置有第二驱动反相器210用于接收第二逻辑控制信号，使得本发明实施例恒流驱动IO电路的驱动能力更强，信号变化响应能力增强，设置有N端反相器单元
220用于与后续单元(包括N端控制传输门单元230、N端摆率反相器单元240、N端摆率传输门单元250)进行配合，进行整体电路的设计优化。本实施例中，图3中的各个单元间的连接关系未完全示出，具体连接关系参照上述描述内容。
[0051] 以下通过一具体实施例阐述上述各单元的具体电路组成：
[0052] 参照图4，本实施例中，IO驱动功率单元100包括第一PMOS管M11和第一NMOS管M22；第一PMOS管M11的源极、衬底均与电路供电高电位端VDD连接，第一PMOS管M11的漏极与第一NMOS管M22的漏极连接，第一NMOS管M22的源极与电路低电位端VSS连接。第一PMOS管M11的栅极作为IO驱动功率单元100的第一输入端，用于接收第一恒流控制信号；第一NMOS管的栅极作为IO驱动功率单元100的第二输入端，用于接收第二恒流控制信号；与第一PMOS管M11的漏极连接(同样与第一NMOS管M22的漏极连接)的PAD端为IO驱动功率单元的输出端，用于输出IO驱动信号。本实施例中，P端反相器单元120包括第二PMOS管M1和第二NMOS管M2，N端反相器单元220包括第三PMOS管M12和第三NMOS管M13，P端控制传输门单元130包括第四PMOS管M3、第四NMOS管M4和第五NMOS管M5，N端控制传输门单元230包括第五PMOS管M14、第六PMOS管M16和第六NMOS管M15，P端摆率反相器单元140包括第七PMOS管M6、第八PMOS管M7和第七NMOS管M8，N端摆率反相器单元240包括第九PMOS管M17、第八NMOS管M18和第九NMOS管M19，P端摆率传输门单元150包括第十PMOS管M9和第十NMOS管M10，N端摆率传输门单元
250包括第十一PMOS管M20和第十一NMOS管M21。本实施例中，P型模拟驱动器中各个器件的具体连接关系如下：第一驱动反相器110分别连接电路供电高电位端VDD和电路低电位端VSS，且第一驱动反相器110用于接收第一逻辑控制信号。P端反相器单元120中：第二PMOS管M1的栅极与第二NMOS管M2的栅极连接，第二PMOS管M1的源极与电路供电高电位端VDD连接，第二PMOS管M1的漏极与第二NMOS管M2的漏极连接，第二NMOS管M2的源极与电路低电位端VSS连接，P端反相器单元120的输入端为第二PMOS管M1的栅极(也是第二NMOS管M2的栅极)，P端反相器单元120的输出端为第二PMOS管M1的漏极(也是第二NMOS管M2的漏极)与P端控制传输门单元130的输入端、P端摆率反相器单元140的第二输入端、P端摆率传输门单元150的第二输入端连接。P端控制传输门单元130中：第四PMOS管M3的漏极与第四NMOS管M4的漏极连接，并作为P端控制传输门单元130的输入端，第四PMOS管M3的源极分别与第四NMOS管M4的源极、第五NMOS管M5的源极连接，并作为P端控制传输门单元130的输出端与P端摆率反相器单元140的第三输入端连接，第五NMOS管M5的源极与电路低电位端VSS连接，第四NMOS管M4的栅极为P端控制传输门单元130的第二输入端，受恒流控制使能信号CCEN的反相信号CENB控制；第五NMOS管M5的栅极为P端控制传输门单元130的第三输入端，受CCNB信号的反相信号CCNH(即与恒流控制使能信号CCEN为同相信号)的控制，第四PMOS管M3的栅极为P端控制传输门单元130的第四输入端，受CENH信号的控制。其中，恒流控制使能信号CCEN与CENB信号、CENH信号的关系参照图5。P端摆率反相器单元140中：第七PMOS管M6的源极、衬底均与电路供电高电位端VDD连接，第七PMOS管M6的漏极与第八PMOS管M7的源极连接，并作为P端摆率反相器单元140的第一输出端，分别与P端摆率传输门单元150的第三输入端、IO驱动功率单元100的第一输入端连接，第八PMOS管M7的衬底与电路供电高电位端VDD连接，第八PMOS管M7的漏极与第七NMOS管M8的漏极连接，并作为P端摆率反相器单元140的第二输出端，与P端摆率传输门单元150的第四输入端连接，第七NMOS管M8的源极与电路低电位端VSS连接，第八PMOS管M7的栅极为P端摆率反相器单元140的第一输入端，第七PMOS管M6的栅极为P端摆率反相器单元140的第二输入端，第七NMOS管M8的栅极为P端摆率反相器单元140的第三输入端。P端摆率传输门单元150中：第十PMOS管M9的栅极为P端摆率传输门单元150的第一输入端，第十PMOS管M9的衬底与电路供电高电位端VDD连接，第十NMOS管M10的栅极为P端摆率传输门单元150的第二输入端，第十PMOS管M9的源极与第十NMOS管M10的源极连接，并作为P端摆率传输门单元150的第三输入端，第十PMOS管M9的漏极与第十NMOS管M10的漏极连接，并作为P端摆率传输门单元150的第四输入端。第一偏置选择开关160的一端与P端摆率控制传输门单元150的第四输入端连接，第一偏置选择开关160受CENH信号控制，用于根据CENH信号向P端摆率传输门单元150传输第一偏置电压信号VBP。本实施例中，N型模拟驱动器中各个器件的连接关系如下：第二驱动反相器210分别连接电路供电高电位端VDD和电路低电位端VSS，且第二驱动反相器210用于接收第二逻辑控制信号。N端反相器单元220中：第三PMOS管M12的栅极与第三NMOS管M13的栅极连接作为N端反相器单元的输入端，并分别与第二驱动反相器210的输出端、N端摆率反相器单元240的第一输入端、N端摆率传输门单元250的第一输入端连接，第三PMOS管M12的源极与电路供电高电位端VDD连接，第三PMOS管M12的漏极与第三NMOS管M13的漏极连接，并作为N端反相器单元220的输出端，分别与N端控制传输门单元230的第一输入端、N端摆率反相器单元240的第二输入端、N端摆率传输门单元250的第二输入端连接，第三NMOS管M13的源极与电路低电位端VSS连接。N端控制传输门单元230中：第五PMOS管M14的漏极与第六NMOS管M15的漏极连接，并作为N端摆率控制传输门单元230的第一输入端，第五PMOS管M14的衬底与电路供电高电位端VDD连接，第五PMOS管M14的源极分别与第六NMOS管M15的源极、第六PMOS管M16的漏极连接，并作为N端摆率控制传输门单元230的输出端，与N端摆率反相器单元240的第三输入端连接；第六NMOS管M15的栅极为N端控制传输门单元230的第二输入端，受恒流控制使能信号CCEN的反相信号CENB控制；第六PMOS管M16的栅极为N端控制传输门单元230的第三输入端，受信号CENB控制；第五PMOS管M14的栅极为N端控制传输门单元230的第四输入端，受信号CENH控制，其中，恒流控制使能信号CCEN与CENB信号、CENH信号的关系参照图5。N端摆率反相器单元240中：第九PMOS管M17的源极、衬底均与电路供电高电位端VDD连接，第九PMOS管M17的漏极与第八NMOS管M18的漏极连接，并作为N端摆率反相器单元240的第一输出端，与N端摆率传输门单元250的第三输入端连接；第八NMOS管M18的源极与第九NMOS管M19的漏极连接，并作为N端摆率反相器单元240的第二输出端，分别与IO驱动功率单元100的第二输入端、N端摆率传输门单元
250的第四输入端连接；第九NMOS管M19的源极与电路低电位端VSS连接；第八NMOS管M18的栅极为N端摆率反相器单元240的第一输入端，第九NMOS管M19的栅极为N端摆率反相器单元
240的第二输入端，第九PMOS管M17的栅极为N端摆率反相器单元240的第三输入端。N端摆率传输门单元250中：第十一PMOS管M20的衬底与电路供电高电位端VDD连接，第十一PMOS管M20的漏极与第十一NMOS管M21的漏极连接，并作为N端摆率传输门单元250的第三输入端；
第十一PMOS管M20的源极与第十一NMOS管M21的源极连接，并作为N端摆率传输门单元250的第四输入端；第十一NMOS管M21的栅极为N端摆率传输门单元250的第一输入端，第十一PMOS管M20的栅极为N端摆率传输门单元250的第二输入端。第二偏置选择开关260的一端与N端摆率传输门单元250的第三输入端连接，第二偏置选择开关260受CENH信号控制，用于根据CENH信号向N端摆率传输门单元250传输第二偏置电压信号VBN。
[0053] 参照图4，基于上述具体电路的实现方式，当本发明实施例一种恒流驱动IO电路需要以恒流高电流模式驱动IO口时，各个器件的工作状态如下：恒流控制使能信号CCEN输出高电平信号，则CENB信号为低电平信号，CENH信号为高电平信号，则P端控制传输门单元130中的第四PMOS管M3截止、第四NMOS管M4截止、第五NMOS管M5导通，N端控制传输门单元230中的第五PMOS管M14截止、第六PMOS管M16导通、第六NMOS管M15截止。第一逻辑控制信号经第一驱动反相器110后，第一驱动反相器110输出低电平信号，则此时第二PMOS管M1导通、第八PMOS管M7导通、第十PMOS管M9导通，P端反相器单元220输出高电平信号，则第七PMOS管M6截止、第十NMOS管M10导通，第七NMOS管M8截止，第八PMOS管M7的漏极输出高电平信号，第一偏置选择开关160导通，接收第一偏置电压信号VBP。同样的，第二逻辑控制信号经第二驱动反相器210后，第二驱动反相器210输出低电平信号，此时第三PMOS管M12导通、第三NMOS管M13截止、第八NMOS管M18截止、第十一NMOS管M21截止，第三PMOS管M12导通后输出高电平信号，因此，第九NMOS管M19导通、第十一PMOS管M20截止，由于第六PMOS管M16导通，因此第九PMOS管M17截止，又由于第九NMOS管M19导通拉低其漏极电压，因此IO驱动功率单元100中的第一NMOS管M22截止。此时，第二偏置选择开关260导通，接收第二偏置电压信号VBN。其中，为了实现恒流高电流模式驱动IO口，第一偏置电压信号VBP为高电平信号，第二偏置电压信号VBN为低电平信号。通过输入为高电平信号的第一偏置电压信号VBP，将IO驱动功率单元100中的第一PMOS管M11的栅极的电平拉低(即相当于第一恒流控制信号)，进而使得第一PMOS管M11工作在饱和区，因此，经第一PMOS管M11流向PAD的电流即为高电流恒流模式。而当需要以恒流低电流模式驱动IO口时，此时，P端控制传输门单元130、N端控制传输门单元230中的器件导通状态与上述高电流恒流模式相同。此时，第一驱动反相器110接收到第一逻辑控制信号后，输出高电平信号，进而第二PMOS管M1截止、第二NMOS管M2导通、第八PMOS管M7截止、第十PMOS管M9截止，第二NMOS管M2导通后，拉低第七PMOS管M6的栅极电压和第十NMOS管M10的栅极电压，此时第七PMOS管M6导通，第十NMOS管M10截止，第七PMOS管M6导通后，其漏极电压升高，由于第八PMOS管M7截止，因此第一PMOS管M11的栅极电压升高，第一PMOS管M11截止，第一偏置选择开关160导通，接收第一偏置电压信号VBP。同样的，第二驱动反相器接收第二逻辑控制信号后，输出高电平信号，进而第三PMOS管M12截止、第三NMOS管M13导通、第八NMOS管M18导通。第三NMOS管M13导通后，拉低第十一PMOS管M20的栅极电压和第九NMOS管M19的栅极电压，因此，第十一PMOS管M20导通，第九NMOS管M19截止。由于第六PMOS管M16导通，拉高第九PMOS管M17的栅极电压，第九PMOS管M17截止。第八NMOS管M18导通后，拉高第一NMOS管M22的栅极电压，第一NMOS管M22导通，此时，第二偏置选择开关260导通，接收第二偏置电压信号VBN至第八NMOS管M18的漏极。其中，为了实现恒流低电流模式驱动IO口，第一偏置电压信号VBP为低电平信号，第二偏置电压信号VBN为高电平信号。通过输入为高电平信号的第二偏置电压信号VBN，将IO驱动功率单元中的第一NMOS管M22的栅极拉高(即相当于第二恒流控制信号)，进而使得第一NMOS管M22工作在饱和区，因此，经PAD流向第一NMOS管M22的电流即为低电流恒流模式。
[0054] 显然的，在一些实施例中，本发明实施例一种恒流驱动IO电路能够实现普通电压驱动IO口。当以非恒流高电压驱动时：恒流控制使能信号CCEN为低电平信号，第一驱动反相器110接收第一逻辑控制信号后，输出低电平信号，第二驱动反相器210接收第二逻辑控制信号后，输出低电平信号；各个器件根据恒流控制使能信号、第一驱动反相器110输出的低电平信号和第二驱动反相器210输出的低电平信号处于对应的工作状态，此时IO驱动功率输出单元中的第一PMOS管M11导通，第一NMOS管M22截止，由于第一偏置选择开关160受CCNH信号控制，处于断开状态，因此，第一PMOS管M11工作在非饱和状态，PAD的输出为由VDD经第一PMOS管M11后输出的非恒流高电压驱动信号。当以非恒流低电压驱动时：恒流控制使能信号CCEN为低电平信号，第一驱动反相器110接收第一逻辑控制信号后，输出高电平信号，第二驱动反相器210接收第二逻辑控制信号后，输出高电平信号；各个器件根据恒流控制使能信号、第一驱动反相器110输出的低电平信号和第二驱动反相器210输出的低电平信号处于对应的工作状态，此时IO驱动功率输出单元中的第一PMOS管M11截止，第一NMOS管M22导通，由于第二偏置选择开关260受CCNH信号控制，处于断开状态，因此，第一NMOS管M22工作在非饱和状态，PAD的输出为由VDD经PAD输入至第一NMOS管M22的非恒流低电压驱动信号。
[0055] 本发明实施例还提供了一种恒流驱动IO芯片，其包括芯片主体及上述任一实施例所述的恒流驱动IO电路。其中，芯片主体输出第一逻辑控制信号、第二逻辑控制信号、恒流控制使能信号至恒流驱动IO电路，并根据当前驱动模式调整第一偏置电压信号和第二偏置电压信号是高电平状态或者是低电平状态。恒流驱动IO电路根据接收的恒流控制使能信号、第一逻辑控制信号、第二逻辑控制信号、第一偏置电压信号和第二偏置电压信号输出IO驱动信号，从而实现以恒流驱动方式驱动IO口。本实施例中，恒流驱动IO电路的具体工作实现过程与上述实施例相互参照对应，在此不做赘述。
[0056] 上面结合附图对本发明实施例作了详细说明，但是本发明不限于上述实施例，在所属技术领域普通技术人员所具备的知识范围内，还可以在不脱离本发明宗旨的前提下作出各种变化。此外，在不冲突的情况下，本发明的实施例及实施例中的特征可以相互组合。
