屏蔽栅沟槽型晶体管的制备方法及屏蔽栅沟槽型晶体管

摘要

本发明涉及一种屏蔽栅沟槽型晶体管的制备方法及屏蔽栅沟槽型晶体管。所述方法包括：提供半导体结构，半导体结构包括第一半导体材料层、源极沟槽、栅极沟槽、第一场介质层、源极导电层、第二场介质层、屏蔽栅和保护层；第二场介质层和屏蔽栅暴露栅极沟槽的上部内壁；保护层覆盖第一场介质层及源极导电层的表面，并且暴露栅极沟槽内的第二场介质层和屏蔽栅；在保护层的保护作用下执行氧化工艺，以使栅极沟槽的上部内壁被氧化为栅氧化物层，并且屏蔽栅的表层被氧化形成隔离层；执行沉积工艺，在栅极沟槽的上部填充形成栅极；栅极与屏蔽栅被隔离层隔开。本发明的技术方案，能提高屏蔽栅沟槽型晶体管的稳定性。

权利要求

1.一种屏蔽栅沟槽型晶体管的制备方法，其特征在于，所述方法包括：提供半导体结构，所述半导体结构包括第一半导体材料层、形成在所述第一半导体材料层内的源极沟槽和栅极沟槽、形成在所述源极沟槽内的第一场介质层和源极导电层、形成在所述栅极沟槽内的第二场介质层和屏蔽栅、以及形成在所述第一半导体材料层的顶表面的保护层；所述第二场介质层和所述屏蔽栅暴露所述栅极沟槽的上部内壁；所述保护层覆盖所述第一场介质层及所述源极导电层的表面，并且暴露所述栅极沟槽内的第二场介质层和屏蔽栅；

在所述保护层的保护作用下执行氧化工艺，以使所述栅极沟槽的所述上部内壁被氧化为栅氧化物层，并且屏蔽栅的表层被氧化形成隔离层；

执行沉积工艺，在所述栅极沟槽的上部填充形成栅极；所述栅极与所述屏蔽栅被所述隔离层隔开。

2.根据权利要求1所述的屏蔽栅沟槽型晶体管的制备方法，其特征在于，所述方法还包括：在所述第一半导体材料层的顶表面上沉积保护层；

执行刻蚀工艺，将所述保护层除覆盖所述第一场介质层及所述源极导电层之外的部分去除，以暴露所述栅极沟槽内的第二场介质层和屏蔽栅。

3.根据权利要求1所述的屏蔽栅沟槽型晶体管的制备方法，其特征在于，所述方法还包括：在所述第一半导体材料层的顶表面上沉积保护层；

执行刻蚀工艺，将所述保护层除覆盖所述第一场介质层及所述源极导电层之外的部分去除，以暴露所述栅极沟槽内的第二场介质层和屏蔽栅；

刻蚀去除所述第二场介质层及屏蔽栅靠近所述栅极沟槽开口的部分。

4.根据权利要求3所述的屏蔽栅沟槽型晶体管的制备方法，其特征在于，所述刻蚀去除所述第二场介质层及屏蔽栅靠近所述栅极沟槽开口的部分，包括：刻蚀去除所述屏蔽栅靠近所述栅极沟槽开口的部分；

去除保护层上的光刻胶层；

刻蚀去除所述第二场介质层靠近所述栅极沟槽开口的部分。

5.根据权利要求1所述的屏蔽栅沟槽型晶体管的制备方法，其特征在于，在执行所述沉积工艺，在所述栅极沟槽的上部填充形成栅极之后，所述方法还包括：将所述保护层从第一半导体材料层的顶表面去除。

6.根据权利要求5所述的屏蔽栅沟槽型晶体管的制备方法，其特征在于，在执行所述沉积工艺，在所述栅极沟槽的上部填充形成栅极之后，将所述保护层从第一半导体材料层的顶表面去除之前，所述方法还包括：执行退火工艺，以改善所述栅极的晶粒。

7.根据权利要求5所述的屏蔽栅沟槽型晶体管的制备方法，其特征在于，在将所述保护层从第一半导体材料层的顶表面去除之后，所述方法还包括：在所述第一半导体材料层的顶表面形成隔离介质层，以绝缘覆盖所述源极导电层和所述栅极的上方。

8.根据权利要求3所述的屏蔽栅沟槽型晶体管的制备方法，其特征在于，在所述第一半导体材料层的顶表面形成隔离介质层之后，所述方法还包括：形成连接层，所述连接层的部分穿过所述隔离介质层，连接到所述源极导电层。

9.根据权利要求1所述的屏蔽栅沟槽型晶体管的制备方法，其特征在于，所述氧化工艺为湿式氧化工艺。

10.根据权利要求1‑9任一项所述的屏蔽栅沟槽型晶体管的制备方法，其特征在于，所述保护层的材料为氮化硅。

说明书

屏蔽栅沟槽型晶体管的制备方法及屏蔽栅沟槽型晶体管

技术领域

[0001] 本发明涉及半导体制造领域，特别是涉及一种屏蔽栅沟槽型晶体管的制备方法及屏蔽栅沟槽型晶体管。

背景技术

[0002] 具有屏蔽栅沟槽（Shield Gate Trench，SGT）结构的金属‑氧化层半导体场效晶体管（Metal‑Oxide‑Semiconductor Field‑Effect Transistor，MOSFET）是目前先进的MOSFET技术，能够很好地解决导通电阻和寄生电容之间的矛盾，同时降低系统的导通损耗和开关损耗，提高了系统使用效率。

[0003] 但是，对于小尺寸的MOSFET，终端区（源极）形貌受各向应力交互影响，临近元胞（cell）区的台面（MESA）会产生向元胞区的变形弯曲，甚至产生裂纹或断裂，进而导致MOSFET失效。

发明内容

[0004] 有鉴于此，本申请实施例为解决背景技术中存在的至少一个问题而提供一种屏蔽栅沟槽型晶体管的制备方法及屏蔽栅沟槽型晶体管。

[0005] 为达到上述目的，本申请的技术方案是这样实现的：

[0006] 第一方面，本申请实施例提供了一种屏蔽栅沟槽型晶体管的制备方法，所述方法包括：

[0007] 提供半导体结构，所述半导体结构包括第一半导体材料层、形成在所述第一半导体材料层内的源极沟槽和栅极沟槽、形成在所述源极沟槽内的第一场介质层和源极导电层、形成在所述栅极沟槽内的第二场介质层和屏蔽栅、以及形成在所述第一半导体材料层的顶表面的保护层；所述第二场介质层和所述屏蔽栅暴露所述栅极沟槽的上部内壁；所述保护层覆盖所述第一场介质层及所述源极导电层的表面，并且暴露所述栅极沟槽内的第二场介质层和屏蔽栅；

[0008] 在所述保护层的保护作用下执行氧化工艺，以使所述栅极沟槽的所述上部内壁被氧化为栅氧化物层，并且屏蔽栅的表层被氧化形成隔离层；

[0009] 执行沉积工艺，在所述栅极沟槽的上部填充形成栅极；所述栅极与所述屏蔽栅被所述隔离层隔开。

[0010] 可选地，所述方法还包括：

[0011] 在所述第一半导体材料层的顶表面上沉积保护层；

[0012] 执行刻蚀工艺，将所述保护层除覆盖所述第一场介质层及所述源极导电层之外的部分去除，以暴露所述栅极沟槽内的第二场介质层和屏蔽栅。

[0013] 可选地，所述方法还包括：

[0014] 在所述第一半导体材料层的顶表面上沉积保护层；

[0015] 执行刻蚀工艺，将所述保护层除覆盖所述第一场介质层及所述源极导电层之外的部分去除，以暴露所述栅极沟槽内的第二场介质层和屏蔽栅；

[0016] 刻蚀去除所述第二场介质层及屏蔽栅靠近所述栅极沟槽开口的部分。

[0017] 可选地，所述刻蚀去除所述第二场介质层及屏蔽栅靠近所述栅极沟槽开口的部分，包括：

[0018] 刻蚀去除所述屏蔽栅靠近所述栅极沟槽开口的部分；

[0019] 去除保护层上的光刻胶层；

[0020] 刻蚀去除所述第二场介质层靠近所述栅极沟槽开口的部分。

[0021] 可选地，在执行所述沉积工艺，在所述栅极沟槽的上部填充形成栅极之后，所述方法还包括：

[0022] 将所述保护层从第一半导体材料层的顶表面去除。

[0023] 可选地，在执行所述沉积工艺，在所述栅极沟槽的上部填充形成栅极之后，将所述保护层从第一半导体材料层的顶表面去除之前，所述方法还包括：

[0024] 执行退火工艺，以改善所述栅极的晶粒。

[0025] 可选地，在将所述保护层从第一半导体材料层的顶表面去除之后，所述方法还包括：

[0026] 在所述第一半导体材料层的顶表面形成隔离介质层，以绝缘覆盖所述源极导电层和所述栅极的上方。

[0027] 可选地，在所述第一半导体材料层的顶表面形成隔离介质层之后，所述方法还包括：

[0028] 形成连接层，所述连接层的部分穿过所述隔离介质层，连接到所述源极导电层。

[0029] 可选地，所述氧化工艺为湿式氧化工艺。

[0030] 可选地，所述保护层的材料为氮化硅。

[0031] 本申请实施例所提供的一种屏蔽栅沟槽型晶体管的制备方法及屏蔽栅沟槽型晶体管，所述方法包括：提供半导体结构，所述半导体结构包括第一半导体材料层、形成在所述第一半导体材料层内的源极沟槽和栅极沟槽、形成在所述源极沟槽内的第一场介质层和源极导电层、形成在所述栅极沟槽内的第二场介质层和屏蔽栅、以及形成在所述第一半导体材料层的顶表面的保护层；所述第二场介质层和所述屏蔽栅暴露所述栅极沟槽的上部内壁；所述保护层覆盖所述第一场介质层及所述源极导电层的表面，并且暴露所述栅极沟槽内的第二场介质层和屏蔽栅；在所述保护层的保护作用下执行氧化工艺，以使所述栅极沟槽的所述上部内壁被氧化为栅氧化物层，并且屏蔽栅的表层被氧化形成隔离层；执行沉积工艺，在所述栅极沟槽的上部填充形成栅极；所述栅极与所述屏蔽栅被所述隔离层隔开。其中，执行氧化工艺时，所述保护层覆盖所述第一场介质层及所述源极导电层进行保护，使得所述第一场介质层及所述源极导电层没有被氧化，也就不会因氧化而产生氧化应力。如此，本申请实施例所提供的屏蔽栅沟槽型晶体管的制备方法及屏蔽栅沟槽型晶体管，能够改善屏蔽栅沟槽型晶体管的终端区的应力情况，减少MESA的变形或断裂，提高屏蔽栅沟槽型晶体管的稳定性。

[0032] 本申请附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本申请的实践了解到。

附图说明

[0033] 此处所说明的附图用来提供对本申请的进一步理解，构成本申请的一部分，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：

[0034] 图1为本申请实施例一提供的屏蔽栅沟槽型晶体管的制备方法的流程示意图；

[0035] 图2‑图8为本申请实施例一提供的屏蔽栅沟槽型晶体管的制备方法中各个工艺过程中的一种剖视示意图；

[0036] 图9为本申请实施例二提供的屏蔽栅沟槽型晶体管的制备方法的流程示意图；

[0037] 图10为本申请实施例二提供的屏蔽栅沟槽型晶体管的制备方法中步骤202中的更具体的流程示意图；

[0038] 图11‑图19为本申请实施例二提供的屏蔽栅沟槽型晶体管的制备方法中各个工艺过程中的一种剖视示意图。

[0039] 附图标记说明：

[0040] 30、基底层；40、第一半导体材料层；41、台面（MESA）；50、源极沟槽；51、第一场介质层；511、凹坑；52、源极导电层；60、栅极沟槽；61、第二场介质层；62、屏蔽栅；631、隔离层；632、栅氧化物层；64、栅极；641、导体氧化层；70、保护层；71、第一光刻胶层；81、第二光刻胶层；90、隔离介质层。

具体实施方式

[0041] 下面将参照附图更详细地描述本申请公开的示例性实施方式。虽然附图中显示了本申请的示例性实施方式，然而应当理解，可以以各种形式实现本申请，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本申请，并且能够将本申请公开的范围完整的传达给本领域的技术人员。

[0042] 在下文的描述中，给出了大量具体的细节以便提供对本申请更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本申请可以无需一个或多个这些细节而得以实施。在其它的例子中，为了避免与本申请发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。

[0043] 在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

[0044] 应当明白，当元件或层被称为“在……上”、“与……相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在……上”、“与……直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本申请教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本申请必然存在第一元件、部件、区、层或部分。

[0045] 空间关系术语例如“在……下”、“在……下面”、“下面的”、“在……之下”、“在……之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在……下面”和“在……下”可包括上和下两个取向。器件可以另外地取向（旋转90度或其它取向）并且在此使用的空间描述语相应地被解释。

[0046] 在此使用的术语的目的仅在于描述具体实施例并且不作为本申请的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

[0047] 为了彻底理解本申请，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本申请的技术方案。本申请的较佳实施例详细描述如下，然而除了这些详细描述外，本申请还可以具有其它实施方式。实施例一

[0048] 本申请实施例提供了一种屏蔽栅沟槽型晶体管的制备方法，图1为本申请实施例提供的屏蔽栅沟槽型晶体管的制备方法的流程示意图，图2‑图8为本申请实施例提供的屏蔽栅沟槽型晶体管的制备方法中各个工艺过程的示意图，结合图1至图8，所述方法包括：

[0049] 步骤101：提供半导体结构。所述半导体结构包括第一半导体材料层40、形成在所述第一半导体材料层40内的源极沟槽50和栅极沟槽60、形成在所述源极沟槽50内的第一场介质层51和源极导电层52、形成在所述栅极沟槽60内的第二场介质层61和屏蔽栅62、以及形成在所述第一半导体材料层40的顶表面的保护层70；所述第二场介质层61和所述屏蔽栅62暴露所述栅极沟槽60的上部内壁；所述保护层70覆盖所述第一场介质层51及所述源极导电层52的表面，并且暴露所述栅极沟槽60内的第二场介质层61和屏蔽栅62，参见图2和图3。

[0050] 步骤102：在所述保护层70的保护作用下执行氧化工艺。以使所述栅极沟槽60的内壁被氧化为栅氧化物层632，并且屏蔽栅62的表层被氧化形成隔离层631，参见图4。

[0051] 步骤103：执行沉积工艺，在所述栅极沟槽60的上部填充形成栅极64。所述栅极64与所述屏蔽栅62被所述隔离层631隔开，参见图5。

[0052] 本申请实施例提供的屏蔽栅沟槽型晶体管的制备方法，可以用于屏蔽栅沟槽型MOSFET的制备，下面主要以MOSFET为例进行介绍。能够理解，本申请实施例的屏蔽栅沟槽型晶体管也可以用于其它半导体器件的制备。本申请实施例的屏蔽栅沟槽型晶体管的制备方法，用于形成屏蔽栅沟槽型晶体管的部分结构，因此附图仅展示部分结构，其它区域，可以部分示出或不示出。

[0053] 步骤101中，所述第一半导体材料层40可以是在基底层30上外延生长形成的外延层（EPI，Epitaxy）。第一半导体材料层40具有第一导电类型，第一导电类型例如为P型或N型。第一导电类型可以通过在第一半导体材料层40中掺杂P型或N型杂质而形成。

[0054] 源极沟槽50和栅极沟槽60可以通过光刻工艺实现。具体的，先在第一半导体材料层40上沉积掩膜材料，再通过光刻和刻蚀工艺，在掩膜材料中定义出源极沟槽50和栅极沟槽60的预设形成位置，从而形成图案化的掩膜层。该工艺为本技术领域人员所熟知，此处不再赘述。可以理解地，在第一半导体材料层40上，源极沟槽50所在的区域一般也称为终端区，栅极沟槽60所在的区域一般也称为元胞区。

[0055] 所述第一场介质层51和所述第二场介质层61可以通过氧化的工艺形成，也可以通过沉积的工艺形成，还可以是先氧化后沉积的方式形成。所述源极导电层52和所述屏蔽栅62可以分别在所述第一场介质层51和所述第二场介质层61中开槽后沉积而成。所述第一场介质层51用于将源极导电层52和源极沟槽50的内壁隔开，所述第二场介质层61用于将屏蔽栅62和栅极沟槽60的内壁隔开。所述隔开是一种绝缘隔开。由于是氧化物，所以第一场介质层51和第二场介质层61一般也称为场氧化层。

[0056] 具体地，所述源极导电层52和所述屏蔽栅62的材料可以是多晶硅（poly silicon）。在本实施例中，所述屏蔽栅62也可以称为屏蔽栅电极。屏蔽栅作为“体内场板”来降低漂移区的电场，从而降低漂移区电阻，使得MOSFET具有更低的导通电阻和更高的击穿电压，并可以用于较高电压（20V‑250V）的MOS产品。所述第二场介质层61和所述屏蔽栅62暴露所述栅极沟槽60的上部内壁，即所述第二场介质层61和所述屏蔽栅62未填满所述栅极沟槽60，栅极沟槽60的上部是空的，且栅极沟槽的上部内壁也未覆盖所述第二场介质层61。

[0057] 所述保护层70可以通过沉积的方式覆盖整个第一半导体材料层40的顶表面，然后通过刻蚀工艺去除覆盖在所述栅极沟槽60内的第二场介质层61和屏蔽栅62上面的部分，即元胞区的部分，仅保留覆盖所述第一场介质层51及所述源极导电层52的部分，即终端区的部分。具体地，执行刻蚀工艺时，需要先形成第一光刻胶层71。该工艺为本技术领域人员所熟知，此处不再赘述。本实施例中，在沉积保护层70时，栅极沟槽60未被填满，上部是空的，在后面工序用于填充栅极64之用。具体地，在沉积保护层70时，已经通过刻蚀工艺将栅极沟槽60内的第二场介质层61和屏蔽栅62的位于栅极沟槽60的上部去除，形成在后面工序用于填充栅极64的空间。

[0058] 步骤102中，在所述保护层70的保护作用下执行氧化工艺，即所述保护层70覆盖所述第一场介质层51及所述源极导电层52的表面的情况下执行氧化工艺。这样，所述源极导电层52不至于在氧化的过程中产生氧化应力（源极导电层52由于是掺杂的多晶硅，所以氧化速率比栅极沟槽60的侧壁氧化速率快很多，容易导致台面41两侧的沟槽内的应力不平衡，并且栅极沟槽60未被填满，容易使得台面41向元胞区变形弯曲，甚至产生裂纹或断裂）。栅极。而在所述保护层70的保护作用下执行氧化工艺，就能减少因氧化工艺产生的应力不平衡问题。并且，也由于上述的原因，在步骤102中需要通过沉积的方式形成保护层70，而不能采用氧化的工艺形成保护层70。

[0059] 在一些实施例中，所述保护层70的材料为氮化硅（SiN）。这样，在执行步骤103的氧化工艺时，所述保护层70能更好的阻挡氧化工艺中的氧气的穿透，避免所述源极导电层52被穿透保护层70的氧气所氧化。本实施例的氧化工艺为湿式氧化工艺，氧化效率更高。具体地，湿式氧化工艺可以是炉管热氧化工艺。

[0060] 步骤103中，形成所述栅极64后，栅极也基本形成了。栅极64也叫栅电极，上述步骤103中产生的隔离层631，是为了将栅极64和屏蔽栅62隔开。可以理解地，所述隔开是一种绝缘隔开。本申请实施例中，由于第一场介质层51及所述源极导电层52在保护层70覆盖的情况下执行氧化工艺，减少了第一场介质层51及所述源极导电层52在氧化中产生影响台面41的氧化应力，使得台面41两端的应力更均衡。减少了台面41的变形或断裂，提高了屏蔽栅沟槽型晶体管的稳定性。

[0061] 在一些实施例中，在执行所述沉积工艺，在所述栅极沟槽的上部填充形成栅极之后，所述方法还包括：

[0062] 将所述保护层70从第一半导体材料层40的顶表面去除。

[0063] 如上所述，保护层70的作用在于执行氧化工艺时，保护源极沟槽50内的第一场介质层51和源极导电层52的表面不被氧化，进而不产生氧化应力作用到台面41上。因此，在氧化工艺之后，保护层70的作用就没有了。并且如果继续保留保护层70，可能影响后续终端区的离子注入工艺的执行，例如，在通过离子注入工艺形成源极区时，由于保护层70的存在而对离子造成阻挡，影响离子注入效果；并且，还可能会影响连接层（contact，CT）的形成。因此在所述栅极沟槽的上部填充形成栅极之后，可以将其去除，参见图7。

[0064] 在一些实施例中，在执行所述沉积工艺，在所述栅极沟槽60的上部填充形成栅极64之后，将所述保护层70从第一半导体材料层40的顶表面去除之前，所述方法还包括：

[0065] 执行退火工艺，以改善所述栅极64的晶粒。

[0066] 进一步地，在退火工艺的执行中，除了改善所述栅极64的晶粒，也会使所述栅极64发生氧化，使所述栅极64的表面形成导体氧化层641，并且和之前形成的位于第一半导体材料层40顶表面和栅极沟槽60侧壁的栅氧化层连接，参见图6。也因此，退火工艺需在上述保护层70的去除之前执行。避免第一场介质层51和源极导电层52的表面在退火工艺中被氧化，使得所述保护层70能在退火工艺中继续产生保护作用。

[0067] 在一些实施例中，在将所述保护层70从第一半导体材料层40的顶表面去除之后，所述方法还包括：

[0068] 在所述第一半导体材料层40的顶表面形成隔离介质层90，以绝缘覆盖所述源极导电层52和所述栅极64的上方。隔离介质层90用于将源极和栅极与外界绝缘隔离，源极或栅极与外界的电连接可以另外设置连线层实现，参见图8。

[0069] 在一些实施例中，在所述第一半导体材料层40的顶表面形成隔离介质层90之后，所述方法还包括：

[0070] 形成连接层（未在图中示出），所述连接层的部分穿过所述隔离介质层90，连接到所述源极导电层52。

[0071] 连接层具体可以为顶部金属层（TM，Top Metal）。本实施例的屏蔽栅沟槽型晶体管在所述保护层70的保护作用下执行氧化工艺，对后面的形成连接层等工艺步骤没有影响。实施例二

[0072] 本实施例为在实施例一的基础上，对保护层70的形成时间在工艺流程中进行了改进，使得至少能减少一次光刻工艺，节省了成本，下面主要对与实施例一不同之处进行介绍。结合图9至图19，所述方法包括：

[0073] 步骤201：提供半导体结构，所述半导体结构包括第一半导体材料层40、形成在所述第一半导体材料层40内的源极沟槽50和栅极沟槽60、形成在所述源极沟槽50内的第一场介质层51和源极导电层52、形成在所述栅极沟槽60内的第二场介质层61和屏蔽栅62、以及形成在所述第一半导体材料层40的顶表面的保护层70；所述第二场介质层和所述屏蔽栅62暴露所述栅极沟槽的上部内壁；所述保护层70覆盖所述第一场介质层51及所述源极导电层52的表面，并且暴露所述栅极沟槽内的第二场介质层和屏蔽栅62；参见图11‑图14；

[0074] 步骤202：在所述保护层70的保护作用下执行氧化工艺，以使所述栅极沟槽的上部内壁被氧化为栅氧化物层632，并且屏蔽栅62的表层被氧化形成隔离层631，参见图15；

[0075] 步骤203：执行沉积工艺，在所述栅极沟槽的上部填充形成栅极64；所述栅极64与所述屏蔽栅62被所述隔离层631隔开，参见图16。

[0076] 其中步骤201、步骤202和步骤203分别与实施例一中的步骤101、步骤102和步骤103相同，可以参考实施例一相应的过程执行。步骤203之后的工艺过程也与实施例一类似，可以结合图17‑图19，参考实施例一相应的过程执行。不再赘述。

[0077] 上述步骤201中，保护层70的形成过程与实施例一不相同，在下面进行进一步介绍。如图10所示，保护层70的形成过程包括：

[0078] 步骤2011：在所述第一半导体材料层40的顶表面上沉积保护层70，参见图12。保护层70的材料可以是氮化硅。

[0079] 步骤2012：执行刻蚀工艺，将所述保护层70除覆盖所述第一场介质层51及所述源极导电层52之外的部分去除，以暴露所述栅极沟槽60内的第二场介质层61和屏蔽栅62，参见图13。具体地，刻蚀工艺包括：首先形成第二光刻胶层81；然后通过曝光、显影等步骤，对第二光刻胶层81进行图案化，定义出终端区图形，即将元胞区上的第二光刻胶层81去除；接下来去除保护层70的位于元胞区的部分。

[0080] 步骤2013：刻蚀去除屏蔽栅62靠近所述栅极沟槽60开口的部分，即去除屏蔽栅62的上方的部分，参见图13。如图所示，刻蚀后，形成在后面工序用于填充栅极64的空间的一部分。具体地，刻蚀工艺可以是湿法刻蚀。可以理解地，由于与步骤2022的刻蚀范围一致，因此本步骤中的刻蚀，还可以使用步骤2022中的第二光刻胶层81作为掩膜层而执行。

[0081] 步骤2014：去除保护层70上的第二光刻胶层81，参见图14。可以理解地，由于在刻蚀过程中，第二光刻胶层81基本被损耗、不能再继续使用。并且残余的光刻胶层易发生剥离（peeling），剥离的碎片可能造成半导体器件污染，影响半导体器件的性能及稳定性。因此先将第二光刻胶层81去除，再以保护层70作为掩膜层进行刻蚀，参见步骤2025。

[0082] 步骤2015：刻蚀去除所述第二场介质层61靠近所述栅极沟槽60开口的部分，参见图14。所述第二场介质层61靠近所述栅极沟槽60开口的部分为第二场介质层61的上方的部分。具体地，所述刻蚀工艺可以是湿法刻蚀。所述第二场介质层61可以是场氧化层。可以理解地，由于保护层70的存在，可以阻挡刻蚀剂腐蚀源极沟槽内的第一场介质层51和源极导电层52。因此，在保护层70的阻挡下，执行刻蚀工艺，刻蚀栅极沟槽内的第二场介质层61，直至形成在后面工序用于填充栅极64的空间。因此保护层70实际起到了掩膜层的作用，降低了成本。进一步地，保护层70也在步骤203的氧化工艺中，保护源极沟槽内的第一场介质层51和源极导电层52。

[0083] 本实施例与实施例一相比，在步骤2023中的刻蚀去除屏蔽栅62中，可以使用步骤2022中的第二光刻胶层81。而不必额外设置光刻胶，减少了光刻工艺，降低了成本。并且，步骤2025的去除所述第二场介质层61中，保护层70也可以起到代替光刻胶的作用，避免终端区的源极沟槽50在刻蚀工艺中产生凹坑511，参见图2。可以理解地，凹坑511可能会影响半导体器件的动态特性。此外，凹坑511的存在也容易造成凹坑511内的源极导电层（多晶硅）暴露面积过大，导致在后续形成连接层时，可能出现不期望的误接触，直接造成器件电性失效。因此本实施例中保护层70的设置，提高了半导体器件的动态特性，也提高了半导体器件的可靠性。

[0084] 需要说明的是，在实施例一中，在刻蚀去除屏蔽栅62的靠近所述栅极沟槽60开口的部分前，也需要形成覆盖在第一场介质层51及源极导电层52上的光刻胶层；而凹坑511产生的原因主要是，在刻蚀去除屏蔽栅62的靠近所述栅极沟槽60开口的部分后，该光刻胶层基本被损耗、不能再继续使用，并且为了避免在后续工艺中残余的光刻胶层发生剥离，造成半导体器件污染。因此通常会将残余的光刻胶层去除，这就导致在接下来刻蚀去除第二场介质层61的靠近栅极沟槽60开口的部分的步骤中，第一场介质层51及源极导电层52上没有光刻胶层保护，第一场介质层51与第二场介质层61材料相同，因而去除第二场介质层61的刻蚀剂也会造成第一场介质层51被刻蚀，最终形成凹坑511。

[0085] 可以理解地，在实施例一中，为了避免产生凹坑511，也可以在刻蚀去除屏蔽栅62的靠近所述栅极沟槽60开口的部分后，并且在刻蚀去除第二场介质层61的靠近栅极沟槽60开口的部分前，在第一场介质层51及源极导电层52上再次形成一层光刻胶层，但是这无疑将增加光刻工艺，增加成本。而实施例二与实施例一相比，保护层70的设置除了结构的不同外，也包括在工序流程中的形成时间和去除时间的不同，因此至少能减少一次光刻工艺，并且不会产生凹坑511。实施例三

[0086] 本申请实施例提供了一种屏蔽栅沟槽型晶体管，如图8和如图19所示，包括：

[0087] 第一半导体材料层40；

[0088] 源极沟槽50，形成在所述第一半导体材料层40内；

[0089] 栅极沟槽60，形成在所述第一半导体材料层40内，且至少有一个栅极沟槽60与所述源极沟槽50相邻；

[0090] 源极导电层52，位于所述源极沟槽50内；

[0091] 第一场介质层51，位于所述源极沟槽50内，且将所述源极沟槽50的内壁和所述源极导电层52隔开；

[0092] 屏蔽栅62，位于所述栅极沟槽60内；

[0093] 第二场介质层61，位于所述栅极沟槽60内，且将所述栅极沟槽60的内壁和所述屏蔽栅62隔开；

[0094] 隔离层631，覆盖所述屏蔽栅62的表面，栅氧化物层632覆盖栅极沟槽60的内壁，继续延伸至除所述源极沟槽50之外的所述第一半导体材料层40的顶表面；

[0095] 栅极64，位于所述屏蔽栅62的上方的所述栅极沟槽60内；所述隔离层631，将所述栅极64与所述屏蔽栅62隔开。

[0096] 本实施例中，所述第一半导体材料层40可以是在基底层30（未在图中示出）上外延生长形成的外延层（EPI，Epitaxy）。第一半导体材料层40具有第一导电类型，第一导电类型例如为P型或N型。第一导电类型可以通过在第一半导体材料层40中掺杂P型或N型杂质而形成。

[0097] 源极沟槽50和栅极沟槽60可以通过光刻工艺实现。具体的，先在第一半导体材料层40上沉积掩膜材料，再通过光刻和刻蚀工艺，在掩膜材料中定义出源极沟槽50和栅极沟槽60的预设形成位置，从而形成图案化的掩膜层，该工艺为本技术领域人员所熟知，此处不再赘述。

[0098] 所述第一场介质层51和所述第二场介质层61可以通过氧化的工艺形成，也可以通过沉积的工艺形成，还可以是先氧化后沉积的方式形成。所述源极导电层52和所述屏蔽栅62可以分别在所述第一场介质层51和所述第二场介质层61中开槽后沉积而成。所述第一场介质层51用于将源极导电层52和源极沟槽50的内壁隔开，所述第二场介质层61用于将屏蔽栅62和栅极沟槽60的内壁隔开。所述隔开是一种绝缘隔开。

[0099] 具体地，所述源极导电层52和所述屏蔽栅62的材料可以是多晶硅（poly silicon）。在本实施例中，所述屏蔽栅62也可以称为屏蔽栅或屏蔽栅电极。屏蔽栅作为“体内场板”来降低漂移区的电场，从而降低漂移区电阻，使得MOSFET具有更低的导通电阻和更高的击穿电压，并可以用于较高电压（20V‑250V）的MOS产品。

[0100] 本申请实施例中，由于第一场介质层51及所述源极导电层52在保护层70覆盖的情况下执行氧化工艺，减少了第一场介质层51及所述源极导电层52在氧化中产生影响台面41的氧化应力，使得台面41两端的应力更均衡。减少了台面41的变形或断裂，提高了屏蔽栅沟槽型晶体管的稳定性。氧化应力的产生原因即后果为：源极导电层52由于是掺杂的多晶硅，所以氧化速率比栅极沟槽60的侧壁氧化速率快很多，容易导致台面41两侧的沟槽内的应力不平衡，并且栅极沟槽60未被填满，容易使得台面41向元胞区变形弯曲，甚至产生裂纹或断裂。

[0101] 可以理解地，由于第一场介质层51及所述源极导电层52在保护层70覆盖的情况下执行氧化工艺，因此第一场介质层51及所述源极导电层52的上方没有氧化物覆盖，和现有技术中的屏蔽栅沟槽型晶体管在结构上存在区别。并且第一场介质层51及所述源极导电层52的上方没有氧化物覆盖，不会影响后续终端区的离子注入工艺的执行。

[0102] 在一些实施例中，所述屏蔽栅沟槽型晶体管还包括：

[0103] 隔离介质层90，覆盖于所述第一半导体材料层40的顶表面，以绝缘覆盖所述源极导电层52和所述栅极64的上方

[0104] 所述隔离介质层90用于将源极和栅极与外界绝缘隔离，源极或栅极与外界的电连接可以另外设置连线层实现。

[0105] 在一些实施例中，所述屏蔽栅沟槽型晶体管还包括：

[0106] 连接层（未在图中示出），所述连接层的部分穿过所述隔离介质层90，连接到所述源极导电层52。连接层具体可以为顶部金属层（TM，Top Metal）。

[0107] 需要说明的是，本申请实施例的屏蔽栅沟槽型晶体管可以由上述实施例一和实施列二制备，但不仅限于上述实施例制备。实施例一和实施列二形成的屏蔽栅沟槽型晶体管的功能基本一致，但结构上略有不同。

[0108] 由实施例一制备的屏蔽栅沟槽型晶体管，由于保护层70的形成在刻蚀去除所述第二场介质层61及屏蔽栅62、形成后面工序用于填充栅极64的空间之后，因此，刻蚀去除所述第二场介质层61及屏蔽栅62的过程中，源极沟槽50所在的第一半导体材料层40顶表面的第一场介质层51也被一起去除。也因此，在源极沟槽50的位置，隔离介质层90直接抵接在所述第一半导体材料层40的顶表面。同样地，由于保护层70的形成在形成后面工序用于填充栅极64的空间之后，因此所述第一场介质层51在刻蚀去除所述第二场介质层61及屏蔽栅62的过程中，被刻蚀剂中的酸性物质，腐蚀出凹坑511。如上所述，凹坑511可能会影响半导体器件的动态特性。此外，凹坑511的存在也容易造成凹坑511内的源极导电层（多晶硅）暴露面积过大，导致在后续形成连接层时，可能出现不期望的误接触，直接造成器件电性失效。可选地，在刻蚀去除所述第二场介质层61及屏蔽栅62之前，增加一个光刻胶层。这样虽然增加了成本，但是可以避免产生凹坑511。

[0109] 而实施例二制备的屏蔽栅沟槽型晶体管，由于保护层70的形成在刻蚀去除所述第二场介质层61及屏蔽栅62之前，因此源极沟槽50所在的第一半导体材料层40顶表面的第一场介质层51被保留。也因此，在源极沟槽50的位置，隔离介质层90和所述第一半导体材料层40的顶表面之间间隔有一层第一场介质层51。需要说明的是，位于隔离介质层90和第一半导体材料层40之间的第一场介质层51并不起到栅介质层的作用，因此采用与栅氧化物层
632不同的术语名称和附图标记以形成区分。

[0110] 需要说明的是，本申请提供的屏蔽栅沟槽型晶体管实施例与屏蔽栅沟槽型晶体管的制备方法实施例属于同一构思；各实施例所记载的技术方案中各技术特征之间，在不冲突的情况下，可以任意组合。但需要进一步说明的是，本申请实施例提供的屏蔽栅沟槽型晶体管，其各技术特征组合已经可以解决本申请所要解决的技术问题；因而，本申请实施例所提供的屏蔽栅沟槽型晶体管可以不受本申请实施例提供的屏蔽栅沟槽型晶体管的制备方法的限制，任何能够形成本申请实施例所提供的屏蔽栅沟槽型晶体管结构的制备方法所制备的屏蔽栅沟槽型晶体管均在本申请保护的范围之内。

[0111] 应当理解，以上实施例均为示例性的，不用于包含权利要求所包含的所有可能的实施方式。在不脱离本公开的范围的情况下，还可以在以上实施例的基础上做出各种变形和改变。同样的，也可以对以上实施例的各个技术特征进行任意组合，以形成可能没有被明确描述的本发明的另外的实施例。因此，上述实施例仅表达了本发明的几种实施方式，不对本发明专利的保护范围进行限制。