基于数据输出端建立时间裕量的触发器转换方法及装置

摘要

本申请涉及一种基于数据输出端建立时间裕量的触发器转换方法及装置。所述方法包括：在集成电路布局完成后，遍历集成电路中的触发器，得到每个触发器输出端的建立时间时序裕量以及集成电路中触发器时钟端到输出端延时的平均值。设置触发器替换区间。触发器替换区间的上限和下限是根据触发器时钟端到输出端延时的平均值以及预先设定的比值确定的。若当前触发器输出端的建立时间时序裕量在触发器替换区间内，则将当前触发器替换为高性能触发器。高性能触发器指的是触发器时钟端到输出端延时小于当前触发器时钟端到输出端延时的触发器。采用本方法能够降低芯片的面积和功耗，进而降低高性能计算成本。

权利要求

1.一种基于数据输出端建立时间裕量的触发器转换方法，其特征在于，应用于集成电路中，所述方法包括：在所述集成电路布局完成后，遍历所述集成电路中的触发器，得到每个所述触发器输出端的建立时间时序裕量以及所述集成电路中触发器时钟端到输出端延时的平均值；

设置触发器替换区间；所述触发器替换区间的上限和下限是根据所述触发器时钟端到输出端延时的平均值以及预先设定的比值确定的；

若当前发射触发器输出端的建立时间时序裕量在所述触发器替换区间内，则将所述当前发射触发器替换为高性能触发器；所述高性能触发器指的是触发器时钟端到输出端延时小于所述当前发射触发器时钟端到输出端延时的触发器；

所述预先设定的比值 为预先设定高性能触发器时钟端到输出端延时与所述当前发射触发器时钟端到输出端延时的比值；

所述触发器替换区间为 [N,M]，根据所述触发器时钟端到输出端延时的平均值以及预先设定的比值进行取负数，确定所述触发器替换区间的下限N值为 ；根据所述触发器时钟端到输出端延时的平均值以及预先设定的比值进行取正数，确定所述触发器替换区间的上限M值为 ；其中， 为所述触发器时钟端到输出端的延时。

2.根据权利要求1所述的方法，其特征在于，在所述集成电路布局完成后，遍历所述集成电路中的触发器，得到每个所述触发器的输出端的建立时间时序裕量以及所述集成电路中触发器的时钟端到输出端延时平均值，包括：在所述集成电路通过集成电路开发流程进行布局完成后，遍历所述集成电路中的触发器，获取每个所述触发器数据输出端的建立时间裕量，计算所述触发器输出端的建立时间时序裕量；

根据所述集成电路中触发器时钟端到输出端的延时，得到所述集成电路中触发器时钟端到输出端延时的平均值。

3.根据权利要求2所述的方法，其特征在于，在若当前触发器输出端的建立时间时序裕量在所述触发器替换区间内，则将当前触发器替换为高性能触发器的步骤之后，还包括：遍历所述当前触发器组成的集成电路，得到功耗数据；根据所述功耗数据进行迭代优化，确定高性能集成电路的布局。

4.根据权利要求3所述的方法，其特征在于，获取每个所述触发器数据输出端的建立时间裕量，计算所述触发器输出端的建立时间时序裕量的步骤，包括：；

其中， 为所述触发器输出端的建立时间时序裕量， 为捕获时钟的延时，为时钟周期， 为所述触发器的建立时间， 为发射时钟的延时， 为发射触发器时钟端到输出端的延时， 为组合逻辑的延时。

5.根据权利要求1至4任意一项所述的方法，其特征在于，所述集成电路的开发流程包括：RTL设计、逻辑综合、插扫描链、芯片布局、标准单元Placement、时钟树综合、布线以及面积与功耗评估。

6.根据权利要求1至4任意一项所述的方法，其特征在于，所述集成电路包括：触发器、组合逻辑以及时钟树。

7.基于数据输出端建立时间裕量的触发器转换装置，其特征在于，所述装置包括：获取建立时间模块，用于在集成电路布局完成后，遍历所述集成电路中的触发器，得到每个所述触发器输出端的建立时间时序裕量以及所述集成电路中触发器时钟端到输出端延时的平均值；

替换区间设定模块，用于设置触发器替换区间；所述触发器替换区间的上限和下限是根据所述触发器时钟端到输出端延时的平均值以及预先设定的比值确定的；

触发器替换模块，用于若当前发射触发器输出端的建立时间时序裕量在所述触发器替换区间内，则将所述当前发射触发器替换为高性能触发器；所述高性能触发器指的是触发器时钟端到输出端延时小于所述当前发射触发器时钟端到输出端延时的触发器；

所述预先设定的比值 为预先设定高性能触发器时钟端到输出端延时与所述当前发射触发器时钟端到输出端延时的比值；

所述触发器替换区间为 [N,M]，根据所述触发器时钟端到输出端延时的平均值以及预先设定的比值进行取负数，确定所述触发器替换区间的下限N值为 ；根据所述触发器时钟端到输出端延时的平均值以及预先设定的比值进行取正数，确定所述触发器替换区间的上限M值为 ；其中， 为所述触发器时钟端到输出端的延时。

8.根据权利要求7所述的装置，其特征在于，所述高性能触发器是由极低阈值晶体管构成，或由定制设计得到。

说明书

基于数据输出端建立时间裕量的触发器转换方法及装置

技术领域

[0001] 本申请涉及集成电路领域，特别是涉及一种基于数据输出端建立时间裕量的触发器转换方法及装置。

背景技术

[0002] 社会信息化和人工智能的快速发展，超级计算机正从后P级时代向E级迈进，计算机高性能算力称为人类生产力的重要基础，斯坦福大学的研究发现，在2012年以后，人工智能对算力的需求每隔3.4个月就会翻倍，这一速度已经超越了摩尔定律（每隔18个月，芯片中的晶体管数目翻倍），然而，依靠先进工艺红利来提高芯片能效日趋困难，碳中和的节能减排要求却日趋严厉，目前，国际上运算最快的超级计算机Supercomputer Fugaku运算芯片采用7 nm制造工艺，峰值性能约为0.5 Eflops，功耗约为30 MW，双精度浮点计算能效比约为16 Gflops/W。按照0.6元/度的电费计算，Supercomputer Fugaku每年的电费可达1.6亿元。由此可见，高性能计算成本十分巨大，迫切需要先进的芯片设计方法来降低高性能计算成本。

[0003] 然而，目前绝大多数高性能计算芯片的核心计算部分都是同步电路，其基本结构包含触发器（UFF0和UFF1）、组合逻辑（Combinational logic）以及时钟树，同步电路在时钟的驱动下工作，要求满足建立时间时序约束，否则电路就会出现功能故障，建立时间时序约束违反时，就需要插入额外的缓冲器和反相器减小数据路径延时，这将会增大芯片的面积和功耗，使得高性能计算成本增大。

发明内容

[0004] 基于此，有必要针对上述技术问题，提供一种能够动态调整触发器性能的基于数据输出端建立时间裕量的触发器转换方法及装置。

[0005] 一种基于数据输出端建立时间裕量的触发器转换方法，所述方法包括：

[0006] 在集成电路布局完成后，遍历集成电路中的触发器，得到每个触发器输出端的建立时间时序裕量以及集成电路中触发器时钟端到输出端延时的平均值。

[0007] 设置触发器替换区间。触发器替换区间的上限和下限是根据触发器时钟端到输出端延时的平均值以及预先设定的比值确定的。

[0008] 若当前触发器输出端的建立时间时序裕量在触发器替换区间内，则将当前触发器替换为高性能触发器。高性能触发器指的是触发器的时钟端到输出端延时小于当前触发器的时钟端到输出端延时的触发器。

[0009] 在其中一个实施例中，还包括：在集成电路通过集成电路开发流程进行布局完成后，遍历集成电路中的触发器，获取每个所述触发器数据输出端的建立时间裕量，计算触发器输出端的建立时间时序裕量。

[0010] 根据所述集成电路中触发器时钟端到输出端的延时，得到所述集成电路中触发器时钟端到输出端延时的平均值。

[0011] 在其中一个实施例中，预先设定的比值 为预先设定高性能触发器时钟端到输出端延时与当前触发器时钟端到输出端延时的比值。

[0012] 在其中一个实施例中，还包括：触发器替换区间为[N,M]，根据触发器时钟端到输出端延时的平均值以及预先设定的比值进行取负数，确定触发器替换区间的下限N值为。根据触发器时钟端到输出端延时的平均值以及预先设定的比值进行取正数，确定触发器替换区间的上限M值为 。其中， 为触发器时钟端到
输出端的延时。

[0013] 在其中一个实施例中，还包括：遍历当前触发器组成的集成电路，得到功耗数据。根据功耗数据进行迭代优化，确定高性能集成电路的布局。

[0014] 在其中一个实施例中，还包括：

[0015] ；

[0016] 其中， 为触发器输出端的建立时间时序裕量， 为捕获时钟的延时， 为时钟周期， 为触发器的建立时间， 为发射时钟的延时， 为发射触发
器时钟端到输出端的延时， 为组合逻辑的延时。

[0017] 在其中一个实施例中，集成电路的开发流程包括：RTL设计、逻辑综合、插扫描链、芯片布局、标准单元Placement、时钟树综合、布线以及面积与功耗评估。

[0018] 在其中一个实施例中，集成电路包括：触发器、组合逻辑以及时钟树。

[0019] 一种基于数据输出端建立时间裕量的触发器转换装置，所述装置包括：

[0020] 获取建立时间模块，用于在集成电路布局完成后，遍历集成电路中的触发器，得到每个触发器输出端的建立时间时序裕量以及集成电路中触发器时钟端到输出端延时的平均值。

[0021] 替换区间设定模块，用于设置触发器替换区间。触发器替换区间的上限和下限是根据触发器时钟端到输出端延时的平均值以及预先设定的比值确定的。

[0022] 触发器替换模块，用于若当前触发器输出端的建立时间时序裕量在触发器替换区间内，则将当前触发器替换为高性能触发器。高性能触发器指的是触发器时钟端到输出端延时小于当前触发器时钟端到输出端延时的触发器。

[0023] 在其中一个实施例中，高性能触发器是由极低阈值晶体管构成，或由定制设计得到。

[0024] 上述基于数据输出端建立时间裕量的触发器转换方法及装置，通过获取集成电路中每个触发器时钟端到输出端延时与高性能触发器时钟端到输出端延时关系，构建触发器的替换区间，结合触发器输出端建立的建立时间时序裕量，以此作为判断触发器替换依据，当触发器输出端的建立时间裕量在触发器替换区间内，就将触发器转换为高性能触发器，统计替换后的触发器对应的功耗数据，根据计算资源的丰富程度，可以时时迭代优化触发器的替换区间范围，确定功耗最低的触发器及其对应的集成电路布局，据此可以设计出触发器占用面积最少的高性能集成电路。

附图说明

[0025] 图1为现有技术中数字电路的典型结构组成；

[0026] 图2为一个实施例中基于数据输出端建立时间裕量的触发器转换方法的流程示意图；

[0027] 图3为现有技术中集成电路开发的流程示意图；

[0028] 图4为另一个实施例中触发器输出端建立时间时序裕量的一个示例，其中，触发器UFF0输出端Q的建立时间时序裕量为‑70ps；

[0029] 图5为另一个实施例中触发器UFF0替换成备用触发器后的电路；

[0030] 图6为另一个实施例中触发器输出端建立时间时序裕量的一个示例，其中，触发器UFF0输出端Q的建立时间时序裕量为100ps；

[0031] 图7为一个实施例中基于数据输出端建立时间裕量的触发器转换方法流程的流程示意图；

[0032] 图8为一个实施例中基于数据输出端建立时间裕量的触发器转换装置的结构框图。

具体实施方式

[0033] 为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。

[0034] 本申请提供的基于数据输出端建立时序裕量的触发器转换方法，可以应用于如图1所示的数字集成电路中，对于高性能计算机芯片的数字集成电路其核心计算部分为同步电路，该数字集成电路至少包括发射触发器UFF0和捕获触发器UFF1、组合逻辑
（Combinational logic）以及时钟树。

[0035] 在一个实施例中，如图2所示，提供了一种基于数据输出端建立时序裕量的触发器转换方法，以该方法应用于图1中的数字集成电路为例进行说明，包括以下步骤：

[0036] 步骤202，在集成电路布局完成后，遍历集成电路中的触发器，得到每个触发器输出端的建立时间时序裕量以及集成电路中触发器时钟端到输出端延时的平均值。

[0037] 高性能计算芯片的核心计算部分都是数字同步电路，其基本结构如图1所示，包括触发器（UFF0和UFF1）、组合逻辑以及时钟树等，其中触发器UFF0为发射触发器，触发器UFF1为捕获触发器。具体的，如图3所示，通过集成电路开发流程进行数字集成同步电路的布局，按照RTL设计、逻辑综合、插扫描链、芯片布局、标准单元Placement、时钟树综合、布线以及面积 与功耗 评估的 顺序 完成布 局 ，并 且满 足建立 时间时 序 约束条 件。特别的，要求发射触发器（launch flip‑flop）UFF0发射的数据在经过一段组合逻辑（combinational logic）的延时后，在捕获时钟到达捕获触发器UFF1之前的一段时间内，数据可以稳定的建立，另外，捕获时钟相比发射时钟滞后一个时钟周期，由此数据可以正确地被捕获时钟采样，然后遍历已经布局好的数字同步电路中的发射触发器，构建发射触发器输出端的建立时间时序裕量setup slack：

[0038] ；

[0039] 其中， 为触发器输出端的建立时间时序裕量， 为捕获时钟的延时， 为时钟周期， 为触发器的建立时间， 为发射时钟的延时， 为发射触发
器时钟端到输出端的延时， 为组合逻辑的延时，从而根据数字同步电路中触发器的数量，计算出触发器的建立时间平均值 。

[0040] 步骤204，设置触发器替换区间。触发器替换区间的上限和下限是根据触发器时钟端到输出端延时的平均值以及预先设定的比值确定的。

[0041] 预先设定的比值 为预先设定高性能触发器的时钟端（CK）到输出端（Q）延时与普通触发器时钟端（CK）到输出端（Q）延时的比值，可以通过电路模拟器spice得到不同跳变时间和负载情况下高性能触发器和普通触发器的时钟端（CK）到输出端（Q）的延时 的比值β。

[0042] 具体的，根据触发器时钟端到输出端延时的平均值以及预先设定的比值进行取负数，确定触发器替换区间的下限N值为 。根据触发器时钟端到输出端延时的平均值以及预先设定的比值进行取正数，确定触发器替换区间的上限M值为
。其中， 为触发器时钟端到输出端的延时。

[0043] 步骤206，若当前触发器输出端的建立时间时序裕量在触发器替换区间内，则将当前触发器替换为高性能触发器。高性能触发器指的是触发器时钟端到输出端延时小于当前触发器时钟端到输出端延时的触发器。

[0044] 高性能发射触发器可以由极低阈值晶体管构成，也可以由定制设计得到。具体的，对于每个发射触发器，判断其输出端的建立时间时序裕量setup slack是否在触发器替换区间[N,M]内，若发射触发器输出端建立时间时序裕量setup slack在触发器替换区间[N,M]内，则将该发射触发器替换为高性能触发器，否则保持不变。由此替换后，计算当前触发器、组合逻辑以及时钟树组成的数字同步电路，得到其对应的芯片占用面积和功耗数据，根据计算资源的丰富程度，将数字集成同步电路进行面积和功耗数据的迭代优化，可以在N和M典型值附近微调N和M，得到新的建立时间时序裕量对应的触发器替换区间[N,M]，进而挑选出面积和功耗最小的电路设计作为最终设计，得到高性能集成电路的布局。

[0045] 上述基于数据输出端建立时间裕量的触发器转换方法及装置，通过获取集成电路中每个触发器时钟端到输出端延时与高性能触发器时钟端到输出端延时关系，构建触发器的替换区间，结合触发器输出端建立时间时序裕量，以此作为判断触发器替换依据，当触发器输出端的建立时间裕量在触发器替换区间内，就将触发器转换为高性能触发器，统计替换后的触发器对应的功耗数据，根据计算资源的丰富程度，可以时时迭代优化触发器的替换区间范围，确定功耗最低的触发器及其对应的集成电路布局，据此可以设计出功耗最低的集成电路。

[0046] 在其中一个实施例中，在集成电路通过集成电路开发流程进行布局完成后，遍历集成电路中的触发器，获取每个触发器数据输出端的建立时间裕量，计算所述触发器输出端的建立时间时序裕量。根据集成电路中触发器时钟端到输出端的延时，得到集成电路中触发器时钟端到输出端延时的平均值。

[0047] 值得说明的是，对于发射触发器输出端的建立时间时序裕量为负的寄存器到寄存器时序路径，其数据路径延时 往往相应较大，这会使得建立时间时序约束不满足，因而使得EDA工具（电子设计自动化软件）在布局布线阶段插入额外的缓冲器和反相器来减小数据路径延时 ，额外插入的缓冲器和反相器会增大芯片的面积和功耗，进而会提升高性能计算成本，将此类时序路径的发射触发器替换为时钟端到输出端延时 较小的高性能触发器，可以使得建立时间时序约束更容易满足，由此可见，可以减少额外插入的缓冲器和反相器数目，进而减小芯片的面积和功耗。

[0048] 在其中一个实施例中，预先设定的比值 为预先设定高性能触发器时钟端到输出端延时与触发器的时钟端到输出端延时的比值。

[0049] 值得说明的是，高性能发射触发器的时钟端到输出端延时 小于普通发射触发器，高性能发射触发器可以由极低阈值晶体管构成，也可以由定制设计得到。

[0050] 在其中一个实施例中，触发器替换区间为[N,M]，根据触发器时钟端到输出端延时的平均值以及预先设定的比值进行取负数，确定触发器替换区间的下限N值为。根据触发器时钟端到输出端延时的平均值以及预先设定的比值进行取
正数，确定触发器替换区间的上限M值为 。其中， 为触发器的时钟端
到输出端的延时。

[0051] 在其中一个实施例中，遍历当前触发器组成的集成电路，得到功耗数据。根据功耗数据进行迭代优化，确定高性能集成电路的布局。

[0052] 在其中一个实施例中，

[0053] ；

[0054] 其中， 为触发器输出端的建立时间时序裕量， 为捕获时钟的延时， 为时钟周期， 为触发器的建立时间， 为发射时钟的延时， 为发射触
发器时钟端到输出端的延时， 为组合逻辑的延时。

[0055] 在其中一个实施例中，集成电路的开发流程包括：RTL设计、逻辑综合、插扫描链、芯片布局、标准单元Placement、时钟树综合、布线以及面积与功耗评估。

[0056] 在其中一个实施例中，集成电路包括：触发器、组合逻辑以及时钟树。

[0057] 值得说明的是，如图3所示，数字集成同步电路开发流程包含RTL设计、逻辑综合、插扫描链、芯片布局、标准单元Placement、时钟树综合、布线以及面积与功耗评估。

[0058] 在另一个实施例中，如图7所示，在现有集成电路开发流程的基础上，增加基于触发器数据输出端建立时间时序裕量的触发器替换方法流程，具体步骤如下：

[0059] 第一步，准备好高性能触发器，高性能触发器是指延时 比普通触发器延时小的触发器，高性能触发器可以由极低阈值晶体管构成，也可以由定制设计得到。通过电路模拟器spice得到不同跳变时间和负载情况下高性能发射触发器和普通发射触发器 的比值β。

[0060] 第二步，在芯片布局完成后，遍历设计中的每个触发器输出端的建立时间时序裕量，得到每个触发器输出端的建立时间时序裕量setup slack和 的平均值 。

[0061] 第三步，设置发射触发器的转换区间 ，当发射触发器输出端建立的时间时序裕量setup slack位于该区间时，将该发射触发器替换为高性能触发器。N的典型值为，M的典型值为 。

[0062] 第四步，对于每个发射触发器，判断其输出端的建立时间时序裕量是否在发射触发器的转换区间 内，若触发器输出端建立时间时序裕量是在发射触发器的转换区间内，则将该发射触发器替换为高性能触发器，否则保持不变。

[0063] 第五步，完成后续的标准单元Placement、时钟树综合、布线，得到面积和功耗数据。

[0064] 第六步，根据计算资源的丰富程度，可以在N和M典型值附近微调N和M，得到新的发射触发器的转换区间 。重复第四步和第五步，得到每个发射触发器的转换区间所对应的面积和功耗数据。

[0065] 第七步，根据每个发射触发器的转换区间 所对应的面积和功耗数据，挑选出面积和功耗最小的发射触发器的设计，作为最终设计。

[0066] 应该理解的是，虽然图2、图3、图7的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，图2、图3、图7中的至少一部分步骤可以包括多个子步骤或者多个阶段，这些子步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些子步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤的子步骤或者阶段的至少一部分轮流或者交替地执行。

[0067] 在其中一个实施例中，如图4所示，发射触发器UFF0输出端需要经过2个反相器和1个与门才到达下一个捕获触发器UFF1，路径较长，触发器UFF0输出端建立时间时序裕量为‑70ps，如图5所示，若发射触发器UFF0的转换区间 为[‑80ps,80ps]，因图4发射触发器UFF0输出端建立的时序裕量为‑70ps，落在发射触发器UFF0的转换区间 内，因此将发射触发器UFF0从普通发射触发器替换为高性能发射触发器，由于高性能发射触发器的延时相比普通发射触发器的延时小70ps，此时高性能发射触发器UFF0输出端建立时间时序裕量变为 。

[0068] 在另一个实施例中，如图6所示，发射触发器UFF0仅需经过1个反相器就会到达下一个捕获触发器，路径较短，发射触发器UFF0输出端的建立时间时序裕量为100ps，因此，发射触发器UFF0输出端的时序裕量没有落在发射触发器的转换区间[‑80ps,80ps]内，故发射触发器UFF0保持为普通触发器不变，无须替换成高性能触发器。

[0069] 在一个实施例中，如图8所示，提供了一种基于数据输出端建立时间裕量的触发器转换装置，包括：获取建立时间模块802、替换区间设定模块804以及触发器替换模块806，其中：

[0070] 获取建立时间模块802，用于在集成电路布局完成后，遍历集成电路中的触发器，得到每个触发器输出端的建立时间时序裕量以及集成电路中触发器时钟端到输出端延时的平均值。

[0071] 替换区间设定模块804，用于设置触发器替换区间。触发器替换区间的上限和下限是根据触发器时钟端到输出端延时的平均值以及预先设定的比值确定的。

[0072] 触发器替换模块806，用于若当前触发器输出端的建立时间时序裕量在触发器替换区间内，则将当前触发器替换为高性能触发器。高性能触发器指的是触发器时钟端到输出端延时小于当前触发器时钟端到输出端延时的触发器。

[0073] 在其中一个实施例中，高性能触发器是由极低阈值晶体管构成，或由定制设计得到。

[0074] 关于基于数据输出端建立时间裕量的触发器转换装置的具体限定可以参见上文中对于基于数据输出端建立时间裕量的触发器转换方法的限定，在此不再赘述。上述基于数据输出端建立时间裕量的触发器转换装置中的各个模块可全部或部分通过软件、硬件及其组合来实现。上述各模块可以硬件形式内嵌于或独立于计算机设备中的处理器中，也可以以软件形式存储于计算机设备中的存储器中，以便于处理器调用执行以上各个模块对应的操作。

[0075] 本领域技术人员可以理解，图8中示出的结构，仅仅是与本申请方案相关的部分结构的框图，并不构成对本申请方案所应用于其上的计算机设备的限定，具体的计算机设备可以包括比图中所示更多或更少的部件，或者组合某些部件，或者具有不同的部件布置。

[0076] 本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程，是可以通过计算机程序来指令相关的硬件来完成，所述的计算机程序可存储于一非易失性计算机可读取存储介质中，该计算机程序在执行时，可包括如上述各方法的实施例的流程。其中，本申请所提供的各实施例中所使用的对存储器、存储、数据库或其它介质的任何引用，均可包括非易失性和/或易失性存储器。非易失性存储器可包括只读存储器（ROM）、可编程ROM（PROM）、电可编程ROM（EPROM）、电可擦除可编程ROM（EEPROM）或闪存。易失性存储器可包括随机存取存储器（RAM）或者外部高速缓冲存储器。作为说明而非局限，RAM以多种形式可得，诸如静态RAM（SRAM）、动态RAM（DRAM）、同步DRAM（SDRAM）、双数据率SDRAM（DDRSDRAM）、增强型SDRAM（ESDRAM）、同步链路（Synchlink） DRAM（SLDRAM）、存储器总线（Rambus）直接RAM（RDRAM）、直接存储器总线动态RAM（DRDRAM）、以及存储器总线动态RAM（RDRAM）等。

[0077] 以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

[0078] 以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请的保护范围应以所附权利要求为准。