一种半导体器件结构及其制造方法、DRAM和电子设备

摘要

一种半导体器件结构及其制造方法、DRAM和电子设备，半导体器件结构包括：衬底；多个存储单元列，每个存储单元列均包括沿第一方向堆叠设置在衬底一侧的多个存储单元，多个存储单元列在衬底上沿第二方向和第三方向排列形成阵列；存储单元包括晶体管和电容器，晶体管包括半导体柱和栅极，半导体柱包括源极区、反转沟道区和漏极区；多条沿第一方向延伸的位线，沿第二方向上相邻的两个存储单元列的多个存储单元的晶体管的源极区均与一条共用的位线连接；多条沿第三方向延伸的字线。本申请实施例的半导体器件结构具有立体堆叠结构，多个晶体管共用位线，存储密度较大，而且晶体管采用反转沟道，可以获得高开关比。

权利要求

1.一种半导体器件结构，其特征在于，包括：

衬底；

多个存储单元列，每个所述存储单元列均包括沿第一方向堆叠设置在所述衬底一侧的多个存储单元，所述多个存储单元列在所述衬底上沿第二方向和第三方向排列形成阵列；

所述存储单元包括晶体管和电容器，所述晶体管包括半导体柱和栅极，所述半导体柱沿第二方向延伸并且包括源极区、沟道区和漏极区，所述源极区和所述漏极区分别位于所述半导体柱的两端，所述沟道区位于所述源极区和所述漏极区之间，所述栅极环绕在所述沟道区四周；所述电容器环绕在所述漏极区远离所述沟道区一端的四周，所述半导体柱的沟道区为反转沟道区，所述反转沟道区的导电类型为第一导电类型，所述源极区和所述漏极区的导电类型为第二导电类型，所述第一导电类型与所述第二导电类型不同；

多条沿第一方向延伸的位线，沿第二方向上相邻的两个存储单元列的多个存储单元的晶体管的源极区均与一条共用的位线连接；

多条沿第三方向延伸的字线，其中，所述衬底在第三方向上设置有一个存储单元列，此时每条所述字线由沿第三方向排列的一个存储单元列的一个存储单元的晶体管的栅极形成；或者，所述衬底在第三方向上设置有多个存储单元列，此时每条所述字线由沿第三方向排列的多个存储单元的晶体管的栅极连接在一起形成。

2.根据权利要求1所述的半导体器件结构，其中，所述半导体柱的沟道区的半导体材料为P型，所述半导体柱的源极区和漏极区的半导体材料均为N型。

3.根据权利要求1所述的半导体器件结构，其中，所述半导体柱的沟道区的半导体材料为掺硼的硅；所述半导体柱的源极区和漏极区的半导体材料均为掺硼和磷的硅，并且在所述半导体柱的源极区和漏极区的半导体材料中，磷的掺杂浓度均大于硼的掺杂浓度。

4.根据权利要求1所述的半导体器件结构，其中，沿第一方向排列的多条字线的长度不同，形成阶梯状。

5.根据权利要求1所述的半导体器件结构，其中，所述字线的材料为多晶硅和多晶硅锗中的任意一种或多种。

6.根据权利要求1‑5中任一项所述的半导体器件结构，其中，所述电容器包括内电极板、外电极板、设置在所述内电极板和所述外电极板之间的介电质层，所述漏极区与所述内电极板相连接。

7.根据权利要求1‑5中任一项所述的半导体器件结构，其中，所述存储单元列还包括层间隔离带，所述层间隔离带设置在所述存储单元列中相邻的两个存储单元的晶体管的栅极之间，将相邻的两个存储单元的晶体管的栅极隔离开。

8.根据权利要求7所述的半导体器件结构，其中，所述层间隔离带的材料为氧化硅。

9.根据权利要求1‑5中任一项所述的半导体器件结构，其中，所述晶体管还包括栅极介电层，所述栅极介电层设置在所述沟道区与所述栅极之间。

10.根据权利要求9所述的半导体器件结构，其中，所述栅极介电层的材料选自二氧化硅、HfO2、ZrO和Al2O3中的任意一种或多种。

11.根据权利要求1‑5中任一项所述的半导体器件结构，还包括一个或多个沿第一方向延伸的存储单元隔离柱，在第二方向上每间隔两个存储单元列设置有一个所述存储单元隔离柱。

12.根据权利要求11所述的半导体器件结构，其中，所述存储单元隔离柱的材料为氧化硅。

13.根据权利要求11所述的半导体器件结构，还包括内部支撑层，所述内部支撑层设置在沿第一方向相邻的两个半导体柱之间，配置为对所述半导体柱提供支撑。

14.根据权利要求13所述的半导体器件结构，其中，所述内部支撑层位于所述存储单元隔离柱两侧。

15.根据权利要求13所述的半导体器件结构，其中，所述内部支撑层的材料为SiN。

16.一种半导体器件结构的制造方法，其特征在于，包括：

S10：在衬底一侧按照牺牲层和初始半导体层的顺序沿第一方向堆叠设置由多个牺牲层和多个初始半导体层组成的外延层，并使所述外延层中离所述衬底最远的一层为牺牲层；

S20：在所述外延层中定义出存储单元区，并沿第一方向刻蚀出存储单元隔离槽，以及在所述存储单元隔离槽中填充存储单元隔离柱；

S30：去除非字线区的牺牲层，保留字线区的牺牲层；剩余的初始半导体层形成多条沿第一方向和第三方向阵列排列并且沿第二方向延伸的初始半导体柱，所述初始半导体柱在第二方向上包括位于两端的源极区和漏极区、位于所述源极区和所述漏极区之间的沟道区；改变所述初始半导体柱的源极区和漏极区的半导体材料的极性，并以所述字线区的牺牲层为掩膜保持所述初始半导体柱的沟道区的极性不变，得到具有源极区、漏极区和反转沟道区的半导体柱；去除所述字线区的牺牲层；

S40：在所述半导体柱的沟道区四周设置环绕所述沟道区的栅极，得到多个由所述半导体柱和所述栅极形成的晶体管；以及，若在第三方向上排列的半导体柱有一条，则使这一条半导体柱上的栅极作为字线；或者，若在第三方向上排列的半导体柱有多条，则使在第三方向上排列的多条半导体柱上的栅极在第三方向上连接在一起形成字线；

S50：在所述半导体柱的漏极区远离所述沟道区一端的四周设置环绕所述漏极区一端的电容器；

S60：在沿第一方向排列的多条半导体柱的位线区开设贯通所述半导体柱的位线槽，在所述位线槽中和沿第一方向排列的多条半导体柱的位线槽之间填充位线材料，形成沿第一方向延伸的位线，将所述位线和与该位线相接触的多条半导体柱的所述源极区连接，使得所述多条半导体柱的所述源极区共用一条位线。

17.根据权利要求16所述的制造方法，其中，步骤S30包括：

S31：去除非字线区的牺牲层，保留字线区的牺牲层；剩余的初始半导体层形成多条沿第一方向和第三方向阵列排列并且沿第二方向延伸的初始半导体柱，所述初始半导体柱在第二方向上包括位于两端的源极区和漏极区、位于所述源极区和所述漏极区之间的沟道区；

S32：在所述初始半导体柱的源极区和漏极区四周设置含有目标元素的掺杂层；

S33：使所述掺杂层中的目标元素扩散到所述初始半导体柱的源极区和漏极区的半导体材料中，使得所述初始半导体柱的源极区和漏极区的半导体材料的极性改变；并以所述字线区的牺牲层为掩膜保持所述初始半导体柱的沟道区的极性不变，得到具有源极区、漏极区和反转沟道区的半导体柱；去除所述掺杂层和所述字线区的牺牲层。

18.根据权利要求16所述的制造方法，其中，所述牺牲层的材料为SiGe。

19.根据权利要求16所述的制造方法，其中，所述初始半导体柱的源极区和漏极区的半导体材料均为P型，所述半导体柱的源极区和漏极区的半导体材料均为N型。

20.根据权利要求17所述的制造方法，其中，所述目标元素为磷，所述掺杂层的材料选自含磷氧化物和含磷氮化物的任意一种或多种。

21.根据权利要求16所述的制造方法，其中，步骤S20包括：

S21：在所述外延层中定义出存储单元区，并沿第一方向刻蚀出存储单元隔离槽；

S22：沿第二方向对所述存储单元隔离槽与所述牺牲层对应的部分进行侧边刻蚀，得到内部支撑槽，在所述内部支撑槽中填充内部支撑层；

S23：在所述存储单元隔离槽中填充存储单元隔离柱。

22.根据权利要求16所述的制造方法，其中，步骤S40包括：

S41：在所述半导体柱的沟道区四周依次设置环绕所述沟道区的栅极介电层和栅极，得到多个由所述半导体柱和所述栅极形成的晶体管；以及，若在第三方向上排列的半导体柱有一条，则使这一条半导体柱上的栅极作为字线；或者，若在第三方向上排列的半导体柱有多条，则使在第三方向上排列的多条半导体柱上的栅极在第三方向上连接在一起形成字线。

23.根据权利要求22所述的制造方法，其中，步骤S40还包括在步骤S41之后，进行以下步骤中的至少一个：S42：将沿第一方向排列的多条字线设置为不同的长度，使得沿第一方向排列的多条字线呈现出阶梯状；

S43：在沿第一方向上相邻的两个半导体柱之间设置层间隔离带，从而将沿第一方向上相邻的两条半导体柱上的栅极隔离开。

24.根据权利要求16‑23中任一项所述的制造方法，其中，步骤S50包括：在所述半导体柱的漏极区远离所述沟道区一端的四周依次设置环绕所述半导体柱的漏极区的内电极板、介电质层和外电极板，得到环绕所述半导体柱的漏极区的电容器。

25.根据权利要求16‑23中任一项所述的制造方法，还包括：在步骤S60之后，S70：在所述半导体柱、所述位线和所述字线之间的空白空间中填充隔离材料。

26.一种DRAM，其特征在于，包括根据权利要求1‑15中任一项所述的半导体器件结构。

27.一种电子设备，其特征在于，包括根据权利要求26所述的DRAM。

说明书

一种半导体器件结构及其制造方法、DRAM和电子设备

技术领域

[0001] 本申请涉及但不限于半导体器件领域，尤指一种半导体器件结构及其制造方法、DRAM和电子设备。

背景技术

[0002] 动态随机存取存储器(Dynamic Random Access Memory,DRAM)是一种常见的系统内存，广泛应用在个人电脑、笔记本和消费电子产品中，每年的产值占整个半导体行业的30％左右。为了快速提高存储器的集成度和可扩展性，半导体器件的特征尺寸在不断缩小，但现在世界前三大DRAM公司正在进入1a技术节点，DRAM单元的尺寸难以再进一步微缩，其电容的面积随着按比例缩小(scaling down)变得越来越困难，制备工艺也越来越复杂，与逻辑器件工艺的兼容性越来越差。

发明内容

[0003] 以下是对本文详细描述的主题的概述。本概述并非是为了限制本申请的保护范围。

[0004] 本申请提供了一种半导体器件结构及其制造方法、DRAM和电子设备，该半导体器件结构具有立体堆叠结构，多个晶体管共用位线，存储密度较大，而且晶体管采用反转沟道，可以获得高开关比。

[0005] 本申请实施例提供一种半导体器件结构，包括：

[0006] 衬底；

[0007] 多个存储单元列，每个所述存储单元列均包括沿第一方向堆叠设置在所述衬底一侧的多个存储单元，所述多个存储单元列在所述衬底上沿第二方向和第三方向排列形成阵列；所述存储单元包括晶体管和电容器，所述晶体管包括半导体柱和栅极，所述半导体柱沿第二方向延伸并且包括源极区、沟道区和漏极区，所述源极区和所述漏极区分别位于所述半导体柱的两端，所述沟道区位于所述源极区和所述漏极区之间，所述栅极环绕在所述沟道区四周；所述电容器环绕在所述漏极区远离所述沟道区一端的四周，所述半导体柱的沟道区为反转沟道区；

[0008] 多条沿第一方向延伸的位线，沿第二方向上相邻的两个存储单元列的多个存储单元的晶体管的源极区均与一条共用的位线连接；

[0009] 多条沿第三方向延伸的字线，其中，所述衬底在第三方向上设置有一个存储单元列，此时每条所述字线由沿第三方向排列的一个存储单元列的一个存储单元的晶体管的栅极形成；或者，所述衬底在第三方向上设置有多个存储单元列，此时每条所述字线由沿第三方向排列的多个存储单元的晶体管的栅极连接在一起形成。

[0010] 在本申请实施例中，所述半导体柱的沟道区的半导体材料可以为P型，所述半导体柱的源极区和漏极区的半导体材料可以均为N型。

[0011] 在本申请实施例中，所述半导体柱的沟道区的半导体材料可以为掺硼的硅；所述半导体柱的源极区和漏极区的半导体材料可以均为掺硼和磷的硅，并且在所述半导体柱的源极区和漏极区的半导体材料中，磷的掺杂浓度均大于硼的掺杂浓度。

[0012] 在本申请实施例中，沿第一方向排列的多条字线的长度可以不同，形成阶梯状。

[0013] 在本申请实施例中，所述字线的材料可以为多晶硅和多晶硅锗中的任意一种或多种。

[0014] 在本申请实施例中，所述电容器可以包括内电极板、外电极板、设置在所述内电极板和所述外电极板之间的介电质层，所述漏极区与所述内电极板相连接。

[0015] 在本申请实施例中，所述存储单元列还可以包括层间隔离带，所述层间隔离带设置在所述存储单元列中相邻的两个存储单元的晶体管的栅极之间，将相邻的两个存储单元的晶体管的栅极隔离开。

[0016] 在本申请实施例中，所述层间隔离带的材料可以为氧化硅。

[0017] 在本申请实施例中，所述晶体管还可以包括栅极介电层，所述栅极介电层设置在所述沟道区与所述栅极之间。

[0018] 在本申请实施例中，所述栅极介电层的材料可以选自二氧化硅、HfO2、ZrO和Al2O3中的任意一种或多种。

[0019] 在本申请实施例中，所述半导体器件结构还可以包括一个或多个沿第一方向延伸的存储单元隔离柱，在第二方向上可以每间隔两个存储单元列设置有一个所述存储单元隔离柱。

[0020] 在本申请实施例中，所述存储单元隔离柱的材料可以为氧化硅。

[0021] 在本申请实施例中，所述半导体器件结构还可以包括内部支撑层，所述内部支撑层设置在沿第一方向相邻的两个半导体柱之间，配置为对所述半导体柱提供支撑。

[0022] 在本申请实施例中，所述内部支撑层可以位于所述存储单元隔离柱两侧。

[0023] 在本申请实施例中，所述内部支撑层的材料可以为SiN。

[0024] 本申请实施例还提供一种半导体器件结构的制造方法，包括：

[0025] S10：在衬底一侧按照牺牲层和初始半导体层的顺序沿第一方向堆叠设置由多个牺牲层和多个初始半导体层组成的外延层，并使所述外延层中离所述衬底最远的一层为牺牲层；

[0026] S20：在所述外延层中定义出存储单元区，并沿第一方向刻蚀出存储单元隔离槽，以及在所述存储单元隔离槽中填充存储单元隔离柱；

[0027] S30：去除非字线区的牺牲层，保留字线区的牺牲层；剩余的初始半导体层形成多条沿第一方向和第三方向阵列排列并且沿第二方向延伸的初始半导体柱，所述初始半导体柱在第二方向上包括位于两端的源极区和漏极区、位于所述源极区和所述漏极区之间的沟道区；改变所述初始半导体柱的源极区和漏极区的半导体材料的极性，并以所述字线区的牺牲层为掩膜保持所述初始半导体柱的沟道区的极性不变，得到具有源极区、漏极区和反转沟道区的半导体柱；去除所述字线区的牺牲层；

[0028] S40：在所述半导体柱的沟道区四周设置环绕所述沟道区的栅极，得到多个由所述半导体柱和所述栅极形成的晶体管；以及，若在第三方向上排列的半导体柱有一条，则使这一条半导体柱上的栅极作为字线；或者，若在第三方向上排列的半导体柱有多条，则使在第三方向上排列的多条半导体柱上的栅极在第三方向上连接在一起形成字线；

[0029] S50：在所述半导体柱的漏极区远离所述沟道区一端的四周设置环绕所述漏极区一端的电容器；

[0030] S60：在沿第一方向排列的多条半导体柱的位线区开设贯通所述半导体柱的位线槽，在所述位线槽中和沿第一方向排列的多条半导体柱的位线槽之间填充位线材料，形成沿第一方向延伸的位线，将所述位线和与该位线相接触的多条半导体柱的所述源极区连接，使得所述多条半导体柱的所述源极区共用一条位线。

[0031] 在本申请实施例中，步骤S30可以包括：

[0032] S31：去除非字线区的牺牲层，保留字线区的牺牲层；剩余的初始半导体层形成多条沿第一方向和第三方向阵列排列并且沿第二方向延伸的初始半导体柱，所述初始半导体柱在第二方向上包括位于两端的源极区和漏极区、位于所述源极区和所述漏极区之间的沟道区；

[0033] S32：在所述初始半导体柱的源极区和漏极区四周设置含有目标元素的掺杂层；

[0034] S33：使所述掺杂层中的目标元素扩散到所述初始半导体柱的源极区和漏极区的半导体材料中，使得所述初始半导体柱的源极区和漏极区的半导体材料的极性改变；并以所述字线区的牺牲层为掩膜保持所述初始半导体柱的沟道区的极性不变，得到具有源极区、漏极区和反转沟道区的半导体柱；去除所述掺杂层和所述字线区的牺牲层。

[0035] 在本申请实施例中，所述牺牲层的材料可以为SiGe。

[0036] 在本申请实施例中，所述初始半导体柱的源极区和漏极区的半导体材料可以均为P型，所述半导体柱的源极区和漏极区的半导体材料可以均为N型。

[0037] 在本申请实施例中，所述目标元素可以为磷，所述掺杂层的材料可以选自含磷氧化物和含磷氮化物的任意一种或多种。

[0038] 在本申请实施例中，步骤S20可以包括：

[0039] S21：在所述外延层中定义出存储单元区，并沿第一方向刻蚀出存储单元隔离槽；

[0040] S22：沿第二方向对所述存储单元隔离槽与所述牺牲层对应的部分进行侧边刻蚀，得到内部支撑槽，在所述内部支撑槽中填充内部支撑层；

[0041] S23：在所述存储单元隔离槽中填充存储单元隔离柱。

[0042] 在本申请实施例中，步骤S40可以包括：

[0043] S41：在所述半导体柱的沟道区四周依次设置环绕所述沟道区的栅极介电层和栅极，得到多个由所述半导体柱和所述栅极形成的晶体管；以及，若在第三方向上排列的半导体柱有一条，则使这一条半导体柱上的栅极作为字线；或者，若在第三方向上排列的半导体柱有多条，则使在第三方向上排列的多条半导体柱上的栅极在第三方向上连接在一起形成字线；

[0044] 任选地，S42：将沿第一方向排列的多条字线设置为不同的长度，使得沿第一方向排列的多条字线呈现出阶梯状；

[0045] 任选地，S43：在沿第一方向上相邻的两个半导体柱之间设置层间隔离带，从而将沿第一方向上相邻的两条半导体柱上的栅极隔离开。

[0046] 在本申请实施例中，步骤S50可以包括：在所述半导体柱的漏极区远离所述沟道区一端的四周依次设置环绕所述半导体柱的漏极区的内电极板、介电质层和外电极板，得到环绕所述半导体柱的漏极区的电容器。

[0047] 在本申请实施例中，所述制造方法还可以包括：在步骤S60之后，

[0048] S70：在所述半导体柱、所述位线和所述字线之间的空白空间中填充隔离材料。

[0049] 本申请实施例还提供了一种动态随机存取存储器(DRAM)，包括如上所述的半导体器件结构。

[0050] 本申请实施例还提供了一种电子设备，包括如上所述的DRAM。

[0051] 在本申请实施例中，所述电子设备可以包括存储装置、智能电话、计算机、平板电脑、人工智能设备、可穿戴设备或移动电源。

[0052] 本申请实施例的半导体器件结构将晶体管的半导体柱设置为横向的(即沿第二方向延伸)，并将电容器设置在相邻晶体管的半导体柱之间，而不是设置在晶体管左右两侧，因此多个晶体管和多个电容器可以在第一方向上堆叠，形成具有立体堆叠结构的存储单元列，使得在有限的衬底表面上可以设置更多的存储单元，提高了半导体器件结构的存储密度；而且，在第二方向上相邻的两个存储单元列的多个存储单元的晶体管的源极共用一条位线，也可以减小半导体器件结构的尺寸，进一步增加半导体器件结构的存储密度，从而减少单位Gb的制作成本，为半导体器件微缩瓶颈下，提供了一种新的技术研发方向；另外，本申请实施例的半导体器件结构的晶体管的沟道采用反转沟道，在半导体器件导通后沟道的极性可以发生反转，可以带来高的开态电流，从而获得高的开关比。

[0053] 本申请的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本申请而了解。本申请的其他优点可通过在说明书以及附图中所描述的方案来实现和获得。

附图说明

[0054] 附图用来提供对本申请技术方案的理解，并且构成说明书的一部分，与本申请的实施例一起用于解释本申请的技术方案，并不构成对本申请技术方案的限制。

[0055] 图1为本申请示例性实施例的半导体器件结构的主视剖面结构示意图和俯视结构示意图；

[0056] 图2为本申请另一示例性实施例的半导体器件结构的主视剖面结构示意图和俯视结构示意图；

[0057] 图3为本申请实施例的半导体器件结构的制造方法的工艺流程图；

[0058] 图4‑1为本申请示例性实施例的半导体器件结构的制造方法的中间步骤得到的中间品的主视剖面结构示意图和俯视结构示意图；

[0059] 图4‑2为本申请示例性实施例的半导体器件结构的制造方法的中间步骤得到的中间品的主视剖面结构示意图和俯视结构示意图；

[0060] 图4‑3为本申请示例性实施例的半导体器件结构的制造方法的中间步骤得到的中间品的主视剖面结构示意图和俯视结构示意图；

[0061] 图4‑4为本申请示例性实施例的半导体器件结构的制造方法的中间步骤得到的中间品的主视剖面结构示意图和俯视结构示意图；

[0062] 图4‑5为本申请示例性实施例的半导体器件结构的制造方法的中间步骤得到的中间品的主视剖面结构示意图和俯视结构示意图；

[0063] 图4‑6为本申请示例性实施例的半导体器件结构的制造方法的中间步骤得到的中间品的主视剖面结构示意图和俯视结构示意图；

[0064] 图4‑7为本申请示例性实施例的半导体器件结构的制造方法的中间步骤得到的中间品的主视剖面结构示意图和俯视结构示意图；

[0065] 其中，在图1、图2、图4‑1至图4‑7中，上图为主视剖面结构示意图，下图为俯视结构示意图。

[0066] 附图中的标记符号的含义为：

[0067] 100‑衬底；200‑存储单元列；300‑位线；300’‑位线槽；400‑字线；500‑存储单元隔离柱；500’‑存储单元隔离槽；600‑内部支撑层；600’‑内部支撑槽；700‑隔离材料；800‑牺牲层；1‑存储单元；1’‑存储单元区；10‑晶体管；11‑半导体柱；11’‑初始半导体层；11”‑初始半导体柱；111/111’‑源极区；112‑沟道区；113/113’‑漏极区；114‑掺杂层；12‑栅极；20‑电容器；21‑内电极板；22‑外电极板；23‑介电质层；2‑层间隔离带。

具体实施方式

[0068] 为使本申请的目的、技术方案和优点更加清楚明白，下文中将结合附图对本申请的实施例进行详细说明。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互任意组合。

[0069] 在本申请的描述中，“第一”、“第二”等序数词是为了避免构成要素的混同而设置，而不是为了在数量方面上进行限定的。

[0070] 本申请实施例提供了一种半导体器件结构。图1为本申请示例性实施例的半导体器件结构的主视剖面结构示意图和俯视结构示意图。如图1所示，所述半导体器件结构可以包括：衬底100、多个存储单元列200、多条沿第一方向延伸的位线300(Bit Line,BL)和多条沿第三方向延伸的字线400(Word Line,WL)。

[0071] 每个所述存储单元列200均包括沿第一方向堆叠设置在所述衬底100一侧的多个存储单元1，所述多个存储单元列200在所述衬底100上沿第二方向和第三方向排列形成阵列；所述存储单元1包括晶体管10和电容器20，所述晶体管10包括半导体柱11和栅极12，所述半导体柱11沿第二方向延伸并且包括源极区111、沟道区112和漏极区113，所述源极区111和所述漏极区113分别位于所述半导体柱11的两端，所述沟道区112位于所述源极区111和所述漏极区113之间，所述栅极12环绕在所述沟道区112四周；所述电容器20环绕在所述漏极区113远离所述沟道区112一端的四周；所述半导体柱11的沟道区112为反转
(inversion)沟道区。

[0072] 沿第二方向上相邻的两个存储单元列200的多个存储单元1的晶体管10的源极区111均与一条共用的位线300连接。

[0073] 所述衬底100在第三方向上可以设置有一个或多个存储单元列200；当所述衬底100在第三方向上设置有一个存储单元列200时，每条所述字线400由沿第三方向排列的一个存储单元列200的一个存储单元1的晶体管10的栅极12形成；或者，当所述衬底100在第三方向上设置有多个存储单元列200时，每条所述字线400由沿第三方向排列的多个存储单元
1的晶体管10的栅极12连接在一起形成。

[0074] 在本申请的描述中，“第一方向”定义为与所述衬底所在的平面垂直的方向，即所述半导体器件结构的高度所在的方向；“第二方向”定义为与所述“第一方向”垂直并且所述衬底的宽度所在的方向；“第三方向”定义为与所述“第一方向”垂直并且所述衬底的长度所在的方向。“第一方向”、“第二方向”和“第三方向”可以如图1所示。

[0075] 在本申请的描述中，“反转沟道区112”是指所述半导体柱的沟道区112与所述半导体柱的源极区111和漏极区113的极性不同(源极区111和漏极区113的极性相同)，当所述半导体器件导通时，所述沟道区112的极性可以发生反转。例如，所述半导体柱的沟道区112的半导体材料可以为P型(又叫空穴型)，所述半导体柱的源极区111和漏极区113的半导体材料可以均为N型(又叫电子型)，当所述半导体器件导通时，所述沟道区112的极性由P型反转为N型。

[0076] 本申请实施例的半导体器件结构将晶体管的半导体柱设置为横向的(即沿第二方向延伸)，并将电容器设置在相邻晶体管的半导体柱之间，而不是设置在晶体管左右两侧，因此多个晶体管和多个电容器可以在第一方向上堆叠，形成具有立体堆叠结构的存储单元列，使得在有限的衬底表面上可以设置更多的存储单元，提高了半导体器件结构的存储密度；而且，在第二方向上相邻的两个存储单元列的多个存储单元的晶体管的源极共用一条位线，也可以减小半导体器件结构的尺寸，进一步增加半导体器件结构的存储密度，从而减少单位Gb的制作成本，为半导体器件微缩瓶颈下，提供了一种新的技术研发方向；另外，本申请实施例的半导体器件结构的晶体管的沟道采用反转沟道，在半导体器件导通后沟道的极性可以发生反转，可以带来高的开态电流，从而获得高的开关比。

[0077] 在本申请实施例中，所述半导体柱的沟道区112的半导体材料可以为掺硼的硅，此时所述半导体柱的沟道区112的半导体材料为P型；所述半导体柱的源极区111和漏极区113的半导体材料可以均为掺硼和磷的硅，并且在所述半导体柱的源极区111和漏极区113的半导体材料中，磷的掺杂浓度均远远大于硼的掺杂浓度，此时所述半导体柱的源极区111和漏极区113的半导体材料为N型。

[0078] 在本申请实施例中，一个存储单元列可以包括2个‑100个存储单元，例如，可以包括2个、3个(如图1所示)、4个、5个、10个、13个、15个、18个、20个、30个、40个、50个、60个、70个、80个、90个、100个存储单元。

[0079] 在本申请实施例中，所述衬底沿第二方向上可以设置有2个‑1000个存储单元列，例如，可以设置有2个(如图1所示)、4个、6个、8个、10个、12个、14个、16个、18个、20个、30个、40个、50个、60个、70个、80个、90个、100个、200个、300个、400个、500个、600个、700个、800个、900个、1000个存储单元列；所述衬底沿第三方向上可以设置有1个‑100个存储单元列，例如，可以设置有1个、2个、3个(如图1所示)、4个、5个、12个、14个、16个、18个、20个、30个、
40个、50个、60个、70个、80个、90个、100个存储单元列。

[0080] 在本申请实施例中，所述衬底可以为半导体衬底，例如，可以为单晶硅衬底，还可以为绝缘体上半导体(Semiconductor on Insulator,SOI)衬底，例如，蓝宝石上硅(Silicon On Sapphire,SOS)衬底、玻璃上硅(Silicon On Glass,SOG)衬底，基底半导体基础上的硅的外延层或其它半导体或光电材料，例如硅‑锗(Si1‑xGex，其中x可以是例如0.2与
0.8之间的摩尔分数)、锗(Ge)、砷化镓(GaAs)、氮化镓(GaN)或磷化铟(InP)。所述衬底可经掺杂或可未经掺杂。

[0081] 在本申请实施例中，所述半导体柱的沟道区的半导体材料可以为P型，所述半导体柱的源极区和漏极区的半导体材料可以均为N型。

[0082] 在本申请实施例中，所述半导体柱的沟道区的半导体材料可以为掺硼的硅；所述半导体柱的源极区和漏极区的半导体材料可以均为掺硼和磷的硅，并且在所述半导体柱的源极区和漏极区的半导体材料中，磷的掺杂浓度均大于硼的掺杂浓度。

[0083] 在本申请实施例中，沿第一方向排列的多条字线的长度可以不同，形成阶梯状。

[0084] 在本申请实施例中，所述字线的材料可以为与所述半导体柱兼容的材料，例如，可以选自多晶硅、多晶硅锗等中的任意一种或多种。

[0085] 在本申请实施例中，所述位线的材料可以选自钨、Mo、Co和具有相似性质的其他金属材料中的任意一种或多种。

[0086] 在本申请实施例中，所述半导体柱沿第一方向上的高度可以根据实际的电性需求来设置，例如，可以为10nm‑50nm。

[0087] 在本申请实施例中，如图1所示，所述电容器20可以包括内电极板21、外电极板22、设置在所述内电极板21和所述外电极板22之间的介电质层23，所述漏极区113与所述内电极板21相连接。沿第三方向排列的多个电容器20的外极板22可以连接在一起，但其内极板21是分开的。

[0088] 在本申请实施例中，如图1所示，一个晶体管10可以对应一个电容器20，即所述存储单元1可以为1T1C结构。

[0089] 在本申请实施例中，沿第一方向相邻的两个电容器20可以共用一个外电极板22。

[0090] 在本申请实施例中，所述内电极板21和所述外电极板22的材料可以各自独立地选自TiN、TiAl、TaN等具有相似性质的其他金属材料的任意一种或多种。所述内电极板21的厚度可以为5nm‑15nm，所述外电极板22的厚度可以为5nm‑15nm。

[0091] 在本申请实施例中，所述介电质层23的材料可以为高介电常数(K)材料，例如，可以选自HfO2、Al2O3、ZrO和钛酸锶(SrTiO3,STO)中的任意一种或多种。所述介电质层23的厚度可以为5nm‑15nm。

[0092] 在本申请实施例中，如图1所示，所述存储单元列200还可以包括层间隔离带22，所述层间隔离带22设置在所述存储单元列200中相邻的两个存储单元1的晶体管10的栅极12之间，将相邻的两个存储单元1的晶体管10的栅极12隔离开。

[0093] 在本申请实施例中，所述层间隔离带2的材料可以为氧化硅，例如，可以为SiO2。

[0094] 在本申请实施例中，所述晶体管10还可以包括栅极介电层(图中未示)，所述栅极介电层设置在所述沟道区112与所述栅极12之间。

[0095] 在本申请实施例中，所述栅极介电层的材料可以选自二氧化硅、HfO2、ZrO和Al2O3中的任意一种或多种。

[0096] 在本申请实施例中，所述栅极介电层的厚度可以根据实际的电性需求来设置，例如，可以为2nm‑5nm。

[0097] 在本申请实施例中，所述栅极12的材料可以选自多晶硅和多晶硅锗中的任意一种或多种。

[0098] 在本申请实施例中，如图1所示，所述半导体器件结构还可以包括一个或多个沿第一方向延伸的存储单元隔离柱500。例如，在第二方向上每间隔两个存储单元列200可以设置有一个所述存储单元隔离柱500。

[0099] 在本申请实施例中，所述存储单元隔离柱的材料可以为氧化硅，例如，可以选自旋转涂敷(Spin‑On Deposition,SOD)氧化硅薄膜、高密度等离子体(High Density Plasma,HDP)氧化硅薄膜和高深宽比工艺(High Aspect Ratio Process，HARP)氧化硅薄膜中的任意一种或多种。

[0100] 在本申请实施例中，如图1所示，所述半导体器件结构还可以包括内部支撑层600，所述内部支撑层600设置在沿第一方向相邻的两个半导体柱11之间，配置为对所述半导体柱11提供支撑。

[0101] 在本申请实施例中，如图1所示，所述内部支撑层600还可以位于所述存储单元隔离柱500两侧。当所述存储单元隔离柱500两侧设置有内部支撑层600时可以对所述半导体柱11提供牢固的支撑。

[0102] 在本申请实施例中，所述内部支撑层的材料可以为具有支撑作用的薄膜材料，例如，可以为SiN。

[0103] 图2为本申请另一示例性实施例的半导体器件结构的主视剖面结构示意图和俯视结构示意图。如图2所示，在本申请示例性实施例中，所述半导体柱、所述位线和所述字线之间的空白空间中可以填充有隔离材料700。

[0104] 在本申请实施例中，所述隔离材料可以选自SOD氧化硅薄膜、HDP氧化硅薄膜和HARP氧化硅薄膜中的任意一种或多种。

[0105] 本申请实施例还提供一种半导体器件结构的制造方法。如上所述本申请实施例提供的半导体器件结构可以通过该制造方法得到。

[0106] 图3为本申请实施例的半导体器件结构的制造方法的工艺流程图。如图3所示，所述制造方法可以包括：

[0107] S10：在衬底一侧按照牺牲层和初始半导体层的顺序沿第一方向堆叠设置由多个牺牲层和多个初始半导体层组成的外延层，并使所述外延层中离所述衬底最远的一层为牺牲层；

[0108] S20：在所述外延层中定义出存储单元区，并沿第一方向刻蚀出存储单元隔离槽，以及在所述存储单元隔离槽中填充存储单元隔离柱；

[0109] S30：去除非字线区的牺牲层，保留字线区的牺牲层；剩余的初始半导体层形成多条沿第一方向和第三方向阵列排列并且沿第二方向延伸的初始半导体柱，所述初始半导体柱在第二方向上包括位于两端的源极区和漏极区、位于所述源极区和所述漏极区之间的沟道区；改变所述初始半导体柱的源极区和漏极区的半导体材料的极性，并以所述字线区的牺牲层为掩膜保持所述初始半导体柱的沟道区的极性不变，得到具有源极区、漏极区和反转沟道区的半导体柱；去除所述字线区的牺牲层；

[0110] S40：在所述半导体柱的沟道区四周设置环绕所述沟道区的栅极，得到多个由所述半导体柱和所述栅极形成的晶体管；以及，若在第三方向上排列的半导体柱有一条，则使这一条半导体柱上的栅极作为字线；或者，若在第三方向上排列的半导体柱有多条，则使在第三方向上排列的多条半导体柱上的栅极在第三方向上连接在一起形成字线；

[0111] S50：在所述半导体柱的漏极区远离所述沟道区一端的四周设置环绕所述漏极区一端的电容器；

[0112] S60：在沿第一方向排列的多条半导体柱的位线区开设贯通所述半导体柱的位线槽，在所述位线槽中和沿第一方向排列的多条半导体柱的位线槽之间填充位线材料，形成沿第一方向延伸的位线，将所述位线和与该位线相接触的多条半导体柱的所述源极区连接，使得所述多条半导体柱的所述源极区共用一条位线。

[0113] 在本申请的描述中，“字线区”定义为存储单元区的牺牲层中待形成字线的区域，“非字线区”定义为存储单元区的牺牲层中不会形成字线的区域。

[0114] 在本申请实施例中，步骤S30可以包括：

[0115] S31：去除非字线区的牺牲层，剩余字线区的牺牲层；剩余的初始半导体层形成多条沿第一方向和第三方向阵列排列并且沿第二方向延伸的初始半导体柱，所述初始半导体柱在第二方向上包括位于两端的源极区和漏极区、位于所述源极区和所述漏极区之间的沟道区；

[0116] S32：在所述初始半导体柱的源极区和漏极区四周(这里指外露的四周)设置含有目标元素的掺杂层；

[0117] S33：使所述掺杂层中的目标元素扩散到所述初始半导体柱的源极区和漏极区的半导体材料中，使得所述初始半导体柱的源极区和漏极区的半导体材料的极性改变；并以所述字线区的牺牲层为掩膜保持所述初始半导体柱的沟道区的极性不变，得到具有源极区、漏极区和反转沟道区的半导体柱；去除所述掺杂层和所述字线区的牺牲层。

[0118] 在本申请实施例中，步骤S20可以包括：

[0119] S21：在所述外延层中定义出存储单元区，并沿第一方向刻蚀出存储单元隔离槽；

[0120] S22：沿第二方向对所述存储单元隔离槽与所述牺牲层对应的部分进行侧边刻蚀，得到内部支撑槽，在所述内部支撑槽中填充内部支撑层；

[0121] S23：在所述存储单元隔离槽中填充存储单元隔离柱。

[0122] 在本申请实施例中，步骤S40可以包括：

[0123] S41：在所述半导体柱的沟道区四周依次设置环绕所述沟道区的栅极介电层和栅极，得到多个由所述半导体柱和所述栅极形成的晶体管；以及，若在第三方向上排列的半导体柱有一条，则使这一条半导体柱上的栅极作为字线；或者，若在第三方向上排列的半导体柱有多条，则使在第三方向上排列的多条半导体柱上的栅极在第三方向上连接在一起形成字线；

[0124] 任选地，S42：将沿第一方向排列的多条字线设置为不同的长度，使得沿第一方向排列的多条字线呈现出阶梯状；

[0125] 任选地，S43：在沿第一方向上相邻的两个半导体柱之间设置层间隔离带，从而将沿第一方向上相邻的两条半导体柱上的栅极隔离开。

[0126] 例如，在本申请示例性实施例中，i)步骤S40可以包括：

[0127] S41：在所述半导体柱的沟道区四周依次设置环绕所述沟道区的栅极介电层和栅极，得到多个由所述半导体柱和所述栅极形成的晶体管；以及，若在第三方向上排列的半导体柱有一条，则使这一条半导体柱上的栅极作为字线；或者，若在第三方向上排列的半导体柱有多条，则使在第三方向上排列的多条半导体柱上的栅极在第三方向上连接在一起形成字线；

[0128] 或者，ii)步骤S40可以包括：

[0129] S41：在所述半导体柱的沟道区四周依次设置环绕所述沟道区的栅极介电层和栅极，得到多个由所述半导体柱和所述栅极形成的晶体管；以及，若在第三方向上排列的半导体柱有一条，则使这一条半导体柱上的栅极作为字线；或者，若在第三方向上排列的半导体柱有多条，则使在第三方向上排列的多条半导体柱上的栅极在第三方向上连接在一起形成字线；

[0130] S42：将沿第一方向排列的多条字线设置为不同的长度，使得沿第一方向排列的多条字线呈现出阶梯状；

[0131] 或者，iii)步骤S40可以包括：

[0132] S41：在所述半导体柱的沟道区四周依次设置环绕所述沟道区的栅极介电层和栅极，得到多个由所述半导体柱和所述栅极形成的晶体管；以及，若在第三方向上排列的半导体柱有一条，则使这一条半导体柱上的栅极作为字线；或者，若在第三方向上排列的半导体柱有多条，则使在第三方向上排列的多条半导体柱上的栅极在第三方向上连接在一起形成字线；

[0133] S43：在沿第一方向上相邻的两个半导体柱之间设置层间隔离带，从而将沿第一方向上相邻的两条半导体柱上的栅极隔离开；

[0134] 或者，iiii)步骤S40可以包括：

[0135] S41：在所述半导体柱的沟道区四周依次设置环绕所述沟道区的栅极介电层和栅极，得到多个由所述半导体柱和所述栅极形成的晶体管；以及，若在第三方向上排列的半导体柱有一条，则使这一条半导体柱上的栅极作为字线；或者，若在第三方向上排列的半导体柱有多条，则使在第三方向上排列的多条半导体柱上的栅极在第三方向上连接在一起形成字线；

[0136] S42：将沿第一方向排列的多条字线设置为不同的长度，使得沿第一方向排列的多条字线呈现出阶梯状；

[0137] S43：在沿第一方向上相邻的两个半导体柱之间设置层间隔离带，从而将沿第一方向上相邻的两条半导体柱上的栅极隔离开。

[0138] 在本申请实施例中，步骤S50可以包括：在所述半导体柱的漏极区远离所述沟道区一端的四周依次设置环绕所述半导体柱的漏极区的内电极板、介电质层和外电极板，得到环绕所述半导体柱的漏极区的电容器。

[0139] 在本申请实施例中，所述制造方法还可以包括：在步骤S60之后，

[0140] S70：在所述半导体柱、所述位线和所述字线之间的空白空间中填充隔离材料。

[0141] 图4‑1至图4‑7为本申请示例性实施例的半导体器件结构的制造方法的中间步骤得到的中间品的主视剖面结构示意图和俯视结构示意图。如图4‑1至图4‑7所示，在示例性实施例中，所述半导体器件结构的制造方法可以包括：

[0142] S10：在衬底100一侧按照牺牲层800和初始半导体层11’的顺序沿第一方向堆叠设置由多个牺牲层800和多个初始半导体层11’组成的外延层，并使所述外延层中离所述衬底100最远的一层为牺牲层800，得到如图4‑1所示的中间品；

[0143] S21：在所述外延层中定义出存储单元区1’，并沿第一方向刻蚀出存储单元隔离槽500’；

[0144] S22：沿第二方向对所述存储单元隔离槽500’与所述牺牲层800对应的部分进行侧边刻蚀，得到内部支撑槽600’，在所述内部支撑槽600’中填充内部支撑层600；

[0145] S23：在所述存储单元隔离槽500’中填充存储单元隔离柱500，得到如图4‑2所示的中间品；

[0146] S31：去除非字线区的牺牲层800，保留字线区的牺牲层800；剩余的初始半导体层11’形成多条沿第一方向和第三方向阵列排列并且沿第二方向延伸的初始半导体柱11”，所述初始半导体柱11”在第二方向上包括位于两端的源极区111’和漏极区113’、位于所述源极区111’和所述漏极区113’之间的沟道区112，得到如图4‑3所示的中间品；

[0147] S32：在所述初始半导体柱11”的源极区111’和漏极区113’外露的四周设置含有目标元素的掺杂层114，得到如图4‑4所示的中间品；

[0148] S33：使所述掺杂层114中的目标元素扩散到所述初始半导体柱11”的源极区111’和漏极区113’的半导体材料中，使得所述初始半导体柱11”的源极区111’和漏极区113’的半导体材料的极性改变；并以所述字线区的牺牲层800为掩膜保持所述初始半导体柱11”的沟道区112的极性不变，得到具有源极区111、漏极区113和反转沟道区112的半导体柱11；去除所述掺杂层114和所述字线区的牺牲层800，得到如图4‑5所示的中间品；

[0149] S41：在所述半导体柱11的沟道区112四周依次设置环绕所述沟道区112的栅极介电层(图中未示)和栅极12，得到多个由所述半导体柱11和所述栅极12形成的晶体管10；以及，若在第三方向上排列的半导体柱11有一条，则使这一条半导体柱11上的栅极12作为字线400；或者，若在第三方向上排列的半导体柱11有多条，则使在第三方向上排列的多条半导体柱11上的栅极12在第三方向上连接在一起形成字线400；

[0150] S42：将沿第一方向排列的多条字线400设置为不同的长度，使得沿第一方向排列的多条字线400呈现出阶梯状；

[0151] S43：在沿第一方向上相邻的两个半导体柱11之间设置层间隔离带2，从而将沿第一方向上相邻的两条半导体柱11上的栅极12隔离开，得到如图4‑6所示的中间品；

[0152] S50：在所述半导体柱11的漏极区113远离所述沟道区112一端的四周依次设置环绕所述半导体柱11的漏极区113的内电极板21、介电质层23和外电极板22，得到环绕所述半导体柱11的漏极区113的电容器20，得到如图4‑7所示的中间品；

[0153] S60：在沿第一方向排列的多条半导体柱11的位线区开设贯通所述半导体柱11的位线槽300’，在所述位线槽300’中和沿第一方向排列的多条半导体柱11的位线槽300’之间填充位线材料，形成沿第一方向延伸的位线300，将所述位线300和与该位线300相接触的多条半导体柱11的所述源极区111连接，使得所述多条半导体柱11的所述源极区111共用一条位线300，得到如图1所示的半导体器件结构；

[0154] S70：在所述半导体柱11、所述位线300和所述字线4000之间的空白空间中填充隔离材料700，得到如图2所示的半导体器件结构。

[0155] 在本申请实施例中，所述牺牲层的材料可以为SiGe等具有相似性质的其他导电材料中的任意一种或多种。所述牺牲层的厚度可以为30nm‑50nm，例如，可以为30nm、35nm、40nm、45nm、50nm。

[0156] 在本申请实施例中，步骤S10中可以通过外延设备在所述衬底上生长出牺牲层/初始半导体层的超晶格(super lattice)薄膜堆叠层，得到多个由牺牲层和初始半导体层组成的外延层。

[0157] 在本申请实施例中，步骤S10中，可以将一个牺牲层和一个初始半导体层看成一个外延单元，所述外延层可以包括多个，例如，32个外延单元。

[0158] 在本申请实施例中，步骤S21中可以利用同一层图案光罩(Photo mask)通过光照曝光进行图案化刻蚀，形成沿第三方向排列并沿第二方向延伸的沟槽从而将多个由牺牲层和初始半导体层形成的外延层在第三方向上形成隔离，得到存储单元区。

[0159] 在本申请实施例中，步骤S21中可以通过反应离子刻蚀(Reactive‑Ion Etch,RIE)得到存储单元隔离槽。

[0160] 在本申请实施例中，步骤S22中，可以通过湿法刻蚀对所述存储单元隔离槽的与所述牺牲层对应的部分进行侧边刻蚀。

[0161] 在本申请实施例中，步骤S22中，可以通过原子层沉积(Atomic  layer deposition,ALD)工艺或化学气相沉积(Chemical Vapor Deposition,CVD)工在所述内部支撑层槽中填充内部支撑层，例如，可以通过ALD工艺在所述内部支撑层槽中填充SiN，形成内部支撑层。

[0162] 在本申请实施例中，步骤S23中可以通过SOD、HDP或HARP工艺在所述存储单元隔离槽中填充存储单元隔离柱，例如，可以通过SOD、HDP或HARP工艺在所述存储单元隔离槽中填充氧化硅薄膜从而形成存储单元隔离柱。

[0163] 在本申请实施例中，步骤S31中可以通过刻蚀法、选择超高牺牲层/初始半导体层刻蚀比将非字线区的牺牲层刻蚀掉而保留字线区的牺牲层和初始半导体层，所述刻蚀法可以为干法刻蚀或湿法刻蚀。

[0164] 在本申请实施例中，由于步骤S30中采用所述字线区的牺牲层为掩膜对所述初始半导体柱的沟道区112进行保护，因此所述初始半导体柱的沟道区112的材料和极性没有发生变化，也就是说所述初始半导体层、所述初始半导体柱、所述半导体柱的沟道区112的极性是相同的，因此所述初始半导体层、所述初始半导体柱、所述半导体柱的沟道区112的材料是相同的。

[0165] 在本申请实施例中，所述初始半导体柱的源极区111和漏极区113的半导体材料可以均为P型，经过步骤S30中的极性改变后，所述初始半导体柱的源极区111和漏极区113分别转化为所述半导体柱的源极区111和漏极区113，因此所述半导体柱的源极区111和漏极区113的半导体材料均为N型。

[0166] 为了将所述初始半导体柱的源极区111和漏极区113的半导体材料由P型改变为N型，可以在步骤S33中将掺杂层中的目标元素扩散到所述初始半导体柱的源极区111和漏极区113的半导体材料中，从而将目标元素掺杂到源极区111和漏极区113的半导体材料中，并且使在源极区111和漏极区113的半导体材料中，目标元素的掺杂浓度大于其他掺杂元素的掺杂浓度。

[0167] 在本申请实施例中，所述目标元素可以为磷，所述掺杂层的材料可以为含磷氧化物，例如可以选自含磷氧化物和含磷氮化物的任意一种或多种。

[0168] 在本申请实施例中，步骤S32中可以通过ALD工艺在所述初始半导体柱的源极区111和漏极区113表面沉积一层含有目标元素的掺杂层。

[0169] 在本申请实施例中，步骤S33中可以通过快速退火(flash anneal)使所述掺杂层中的目标元素扩散到所述初始半导体柱的源极区111和漏极区113的半导体材料中。

[0170] 在本申请实施例中，步骤S33中可以通过刻蚀法依次选择超高掺杂层/半导体柱的源/漏极区113刻蚀比、牺牲层/半导体柱的源/漏极区113刻蚀比依次去除所述半导体柱源/漏极区113表面的掺杂层和所述字线区的牺牲层。

[0171] 在本申请实施例中，步骤S42中可以通过修整刻蚀(trim etch)得到阶梯状字线(staircase WL)。

[0172] 在本申请实施例中，步骤S43中可以通过ALD或化学气相沉积(Chemical Vapor Deposition,CVD)工艺设置层间隔离带2，例如，可以通过ALD或CVD工艺填充SiO2，形成层间隔离带2。

[0173] 在本申请实施例中，步骤S70中可以通过SOD、HDP或HARP工艺在空白空间中填充隔离材料，例如，可以通过SOD、HDP或HARP工艺在空白空间中形成SOD氧化硅薄膜、HDP氧化硅薄膜和HARP氧化硅薄膜中的任意一种或多种。

[0174] 本申请实施例还提供了一种动态随机存取存储器(DRAM)，包括如上所述的半导体器件结构。

[0175] 本申请实施例还提供了一种电子设备，包括如上所述的DRAM。

[0176] 在本申请实施例中，所述电子设备可以包括存储装置、智能电话、计算机、平板电脑、人工智能设备、可穿戴设备或移动电源。

[0177] 在本申请中的描述中，需要说明的是，术语“上”、“下”、“一侧”、“另一侧”、“一端”、“另一端”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的结构具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。

[0178] 在本申请实施例的描述中，除非另有明确的规定和限定，术语“连接”、“设置”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；术语“连接”、“设置”可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。

[0179] 虽然本申请所揭露的实施方式如上，但所述的内容仅为便于理解本申请而采用的实施方式，并非用以限定本申请。任何本申请所属领域内的技术人员，在不脱离本申请所揭露的精神和范围的前提下，可以在实施的形式及细节上进行任何的修改与变化，但本申请的保护范围，仍须以所附的权利要求书所界定的范围为准。