动态存储器、其制作方法、读取方法及存储装置

摘要

本申请实施例提供了一种动态存储器、其制作方法、读取方法及存储装置。该动态存储器包括衬底、位于衬底上的多条字线、多条位线、参考电位线和多个存储单元，该存储单元中的源极、漏极、半导体层、主栅极和背栅极等构成一个晶体管，电容电极和背栅极构成存储电容；在该存储单元中，背栅极和源极构成一个辅助电容，从而增加存储单元的电容量，有利于降低动态存储器的刷新频率；在对该动态存储器的读取过程中，“1”或“0”两种状态下位线读取的数据信号差异巨大，使得动态存储器的抗噪声性能增强；由于“0”状态下检测不到信号则利用电流检测或电压检测均能够实现状态判断，从而便于根据具体需求设计外围检测电路。

权利要求

1.一种动态存储器，包括：

衬底、位于所述衬底上的多条字线、多条位线、参考电位线和多个存储单元，其特征在于，所述存储单元包括：位于所述衬底上且呈柱状的电容电极，所述电容电极与所述参考电位线电连接；

位于所述电容电极与所述衬底之间且环绕所述电容电极的背栅极，所述背栅极与所述电容电极绝缘且与所述电容电极构成存储电容；

位于所述衬底的一侧且在远离所述衬底的方向上依次堆叠的漏极、半导体层和源极，所述漏极、所述半导体层和所述源极环绕所述电容电极且位于所述背栅极远离所述电容电极的一侧，所述漏极、半导体层和源极在平行于所述衬底的截面为环形，所述漏极与所述背栅极电连接，所述背栅极与所述源极构成辅助电容；

环绕所述半导体层的外侧壁的主栅极，所述主栅极与所述字线电连接且与所述源极和所述漏极绝缘。

2.根据权利要求1所述的动态存储器，其特征在于，所述存储单元还包括连接部，所述连接部位于所述衬底和所述漏极之间且位于所述衬底和所述背栅极之间，所述连接部直接与所述漏极接触同时与所述背栅极接触，所述连接部的材料为导电材料；

所述连接部在所述衬底上的正投影所在的区域为第一区域，包围所述第一区域的区域为第二区域，位于所述第一区域的所述衬底的厚度大于位于所述第二区域的所述衬底的厚度。

3.根据权利要求2所述的动态存储器，其特征在于，所述存储单元还包括：位于所述源极远离所述衬底一侧的第一绝缘层；

位于所述第一绝缘层远离所述衬底一侧的侧墙；

所述侧墙、所述第一绝缘层、所述源极以及所述漏极在所述衬底上的正投影重合，所述半导体层在所述衬底上的正投影位于所述漏极在所述衬底上的正投影内，所述漏极在所述衬底上的正投影位于所述连接部在所述衬底上的正投影内。

4.根据权利要求3所述的动态存储器，其特征在于，所述侧墙、所述第一绝缘层、所述源极、所述半导体层以及所述漏极均为环形，所述半导体层的内径大于所述漏极的内径，且所述半导体层的外径小于所述漏极的外径。

5.根据权利要求4所述的动态存储器，其特征在于，

所述主栅极位于所述源极和所述漏极之间，所述字线与所述主栅极材料相同且与所述主栅极接触，所述字线在所述衬底上的正投影位于所述第二区域；

所述电位参考线位于所述电容电极远离所述衬底的一侧且与所述电容电极接触；

所述位线位于所述电位参考线远离所述衬底的一侧且通过过孔与所述源极电连接。

6.根据权利要求2‑5中任一项所述的动态存储器，其特征在于，所述衬底的材料为P型硅材料，所述连接部的材料为N型重掺杂硅材料，所述漏极为N型硅材料，所述源极的材料为N型硅材料，所述半导体层的材料为锗化硅材料。

7.一种存储装置，其特征在于，包括权利要求1‑6中任一项所述的动态存储器。

8.一种动态存储器的制作方法，其特征在于，所述制作方法包括：

提供一衬底，通过构图工艺在所述衬底的一侧形成依次堆叠的漏极层、半导体材料层和源极层，所述漏极层、半导体材料层和源极层为圆柱形；

形成环绕所述半导体材料层的主栅极，所述主栅极与字线电连接且与所述源极层和所述漏极层绝缘；

通过构图工艺形成贯穿所述漏极层、所述半导体材料层和所述源极层的容纳孔，其中，被所述容纳孔贯穿后的所述漏极层形成漏极，被所述容纳孔贯穿后的所述半导体材料层形成半导体层，被所述容纳孔贯穿后的所述源极层形成源极；

在所述容纳孔内依次形成背栅极和电容电极，所述电容电极与参考电位线电连接且与所述源极、所述漏极、所述主栅极和所述背栅极绝缘，其中，所述电容电极与所述背栅极构成存储电容，所述背栅极与所述源极构成辅助电容。

9.根据权利要求8所述的动态存储器的制作方法，其特征在于，所述动态存储器的存储单元还包括位于所述衬底和所述漏极之间的连接部以及位于所述源极层远离所述衬底一侧的第一绝缘层，所述连接部直接与所述漏极接触同时与所述背栅极接触，所述连接部的材料为导电材料；

通过构图工艺在所述衬底的一侧形成依次堆叠的漏极层、半导体材料层和源极层，包括：通过外延生长法在所述衬底上依次生长连接层、所述漏极层、半导体材料层、源极层和第一绝缘材料层；

通过构图工艺在所述第一绝缘材料层远离所述衬底的一侧上形成多个侧墙和位于各所述侧墙内的牺牲部，其中，所述侧墙和所述牺牲部所在的区域为第一区域，包围所述第一区域的区域为第二区域；

依据所述侧墙对所述第一绝缘材料层、所述源极层、所述半导体材料层、所述漏极层进行刻蚀，以形成圆柱形的所述第一绝缘层、所述源极层、所述半导体材料层、所述漏极层，并且对位于第二区域的衬底进行刻蚀，以使位于所述第一区域的所述衬底的厚度大于位于所述第二区域的所述衬底的厚度。

10.根据权利要求9所述的动态存储器的制作方法，其特征在于，形成环绕所述半导体层的主栅极，所述主栅极与所述字线电连接且与所述源极和所述漏极绝缘，包括：对所述半导体材料层进行第一局部刻蚀以使所述半导体材料层的外径小于所述漏极层的外径；

在经过第一局部刻蚀之后的所述连接部、所述漏极层、所述半导体材料层、所述源极层和所述第一绝缘材料层的外侧壁以及位于所述第二区域的所述衬底上沉积第一栅极介质层；

在所述第一栅极介质层远离所述半导体材料层的一侧形成主栅极；

在所述第二区域的衬底上依次形成第二绝缘层、第一导电层和第三绝缘层，所述第一导电层与所述主栅极接触。

11.根据权利要求10所述的动态存储器的制作方法，其特征在于，通过构图工艺形成贯穿所述漏极层、所述半导体材料层和所述源极层的容纳孔，包括：依据所述侧墙对所述第一绝缘层、所述源极层、所述半导体材料层、所述漏极层进行刻蚀，以形成贯穿所述漏极层、所述半导体材料层和所述源极层的容纳孔；

对所述半导体层进行第二局部刻蚀以使所述半导体层的内径大于所述漏极的内径。

12.根据权利要求11所述的动态存储器的制作方法，其特征在于，在所述容纳孔内依次形成背栅极和电容电极，所述电容电极与所述参考电位线电连接且与所述源极、所述漏极、所述主栅极和所述背栅极绝缘，包括：在所述容纳孔内形成第二栅极介质层，并对位于所述容纳孔底部的所述第二栅极介质层进行刻蚀以使所述连接部暴露；

在所述容纳孔内依次沉积背栅极、电容介质层和电容电极，所述背栅极与所述连接部以及所述第二栅极介质层接触；

去除位于所述第二栅极介质层和所述电容介质层之间的部分背栅极以形成环形凹槽，并在所述环形凹槽填充绝缘材料以形成第四绝缘层；

对所述第三绝缘层和所述第一导电层进行刻蚀以去除刻蚀区域的所述第三绝缘层，并且去除所述刻蚀区域的所述第一导电层以形成所述字线，并在所述刻蚀区域沉积第五绝缘层；

通过构图在所述第五绝缘层上形成参考电位线，并在所述参考电位线上衬底第六绝缘层，所述参考电位线与所述电容电极接触；

通过构图工艺在所述第六绝缘层上形成位线，所述位线通过过孔与所述源极电连接。

13.一种读写方法，其特征在于，用于对权利要求1‑6中任一项所述的动态存储器进行读写，所述读写方法包括：在写入状态时，通过所述字线向待写入的存储单元的主栅极施加第一电平以使晶体管导通，并通过位线向所述待写入的存储单元的源极传输存储信号，以将所述存储信号写入所述待写入的存储单元作为存储数据；

在读取状态时，通过所述字线向待读取的存储单元的主栅极施加第二电平，以使所述位线感测所述待读取的存储单元的存储数据。

说明书

动态存储器、其制作方法、读取方法及存储装置

技术领域

[0001] 本申请涉及存储技术领域，具体而言，本申请涉及一种动态存储器、其制作方法、读取方法及存储装置。

背景技术

[0002] 动态随机存取存储器(Dynamic Random Access Memory，DRAM)是一种半导体存储器，和静态存储器相比，DRAM存储器具有结构较为简单、制造成本较低、容量密度较高的优点。

[0003] DRAM存储器通常包括多个存储单元，每个存储单元中均包括晶体管，由于晶体管存在跨有源层泄漏现象，这会使得存储单元中存储的电荷逐渐流失，因此存储的数据需要
频繁刷新才能保证存储数据的有效性。

[0004] 目前主流的DRAM中，为了降低刷新率，常规设计是电容需要做到足够大，这会使得DRAM的结构不紧凑、集成度较低。

发明内容

[0005] 本申请针对现有方式的缺点，提出一种动态存储器、其制作方法、读取方法及存储装置，用以解决现有技术中DRAM存储器的刷新频率与集成度难以兼顾的技术问题。

[0006] 第一个方面，本申请实施例提供了一种动态存储器，衬底、位于所述衬底上的多条字线、多条位线、参考电位线和多个存储单元，所述存储单元包括：

[0007] 位于所述衬底上且呈柱状的电容电极，所述电容电极与所述参考电位线电连接；

[0008] 位于所述电容电极与所述衬底之间且环绕所述电容电极的背栅极，所述背栅极与所述电容电极绝缘且与所述电容电极构成存储电容；

[0009] 位于所述衬底的一侧且在远离所述衬底的方向上依次堆叠的漏极、半导体层和源极，所述漏极、所述半导体层和所述源极环绕所述电容电极且位于所述背栅极远离所述电
容电极的一侧，所述漏极、半导体层和源极在平行于所述衬底的截面为环形，所述漏极与所述背栅极电连接，所述背栅极与所述源极构成辅助电容；

[0010] 环绕所述半导体层的外侧壁的主栅极，所述主栅极与所述字线电连接且与所述源极和所述漏极绝缘。

[0011] 可选地，所述存储单元还包括连接部，所述连接部位于所述衬底和所述漏极之间且位于所述衬底和所述背栅极之间，所述连接部直接与所述漏极接触同时与所述背栅极接
触，所述连接部的材料为导电材料；所述连接部在所述衬底上的正投影所在的区域为第一
区域，包围所述第一区域的区域为第二区域，位于所述第一区域的所述衬底的厚度大于位
于所述第二区域的所述衬底的厚度。

[0012] 可选地，所述存储单元还包括：

[0013] 位于所述源极远离所述衬底一侧的第一绝缘层；

[0014] 位于所述第一绝缘层远离所述衬底一侧的侧墙；

[0015] 所述侧墙、所述第一绝缘层、所述源极以及所述漏极在所述衬底上的正投影重合，所述半导体层在所述衬底上的正投影位于所述漏极在所述衬底上的正投影内，所述漏极在所述衬底上的正投影位于所述连接部在所述衬底上的正投影内。

[0016] 可选地，所述侧墙、所述第一绝缘层、所述源极、所述半导体层以及所述漏极均为环形，所述半导体层的内径大于所述漏极的内径，且所述半导体层的外径小于所述漏极的外径。

[0017] 可选地，所述主栅极位于所述源极和所述漏极之间的半导体层对应的区域，所述字线与所述主栅极材料相同且与所述主栅极接触，所述字线在所述衬底上的正投影位于所
述第二区域；所述电位参考线位于所述电容电极远离所述衬底的一侧且与所述电容电极接
触；所述位线位于所述电位参考线远离所述衬底的一侧且通过过孔与所述源极电连接。

[0018] 可选地，所述衬底的材料为P型硅材料，所述连接部的材料为N型重掺杂硅材料，所述漏极为N型硅材料，所述源极的材料为N型硅材料，所述半导体层的材料为锗化硅材料。

[0019] 第二个方面，本申请实施例提供了一种存储装置，该存储装置包括上述的动态存储器。

[0020] 第三个方面，本申请实施例提供了一种动态存储器的制作方法，所述制作方法包括：

[0021] 提供一衬底，通过构图工艺在所述衬底的一侧形成依次堆叠的漏极层、半导体材料层和源极层，所述漏极层、半导体材料层和源极层为圆柱形；

[0022] 形成环绕所述半导体层的主栅极，所述主栅极与字线电连接且与所述源极和所述漏极绝缘；

[0023] 通过构图工艺形成贯穿所述漏极层、所述半导体材料层和所述源极层的容纳孔，其中，被所述容纳孔贯穿后的所述漏极层形成漏极，被所述容纳孔贯穿后的所述半导体材
料层形成半导体层，被所述容纳孔贯穿后的所述漏极层形成漏极；

[0024] 在所述容纳孔内依次形成背栅极和电容电极，所述电容电极与参考电位线电连接且与所述源极、所述漏极、所述主栅极和所述背栅极绝缘，其中，所述电容电极与所述背栅极构成存储电容，所述背栅极与所述源极构成辅助电容。

[0025] 可选地，所述存储单元还包位于所述衬底和所述漏极之间括的连接部以及位于所述源极层远离所述衬底一侧的第一绝缘层，所述连接部直接与所述漏极接触同时与所述背
栅极接触，所述连接部的材料为导电材料；

[0026] 通过构图工艺在所述衬底的一侧形成依次堆叠的漏极层、半导体材料层和源极层，包括：

[0027] 通过外延生长法在所述连接层远离所述衬底的一面上依次生长连接层、所述漏极层、半导体材料层、源极层和第一绝缘层；

[0028] 通过构图工艺在所述第一绝缘层远离所述衬底的一侧上形成多个侧墙和位于各所述侧墙内的牺牲部，其中，所述侧墙和所述牺牲部所在的区域为第一区域，包围所述第一区域的区域为第二区域；

[0029] 依据所述侧墙对所述第一绝缘层、所述源极层、所述半导体材料层、所述漏极层进行刻蚀，以形成圆柱形的所述第一绝缘层、所述源极层、所述半导体材料层、所述漏极层，并且对位于第二区域的衬底进行刻蚀，以使位于所述第一区域的所述衬底的厚度大于位于所述第二区域的所述衬底的厚度。

[0030] 可选地，形成环绕所述半导体层的主栅极，所述主栅极与所述字线电连接且与所述源极和所述漏极绝缘，包括：

[0031] 对所述半导体材料层进行第一局部刻蚀以使所述半导体材料层的外径小于所述漏极层的外径；

[0032] 在经过第一局部刻蚀之后的所述连接层、所述漏极层、所述半导体材料层、所述源极层和所述第一绝缘层的侧壁以及位于所述第二区域的所述衬底上衬底第一栅极介质层；

[0033] 在所述第一栅极介质层远离所述半导体材料层的一侧形成主栅极；

[0034] 在所述第二区域的衬底上依次形成第二绝缘层、第一导电层和第三绝缘层。

[0035] 可选地，通过构图工艺形成贯穿所述漏极层、所述半导体材料层和所述源极层的容纳孔，包括：

[0036] 依据所述侧墙对所述第一绝缘层、所述源极层、所述半导体材料层、所述漏极层进行刻蚀，以形成贯穿所述漏极层、所述半导体材料层和所述源极层的容纳孔；

[0037] 对所述半导体层进行第二局部刻蚀以使所述半导体层的内径大于所述漏极的内径。

[0038] 可选地，在所述容纳孔内依次形成背栅极和电容电极，所述电容电极与所述参考电位线电连接且与所述源极、所述漏极、所述主栅极和所述背栅极绝缘，包括：

[0039] 在所述容纳孔内形成第二栅极介质层，并对位于所述容纳孔底部的所述第二栅极介质层进行刻蚀以使所述连接部暴露；

[0040] 在所述容纳孔内依次沉积背栅极、电容介质层和电容电极，所述背栅极与所述连接部以及所述第二栅极介质层接触；

[0041] 去除位于所述第二栅极介质层和所述电容介质层之间的部分背栅极以形成环形凹槽，并在所述环形凹槽填充绝缘材料以形成第四绝缘层；

[0042] 对所述第三绝缘层和所述第一导电层进行刻蚀以去除刻蚀区域的所述第三绝缘层，并且去除所述刻蚀区域的所述第一导电层以形成所述字线，并在所述刻蚀区域沉积第
五绝缘层；

[0043] 通过构图在所述第五绝缘层上形成参考电位线，并在所述参考电位线上衬底第六绝缘层，所述参考电位线与所述电容电极接触；

[0044] 通过构图工艺在所述第六绝缘层上形成位线，所述位线通过过孔与所述源极电连接。

[0045] 第四个方面，本申请实施例提供一种读写方法，用于对上述的动态存储器进行读写，所述读写方法包括：

[0046] 在写入状态时，通过所述字线向待写入的存储单元的主栅极施加第一电平以使晶体管导通，并通过位线向所述待写入的存储单元的源极传输存储信号，以将所述存储信号
写入所述待写入的存储单元作为存储数据；

[0047] 在读取状态时，通过所述字线向待读取的存储单元的主栅极施加第二电平，以使所述位线感测所述待读取的存储单元的存储数据。

[0048] 本申请实施例提供的技术方案带来的有益技术效果包括：

[0049] 1)本实施例提供的动态存储器、其制作方法、读取方法及存储装置，源极、漏极、半导体层、主栅极和背栅极等构成一个晶体管，电容电极和背栅极构成存储电容，也就是每个存储单元包括一个晶体管和一个存储电容，而在该存储单元中，背栅极和源极构成一个辅助电容，从而增加存储单元的电容量，使得存储节点N1能够维持更长的时间，从而在无需增加膜层以保证动态存储器的集成度的同时降低了动态存储器的刷新频率。

[0050] 2)本实施例提供的动态存储器、其制作方法、读取方法及存储装置，在读取过程中，存储单元处于“1”状态则位线能够获取第一节点信号，存储单元处于“0”状态则位线不能获取第一节点信号，也就是“1”或“0”两种状态下位线读取的数据信号差异巨大，使得动态存储器的抗噪声性能增强；而且相对于现有技术中只能通过检测晶体管输出电流的大小
来实现存储单元的“1”或“0”状态的判断，本实施例由于“0”状态下检测不到信号则既可以利用电流检测也可以利用电压信号进行检测，从而便于根据具体需求设计外围检测电路，
具有更好地适应性。

[0051] 本申请附加的方面和优点将在下面的描述中部分给出，这些将从下面的描述中变得明显，或通过本申请的实践了解到。

附图说明

[0052] 本申请上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中：

[0053] 图1为本申请实施例提供的一种动态存储器的局部截面示意图；

[0054] 图2为本申请实施例提供的一种动态存储器中的存储单元的电路结构示意图；

[0055] 图3为在写入不同的数据时动态存储器中晶体管的转移特性曲线图；

[0056] 图4为本申请实施例提供的动态存储器的电路结构示意图；

[0057] 图5为本申请实施例提供的动态存储器的另一种局部截面示意图；

[0058] 图6为本申请实施例提供的一种存储装置的框架结构示意图；

[0059] 图7为本申请实施例提供的一种动态存储器的制作方法的流程示意图；

[0060] 图8为本申请实施例提供的动态存储器的制作方法中步骤S1的流程示意图；

[0061] 图9为本申请实施例提供的动态存储器的制作方法中步骤S101的侧视工艺示意图；

[0062] 图10为本申请实施例提供的动态存储器的制作方法中步骤S102的侧视工艺示意图；

[0063] 图11为本申请实施例提供的动态存储器的制作方法中步骤S102的俯视工艺示意图；

[0064] 图12为本申请实施例提供的动态存储器的制作方法中步骤S103的侧视工艺示意图；

[0065] 图13为本申请实施例提供的动态存储器的制作方法中步骤S104的俯视工艺示意图；

[0066] 图14为本申请实施例提供的动态存储器的制作方法中步骤S2的流程示意图；

[0067] 图15为本申请实施例提供的动态存储器的制作方法中步骤S201的侧视工艺示意图；

[0068] 图16为本申请实施例提供的动态存储器的制作方法中步骤S202至S203的侧视工艺示意图；

[0069] 图17为本申请实施例提供的动态存储器的制作方法中步骤S202至S203的俯视工艺示意图；

[0070] 图18为本申请实施例提供的动态存储器的制作方法中步骤S204的侧视工艺示意图；

[0071] 图19为本申请实施例提供的动态存储器的制作方法中步骤S204的俯视工艺示意图；

[0072] 图20为本申请实施例提供的动态存储器的制作方法中步骤S3的侧视工艺示意图；

[0073] 图21为本申请实施例提供的动态存储器的制作方法中步骤S4的流程示意图；

[0074] 图22为本申请实施例提供的动态存储器的制作方法中步骤S401的侧视工艺示意图；

[0075] 图23为本申请实施例提供的动态存储器的制作方法中步骤S402的侧视工艺示意图；

[0076] 图24为本申请实施例提供的动态存储器的制作方法中步骤S402的俯视工艺示意图；

[0077] 图25为本申请实施例提供的动态存储器的制作方法中步骤S403的侧视工艺示意图；

[0078] 图26为本申请实施例提供的动态存储器的制作方法中步骤S403的俯视工艺示意图；

[0079] 图27为本申请实施例提供的动态存储器的制作方法中步骤S404的侧视工艺示意图；

[0080] 图28为本申请实施例提供的动态存储器的制作方法中步骤S404的俯视工艺示意图；

[0081] 图29为本申请实施例提供的动态存储器的制作方法中步骤S405的侧视工艺示意图；

[0082] 图30为本申请实施例提供的动态存储器的制作方法中步骤S405的俯视工艺示意图；

[0083] 图31为本申请实施例提供的动态存储器的制作方法中步骤S406的侧视工艺示意图；

[0084] 图32为本申请实施例提供的动态存储器的制作方法中步骤S406的俯视工艺示意图；

[0085] 图33为本申请实施例提供的动态存储器的读写方法中的流程示意图。

[0086] 附图标记：

[0087] 10‑存储单元；T‑晶体管；C1‑存储电容；C2‑辅助电容；BL‑位线；WL‑字线；Vref‑参考电位线；

[0088] 101‑衬底；102‑连接部；103‑漏极；104‑半导体层；105‑源极；106‑第一绝缘层；107‑侧墙；108‑第一栅极介质层；109‑主栅极；110‑第二绝缘层；111‑第一导电层；112‑第三绝缘层；113‑第二栅极介质层；114‑背栅极；115‑电容介质层；116‑电容电极；117‑第四绝缘层；118‑第五绝缘层；119‑第二导电层；120‑第六绝缘层；121‑第三导电层；122‑组间绝缘层；

[0089] 100‑第一区域；200‑第二区域。

具体实施方式

[0090] 下面结合本申请中的附图描述本申请的实施例。应理解，下面结合附图所阐述的实施方式，是用于解释本申请实施例的技术方案的示例性描述，对本申请实施例的技术方
案不构成限制。

[0091] 本技术领域技术人员可以理解，除非特意声明，这里使用的单数形式“一”、“一个”、“所述”和“该”也可包括复数形式。应该进一步理解的是，本申请的说明书中使用的措辞“包括”是指存在所述特征、整数、步骤、操作、元件和/或组件，但不排除实现为本技术领域所支持其他特征、信息、数据、步骤、操作、元件、组件和/或它们的组合等。应该理解，当我们称一个元件被“连接”或“耦接”到另一元件时，该一个元件可以直接连接或耦接到另一元件，也可以指该一个元件和另一元件通过中间元件建立连接关系。此外，这里使用的“连接”或“耦接”可以包括无线连接或无线耦接。这里使用的术语“和/或”指该术语所限定的项目中的至少一个，例如“A和/或B”可以实现为“A”，或者实现为“B”，或者实现为“A和B”。

[0092] 为使本申请的目的、技术方案和优点更加清楚，下面将结合附图对本申请实施方式作进一步地详细描述。

[0093] DRAM存储器通常包括多个存储单元，每个存储单元中均包括晶体管，由于晶体管存在跨有源层泄漏现象，这会使得存储单元中存储的电荷逐渐流失，因此存储的数据需要
频繁刷新才能保证存储数据的有效性。目前主流的DRAM中，为了降低刷新率，常规设计是电容需要做到足够大，这会使得DRAM的结构不紧凑、集成度较低。

[0094] 本申请提供的动态存储器、其制作方法、读取方法及存储装置，旨在解决现有技术的如上技术问题。

[0095] 下面以具体地实施例对本申请的技术方案以及本申请的技术方案如何解决上述技术问题进行详细说明。需要指出的是，下述实施方式之间可以相互参考、借鉴或结合，对于不同实施方式中相同的术语、相似的特征以及相似的实施步骤等，不再重复描述。

[0096] 本申请实施例提供了一种动态存储器，如图1和图2所示，本实施例提供的动态存储器包括衬底101、位于衬底101上的多条字线WL、多条位线BL、多条参考电位线Vref和多个存储单元10。在本实施例中，存储单元10包括：

[0097] 位于衬底101上且呈柱状的电容电极116，电容电极116与参考电位线Vref电连接；

[0098] 位于电容电极116与衬底101之间且环绕电容电极116的背栅极114，背栅极114与电容电极116绝缘且与电容电极116构成存储电容C1；

[0099] 位于衬底101的一侧且在远离衬底101的方向上依次堆叠的漏极103、半导体层104和源极105，漏极103、半导体层104和源极105环绕电容电极116且位于背栅极114远离电容
电极116的一侧，漏极103、半导体层104和源极105在平行于衬底101的截面为环形，漏极105与背栅极114电连接，背栅极114与源极103构成辅助电容C2；

[0100] 环绕半导体层104的外侧壁的主栅极109，主栅极109与字线WL电连接且与源极103和漏极105绝缘。

[0101] 如图1和图2所示，源极105、漏极103、半导体层104、主栅极109和背栅极114等构成一个晶体管T，电容电极116和背栅极114构成存储电容C1，也就是每个存储单元10包括一个晶体管T和一个存储电容C1，而在该存储单元10中，背栅极114和源极105构成一个辅助电容C2，从而增加存储单元10的电容量，使得存储节点N1能够维持更长的时间，从而在无需增加膜层以保证动态存储器的集成度的同时降低了动态存储器的刷新频率。

[0102] 需要说是的是，由于背栅极114存在背栅效应，即背栅极114的电位会对晶体管T的阈值电压产生影响，因此在读取存储数据时用于开启晶体管T的电压的大小在晶体管T存储
“1”时的阈值电压以及晶体管T存储“0”时的阈值电压之间。

[0103] 可选地，如图1所示，衬底101的材料为P型硅材料，连接部102的材料为N型重掺杂硅材料，漏极103为N型硅材料，源极105的材料为N型硅材料，半导体层104的材料为锗化硅材料。

[0104] 采用掺杂硅材料来制作连接部102、漏极103和源极105，便于利用外延生长法来制作动态存储器，有利于降低生产成本。

[0105] 如图2和图3所示，在数据写入时，当通过字线WL向主栅极109施加第一电平则晶体管T导通，并通过位线BL输入的数据信号写入到第一节点N1，数据写入完成则通过调整字线WL施加到主栅极109的电位使得晶体管T关闭，在晶体管T关闭后，即使存储漏电现象，但存储电容C1和辅助电容C2的存在能够对第一节点N1的电位进行保持。

[0106] 如图2和图3所示，在数据读取时，对主栅极109施加第二电平，若该存储单元10处于“1”状态，则主栅极109在第二电平(例如主栅极电位VG＝0.3V，此时源极电位VS＝0)下打开，能够获取第一节点N1的信号；若该存储单元10处于“0”状态，则在相同的栅极和源极105偏置下晶体管T并未导通，因此位线BL并未获取电信号。

[0107] 通过上述说明可知，本实施例提供的动态存储器，在读取过程中，存储单元10处于“1”状态则位线BL能够获取第一节点N1的信号，存储单元10处于“0”状态则位线BL不能获取第一节点N1的信号，也就是“1”或“0”两种状态下位线BL读取的数据信号差异巨大，使得动态存储器的抗噪声性能增强；而且相对于现有技术中只能通过检测晶体管T输出电流的大小来实现存储单元10的“1”或“0”状态的判断，本实施例由于“0”状态下检测不到信号则既可以利用电流检测也可以利用电压信号进行检测，从而便于根据具体需求设计外围检测电
路，具有更好地适应性。

[0108] 具体的，如图4所示，该动态存储器包括第1至第n条位线BL，第1至第m条位线BL以及第1至第m条参考电位线Vref。通过向相应的字线WL和位线BL输入有效电平，能够实现数
据的写入与读取。

[0109] 如图5所示，本实施例提供的动态存储器中，多个存储单元10分为多个存储单元组，多个存储单元组在垂直于衬底101的方向上排布；每个存储单元组包括多个在平行于衬底101的方向上呈阵列排布的存储单元10，其中位于同一行的各存储单元10与同一字线WL
电连接，位于同一列的各存储单元10与同一位线BL电连接。具体地，本实施例提供的动态存储器还包括组间绝缘层122，组间绝缘层122覆盖下侧的存储单元组中的位线WL。

[0110] 具体地，在实施过程中，可根据具体的存储容量的需求以及对存储器的空间的限制，选择不同的排布方式，即通过调整存储单元10组的个数以及每个存储单元10组中存储
单元10的个数(包括调整每行和/或每列中存储单元10的个数)，实现存储容量与存储空间
的优化设计。

[0111] 可选地，如图1所示，本实施例提供的动态存储器中，存储单元10还包括连接部102，连接部102位于衬底101和漏极103之间且位于衬底101和背栅极114之间，连接部102直接与漏极103接触同时与背栅极114接触，连接部102的材料为导电材料；连接部102在衬底
101上的正投影所在的区域为第一区域100，包围第一区域100的区域为第二区域200，位于
第一区域100的衬底101的厚度大于位于第二区域200的衬底101的厚度。

[0112] 在本实施例中，对衬底101的第二区域200进行部分刻蚀，能够保证位于衬底101上的连接部102被充分刻蚀从而防止相邻存储单元10中的连接部102发生误连接，降低故障风
险。

[0113] 可选地，如图1所示，本实施例提供的动态存储器中，存储单元10还包括位于源极105远离衬底101一侧的第一绝缘层106和位于第一绝缘层106远离衬底101一侧的侧墙107；
其中侧墙107、第一绝缘层106、源极105以及漏极103在衬底101上的正投影重合，半导体层
104在衬底101上的正投影位于漏极103在衬底101上的正投影内，漏极103在衬底101上的正
投影位于连接部102在衬底101上的正投影内。

[0114] 具体地，如图1所示，侧墙107、第一绝缘层106、源极105、半导体层104以及漏极103均为环形，半导体层104的内径大于漏极的内径，且半导体层104的外径小于漏极103的外径。

[0115] 具体地，侧墙107为环形，通过对侧墙107的内径和外径的设计来确定源极105和漏极103的内外径，并且侧墙107的设计结合沟道半导体层104的刻蚀工艺能够确定沟道半导
体层104的内外径，从而确定沟道半导体层104的长宽比，进而使得存储单元10中的晶体管T具有所需的特性。

[0116] 本实施例提供的动态存储器中设置有侧墙107，即以侧墙107作为位于侧墙107下方的源极105、漏极103等多个膜层的刻蚀掩膜，不仅制作方法较为简单，且侧墙107技术利于提升动态存储器的精度。

[0117] 可选地，如图1所示，本实施例提供的动态存储器中，主栅极109位于源极105和漏极103之间，字线WL与主栅极109材料相同且与主栅极109接触，字线WL在衬底101上的正投
影位于第二区域200；电位参考线Vref位于电容电极116远离衬底101的一侧且与电容电极
116接触；位线WL位于电位参考线Vref远离衬底101的一侧且通过过孔与源极105电连接。

[0118] 具体地，如图1所示，本实施例提供的动态存储器还包括第一栅极介质层108。第一栅极介质层108位于连接部102、漏极103、半导体层104、源极105和第一绝缘层106的外侧壁以及位于第二区域200的衬底101上。第一栅极介质层108是为了使得主栅极109与源极105、漏极103绝缘。

[0119] 具体地，如图1所示，本实施例提供的动态存储器还包括第二绝缘层110，第二绝缘层110位于第二区域且位于第一栅极介质层108远离衬底101的一侧，第二绝缘层110进一步提升相邻存储单元之间的绝缘性能。

[0120] 具体地，如图1所示，本实施例提供的动态存储器还包括第三绝缘层112，第三绝缘层112位于字线WL远离衬底101的一侧，第三绝缘层112起到位线BL以及电位参考线Vref等与字线2绝缘的作用。在制作时，依次在第二绝缘层110上依次沉积第一金属层111和第二绝缘层112，再在后续处理中，对第二绝缘层112和第一金属层111进行图形化处理，以形成图形化的第二绝缘层112和多条字线WL。

[0121] 具体地，如图1所示，本实施例提供的动态存储器还包括第二栅极介质层113和电容介质层115。第二栅极介质层113位于连接部102、漏极103、半导体层104、源极105和第一绝缘层106的内侧壁，第二栅极介质层113使得背栅极114与源极105、漏极103绝缘，且第二栅极介质层113作为源极105与背栅极114之间的介质层以使源极105与背栅极114构成辅助
电容C2。电容介质层115位于背栅极114和电容电极116之间，电容介质层115使得背栅极114和电容电极116绝缘，且电容介质层115作为背栅极114与电容电极116之间的介质以使背栅
极114和电容电极116构成存储电容C1。

[0122] 具体地，如图1所示，本实施例提供的动态存储器还包括第四绝缘层117、第五绝缘层118和第六绝缘层120。第四绝缘层117位于第二栅极介质层113和电容介质层115之间且位于背栅极114远离衬底101的一侧，起到背栅极114与电位参考线Vref绝缘的作用。第五绝缘层118填充电位参考线Vref以及第三绝缘层112的侧面，也就是填充在对第三绝缘层112
和第一导电层111进行图形化处理之后的刻蚀区。第六绝缘层120位于电位参考线Vref所在
导电层(第二导电层119)和位线BL所在导电层(第三导电层121)之间。

[0123] 本实施例中，通过将字线WL与主栅极109接触来实现字线WL与主栅极109的电连接，将电位参考线Vref与电容电极116接触，不仅能够简化工艺而且能够进一步提升动态存储器的集成度。

[0124] 基于同一发明构思，本申请实施例提供了一种存储装置，如图6所示，该存储装置包括上述实施例中的动态存储器，具有上述实施例中的动态存储器的有益效果，在此不再
赘述。具体地，本申请实施例中的存储装置可以为计算机的主存等，具体可根据实际情况进行确定。

[0125] 基于同一发明构思，本申请实施例提供了一种动态存储器的制作方法，如图1和图7所示；本实施例提供制作方法包括：

[0126] S1：提供一衬底，通过构图工艺在衬底的一侧形成依次堆叠的漏极层103a、半导体材料层104a和源极层105a，漏极层103a、半导体材料层104a和源极层105a。

[0127] 具体地，如图8至图13所示，当存储单元10还包括连接部102和第一绝缘层106时，则步骤S1包括：

[0128] S101：通过外延法在衬底101上依次生长连接层102a、漏极层103a、半导体材料层104a、源极层105a和第一绝缘材料层106a。

[0129] 具体地，如图9所示，在P型硅衬底101上依次沉积N型重掺杂硅材料作为连接层，沉积N型硅材料作为漏极层103a，沉积锗化硅材料作为半导体材料层104a，沉积N型硅材料作为源极层105a。

[0130] S102：通过构图工艺在第一绝缘材料层106a远离衬底101的一侧形成多个侧墙107和位于各侧墙107内的牺牲部300，其中，侧墙107和牺牲部300所在的区域为第一区域100，包围第一区域100的区域为第二区域200。

[0131] 具体地，如图10和图11所示，通过对侧墙107的内径和外径的设计来确定源极和漏极的内外径，并且侧墙107的设计结合半导体层的刻蚀工艺能够确定半导体层的内外径，从而确定半导体层的长宽比，进而使得存储单元10中的晶体管T具有所需的特性。

[0132] S103：依据侧墙107对第一绝缘材料层106a、源极层105a、半导体材料层104a、漏极层103a进行刻蚀，以形成圆柱形的第一绝缘材料层106a、源极层105a、半导体材料层104a、漏极层103a，并且对位于第二区域200的衬底101进行刻蚀，以使位于第一区域100的衬底101的厚度大于位于第二区域200的衬底101的厚度。

[0133] 具体地，如图12和图13所示，对衬底101的第二区域200进行部分刻蚀，能够保证位于衬底101上的连接部102被充分刻蚀从而防止相邻存储单元10中的连接部102发生误连接，降低故障风险。

[0134] S2：形成环绕半导体层的主栅极，主栅极与字线电连接且与源极层和漏极层绝缘。

[0135] 具体地，如图14至图20所示，仍以存储单元10还包括连接部102和第一绝缘层106为例进行说明。此时，步骤S2包括：

[0136] S201：对半导体材料层104a进行第一局部刻蚀以使半导体材料层104a的外径小于漏极层103a的外径。

[0137] 具体地，如图15所示，对半导体材料层104a的外侧壁进行第一局部刻蚀不仅能够主栅极109提供空间以提升存储单元10的集成度，而且能够实现对晶体管T的半导体材料层
104a的参数(例如长宽比)的调整。

[0138] S202：在经过第一局部刻蚀之后的连接部102、漏极层103a、半导体材料层104a、源极层105a和第一绝缘材料层106a的外侧壁以及位于第二区域200的衬底101上沉积第一栅极介质层108。

[0139] 具体地，如图16和图17所示，第一栅极介质层108是为了使得主栅极109与源极105、漏极103绝缘。

[0140] S203：在第一栅极介质层108远离半导体材料层104a的一侧形成主栅极109，并在第二区域200的第一栅极介质层108远离衬底101的一侧依次形成第二绝缘层110、第一导电
层111和第三绝缘层112，第一导电层111与主栅极109接触。

[0141] 具体地，请参照图16和图17，主栅极109位于源极层105a和漏极层103a之间且环绕半导体材料层104a。如图18和图19所示，第二绝缘层110不仅能够起到进一步增强相邻存储单元之间均匀性的作用；第一导电层111用于制作字线WL，字线直接与主栅极111接触有利
于提升动态存储器的集成度，第三绝缘层112起到后续导电层与第一导电层112绝缘的作
用。

[0142] S3：通过构图工艺形成贯穿漏极层、半导体材料层和源极层的容纳孔，其中，被容纳孔贯穿后的漏极层形成漏极，被容纳孔贯穿后的半导体材料层形成半导体层，被容纳孔贯穿后的漏极层形成漏极。

[0143] 具体地，如图20所示，仍以存储单元10还包括连接部102和第一绝缘层106为例进行说明。此时，步骤S3包括：依据侧墙对第一绝缘材料层106a、源极层105a、半导体材料层
104a、漏极层103a进行刻蚀，以形成贯穿第一绝缘材料层106a、源极层105a、半导体材料层
104a、漏极层103a的容纳孔，被容纳孔400贯穿的第一绝缘材料层106a即为第一绝缘层106，被容纳孔400贯穿的源极层105a即为源极105，被容纳孔400贯穿的半导体层层104a即为半
导体层104，被容纳孔400贯穿的漏极层103a即为漏极103。

[0144] S4：在容纳孔400内依次形成背栅极114和电容电极116，电容电极116与参考电位线Vref电连接且与源极105、漏极103、主栅极109和背栅极114绝缘，其中，电容电极116与背栅极114构成存储电容C1，背栅极114与源极105构成辅助电容C2。

[0145] 具体地，如图21至图32所示，仍以存储单元10还包括连接部102和第一绝缘层106为例进行说明。此时，步骤S4包括：

[0146] S401：对半导体层104进行第二局部刻蚀以使半导体层104的内径大于漏极103的内径。

[0147] 具体地，如图21所示，通过对侧墙107的内径和外径的设计来确定源极105和漏极103的内外径，并且侧墙107的设计结合半导体层104的刻蚀工艺能够确定半导体层104的内
外径，从而确定半导体层104的长宽比，进而使得存储单元10中的晶体管T具有所需的特性。

[0148] S402：在容纳孔400内衬底101第二栅极介质层113，并对位于容纳孔400底部的第二栅极介质层113进行刻蚀以使连接部102暴露。

[0149] 具体地，如图23和图24所示，第二栅极介质层113使得后续制作的背栅极114与源极105、漏极103绝缘，且第二栅极介质层113作为源极105与背栅极114之间的介质层以使源极105与背栅极114构成辅助电容C2。暴露的连接部102可与后续制作的背栅极114直接接触
从而实现背栅极114和漏极103的电连接。

[0150] S403：在容纳孔400内依次沉积背栅极114、电容介质层115和电容电极116，背栅极114与连接部102以及第二栅极介质层113接触。

[0151] 具体地，如图25和图26所示，电容介质层115使得背栅极114和电容电极116绝缘，且电容介质层115作为背栅极114与电容电极116之间的介质以使背栅极114和电容电极116
构成存储电容C1。

[0152] S404：去除位于第二栅极介质层113和电容介质层115之间的部分背栅极114以形成环形凹槽，并在环形凹槽填充绝缘材料以形成第四绝缘层117。

[0153] 具体地，如图27和图28所示，第四绝缘层117是为了使得后续制作的参考电位线Vref与背栅极114绝缘。

[0154] S405：对第三绝缘层112和第一导电层111进行刻蚀以去除刻蚀区域的第三绝缘层112，并且去除刻蚀区域的第一导电层111以形成字线WL，并在刻蚀区域沉积第五绝缘层
118。

[0155] 具体地，如图29和图30所示，在制作过程中，先制作图形化光刻胶层500，再利用图形化光刻胶层500作为掩膜进行刻蚀以除刻蚀区域的第三绝缘层112，并且去除刻蚀区域的第一导电层111以形成字线WL。

[0156] S406：通过构图在第四绝缘层117上形成参考电位线Vref，并在参考电位线Vref上衬底101第六绝缘层120，参考电位线Vref与电容电极116接触。

[0157] 具体地，如图31和图32所示，先在第四绝缘层117上形成第二导电层119并进刻蚀以获得参考电位线Vref。参考电位线Vref用于为存储单元10提供参考电位，并且参考电位
线Vref直接与电容电极116接触也有利于减少膜层，降低生产成本。

[0158] S407：通过构图工艺在第六绝缘层120上形成位线BL，位线BL通过过孔与源极105电连接。

[0159] 具体地，形成的结构请参照图1，在具体制作时，先在第六绝缘层120上形成第三导电层121并进刻蚀以获得位线BL。形成的动态存储器的存储单元10中的源极105、漏极103、半导体层104、主栅极109和背栅极114等构成一个晶体管T，电容电极116和背栅极114构成存储电容C1，也就是每个存储单元10包括一个晶体管T和一个存储电容C1，而在该存储单元
10中，背栅极114和源极105构成一个辅助电容C2，从而增加存储单元10的电容量，使得存储节点N1能够维持更长的时间，从而在无需增加膜层以保证动态存储器的集成度的同时降低
了动态存储器的刷新频率；采用外延生长以及侧墙107技术来制作，制作方法较为简单，且侧墙107技术利于提升动态存储器的精度。

[0160] 基于同一发明构思，本申请实施例提供了一种读写方法，用于对上述实施例中的动态存储器进行读写，如图1至图5以及图33所示，该读写方法包括：

[0161] T1：在写入状态时，通过字线WL向待写入的存储单元10的主栅极109施加第一电平以使晶体管T导通，并通过位线BL向待写入的存储单元10的源极105传输存储信号，以将存
储信号写入待写入的存储单元10作为存储数据。

[0162] 在动态存储器处于写入工作模式时，通过字线WL向主栅极109施加第一电平(例如5V，具体数值可根据实际情况进行调整)，以使晶体管T处于导通状态，第一电平的大小与晶体管T的结构、晶体管T中有源层的材料等因素相关，具体可根据实际情况进行调整。

[0163] 如图1至图4所示，在数据写入时，当通过字线WL向主栅极109施加第一电平则晶体管T导通，并通过位线BL输入的数据信号写入到第一节点N1，数据写入完成则通过调整字线WL施加到主栅极109的电位使得晶体管T关闭，在晶体管T关闭后，即使存储漏电现象，但存储电容C1和辅助电容C2的存在能够对第一节点N1的电位进行保持。

[0164] 由于背栅极114与源极105构成辅助电容C2，因此，即使在完成数据写入之后晶体管T转变为关断状态，辅助电容C2中存储的电荷也能够使得第一节点N1(即背栅极114、漏极
103以及存储电容C1的第二电极)的电位能够维持更长的时间，从而降低刷新频率。

[0165] T2：在读取状态时，通过字线WL向待读取的存储单元10的主栅极109施加第二电平，以使位线BL感测待读取的存储单元10的存储数据。

[0166] 如图1至图3所示，在数据读取时，对主栅极109施加第二电平，若该存储单元10处于“1”状态，则主栅极109在第二电平(例如主栅极电位VG＝0.3V，此时源极电位VS＝0)下打开，能够获取第一节点的信号；若该存储单元10处于“0”状态，则在相同的栅极和源极偏置下晶体管T未导通，即无法检测到第一节点的信号。

[0167] 需要说明的是，在动态存储器的读写过程中，均向参考电位线Vref提供参考电位。在一个具体的实施例中，参考电位为选用地电平。

[0168] 本实施例提供个读取方法，既能够采用电流检测方式也可以采用电压检测方式。以电流检测为例，当存储单元10之前存储的是数据“1”时，背栅极114和漏极103上具有一较高的电位，在第二电平的共同作用下，晶体管T处于导通的状态，因此可通过位线BL测得较为明显的电流。当测得较为明显的电流时，判断读取的数据为“1”。当存储单元10之前存储的是数据“0”时，主栅极109上施加第二电平后，晶体管T仍处于关断的状态，因此可以认为位线BL并未检测到电流，此时判断读取的数据为“0”。

[0169] 需要说明的是，晶体管T的阈值电压的大小和背栅极114以及漏极103上电位的大小相关，对于N型场效应晶体管(晶体管导通时载流子为电子)，背栅极114以及漏极103的电位越高，阈值电压越小，即主栅极109和源极105之间的压差较小时，晶体管T也能被导通；背栅极114以及漏极103上的电位越低，阈值电压越大。

[0170] 如图3所示，图3中的横坐标为施加在主栅极109上的电压(即第二电平)，纵坐标为晶体管T的输出电流。当施加在主栅极109上的第二电平为某一特定值(图3中虚线位置)时，背栅极114和漏极103上电压的高低(即晶体管T写入的数据是“1”还是“0”)会使晶体管T的输出电流(即通过位线BL所测的电流)的大小具有显著的差别。通过检测位线BL上电流即可
实现将数据从存储单元10中读出，当晶体管T写入数据“1”时，晶体管T的输出电流较大，因此读取的数据也是“1”；当晶体管T写入的数据是“0”时，晶体管T的输出电流极为微弱，因此读取的数据也是“0”。

[0171] 第二电平的数值可根据晶体管T的参数以及在进行写操作时施加给背栅极114和漏极103上电压的大小确定。需要说明的是，第二电平的数值需要是合适的(需要在晶体管T存储“1”时的阈值电压以及晶体管T存储“0”时的阈值电压之间)，否则可能存在晶体管T误导通或者误断开的风险，影响动态存储器的性能。具体地，可通过实验或者模拟的方法确定最合适的第二电平的值，以保证晶体管T在不同的状态下的正确导通或断开，以提高读取性能。

[0172] 通过上述说明可知，本实施例提供的动态存储器，在读取过程中，存储单元10处于“1”状态则位线BL能够获取第一节点信号，存储单元10处于“0”状态则位线BL不能获取第一节点信号，也就是“1”或“0”两种状态下位线BL读取的数据信号差异巨大，使得动态存储器的抗噪声性能增强；而且相对于现有技术中只能通过检测晶体管T输出电流的大小来实现存储单元10的“1”或“0”状态的判断，本实施例由于“0”状态下检测不到信号则既可以利用电流检测也可以利用电压信号进行检测，从而便于根据具体需求设计外围检测电路，具有
更好地适应性。

[0173] 应用本申请实施例，至少能够实现如下有益效果：

[0174] 1)本实施例提供的动态存储器、其制作方法、读取方法及存储装置，源极、漏极、半导体层、主栅极和背栅极等构成一个晶体管，电容电极和背栅极构成存储电容，也就是每个存储单元包括一个晶体管和一个存储电容，而在该存储单元中，背栅极和源极构成一个辅助电容，从而增加存储单元的电容量，使得存储节点能够维持更长的时间，从而在无需增加膜层以保证动态存储器的集成度的同时降低了动态存储器的刷新频率。

[0175] 2)本实施例提供的动态存储器、其制作方法、读取方法及存储装置，在读取过程中，存储单元处于“1”状态则位线能够获取第一节点信号，存储单元处于“0”状态则位线不能获取第一节点信号，也就是“1”或“0”两种状态下位线读取的数据信号差异巨大，使得动态存储器的抗噪声性能增强；而且相对于现有技术中只能通过检测晶体管输出电流的大小
来实现存储单元的“1”或“0”状态的判断，本实施例由于“0”状态下检测不到信号则既可以利用电流检测也可以利用电压信号进行检测，从而便于根据具体需求设计外围检测电路，
具有更好地适应性。

[0176] 本技术领域技术人员可以理解，本申请中已经讨论过的各种操作、方法、流程中的步骤、措施、方案可以被交替、更改、组合或删除。进一步地，具有本申请中已经讨论过的各种操作、方法、流程中的其他步骤、措施、方案也可以被交替、更改、重排、分解、组合或删除。进一步地，现有技术中的具有与本申请中公开的各种操作、方法、流程中的步骤、措施、方案也可以被交替、更改、重排、分解、组合或删除。

[0177] 在本申请的描述中，词语“中心”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方向或位置关系，为基于附图所示的示例性的方向或位置关系，是为了便于描述或简化描述本申请的实施例，而不是指示或暗示所指的装置或部件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。

[0178] 术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本申请的描述中，除非另有说明，“多个”的含义是两个或两个以上。

[0179] 在本说明书的描述中，具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。

[0180] 应该理解的是，虽然附图的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤的实施顺序并不受限于箭头所指示的顺序。除非本文中有明确的说明，否则在本
申请实施例的一些实施场景中，各流程中的步骤可以按照需求以其他的顺序执行。而且，各流程图中的部分或全部步骤基于实际的实施场景，可以包括多个子步骤或者多个阶段。这
些子步骤或者阶段中的部分或全部可以在同一时刻被执行，也可以在不同的时刻被执行在
执行时刻不同的场景下，这些子步骤或者阶段的执行顺序可以根据需求灵活配置，本申请
实施例对此不限制。

[0181] 以上所述仅是本申请的部分实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本申请的方案技术构思的前提下，采用基于本申请技术思想的其他类似
实施手段，同样属于本申请实施例的保护范畴。