带隙基准电压产生电路和集成电路

摘要

本发明公开一种带隙基准电压产生电路和集成电路，带隙基准电压产生电路包括：带隙基准核心电路，带隙基准核心电路的输入端用于接入伪电源电压，带隙基准核心电路用于将伪电源电压转换为带隙基准电压并输出；斩波二级运放电路的输入端与带隙基准核心电路的输出端连接，斩波二级运放电路的信号输入端用于接入方波信号，斩波二级运放电路用于将斩波二级运放电路的正负输入端电压转化至相同电位，并将带隙基准电压的频率进行斩波调频至与方波信号对应的频率后滤波输出带隙基准电压；电压输出端与斩波二级运放电路的输出端连接，用于连接外部用电设备，并输出带隙基准电压。本发明技术方案旨在提高带隙基准电压产生电路输出电压的精度。

权利要求

1.一种带隙基准电压产生电路，其特征在于，包括：

带隙基准核心电路，所述带隙基准核心电路的输入端用于接入伪电源电压，所述带隙基准核心电路用于将所述伪电源电压转换为带隙基准电压并输出；

斩波二级运放电路，所述斩波二级运放电路的输入端与所述带隙基准核心电路的输出端连接，所述斩波二级运放电路的信号输入端用于接入方波信号，所述斩波二级运放电路用于将所述斩波二级运放电路的正负输入端电压转化至相同电位，并将所述带隙基准电压的频率进行斩波调频至与所述方波信号对应的频率后滤波输出所述带隙基准电压；

电压输出端，所述电压输出端与所述斩波二级运放电路的输出端连接，所述电压输出端用于连接外部用电设备，并输出所述带隙基准电压；

所述斩波二级运放电路包括第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第一开关电路、第二开关电路和第二电容；所述第四NMOS管的栅极与所述伪电源电压连接，所述第四NMOS管的源极接地，所述第四NMOS管的漏极与所述第五NMOS管的源极和所述第六NMOS管的源极互连，所述第五NMOS管的栅极与所述第一开关电路的第一输出端连接，所述第五NMOS管的漏极和所述第三PMOS管的漏极与所述第二开关电路的第一输出端连接，所述第三PMOS管的栅极、所述第四PMOS管的栅极和所述第五PMOS管的栅极与所述第二开关电路的第二输出端连接，所述第三PMOS管的源极、所述第四PMOS管的源极和所述第五PMOS管的源极与所述伪电源电压连接，所述第四PMOS管的漏极和所述第六NMOS管的漏极与所述第二开关电路的第三输出端连接，所述第六NMOS管的栅极与所述第一开关电路的第二输出端连接，所述第七NMOS管的栅极和所述第二电容的第一端与所述第二开关电路的第四输出端连接，所述第七NMOS管的漏极、所述第二电容的第二端与所述第五PMOS管的漏极互连，且为所述斩波二级运放电路的输出端，所述第七NMOS管的源极接地。

2.如权利要求1所述的带隙基准电压产生电路，其特征在于，所述带隙基准电压产生电路还包括：

基准电流源产生电路，所述基准电流源产生电路的输入端用于接入外部电源，所述基准电流源产生电路的输出端与所述带隙基准核心电路的输入端连接，所述基准电流源产生电路用于将所述外部电源进行转化以产生电流源并输出至所述带隙基准核心电路；

第一启动电路，所述第一启动电路的输入端与所述外部电源连接，所述第一启动电路的输出端与所述基准电流源产生电路的输入端连接，所述第一启动电路用于通过所述外部电源启动所述基准电流源产生电路，以使所述基准电流源产生电路开始工作；

预稳压电路，所述预稳压电路到的输出端与所述带隙基准核心电路的输入端连接，所述预稳压电路用于接入外部电源电压，并对外部电源电压进行稳压处理后输出所述伪电源电压至所述带隙基准核心电路。

3.如权利要求2所述的带隙基准电压产生电路，其特征在于，所述预稳压电路包括第一PMOS管、第二PMOS管、第一NMOS管、第二NMOS管、第三NMOS管和第一电容；所述第一PMOS管的栅极和第二PMOS管的栅极与所述第一启动电路的输出端连接，所述第一PMOS管的源极与所述外部电源电压连接，所述第一PMOS管的漏极与所述第二PMOS管的源极连接，所述第二PMOS管的漏极、所述第一NMOS管的栅极、所述第一NMOS管的漏极与所述第一电容的第一端互连，且为所述预稳压电路的输出端，所述第一NMOS管的源极、所述第二NMOS管的栅极和所述第二NMOS管的漏极互连，所述第二NMOS管的源极、所述第三NMOS管的栅极和所述第三NMOS管的漏极互连，所述第三NMOS管的源极和所述第一电容的第二端接地。

4.如权利要求1所述的带隙基准电压产生电路，其特征在于，所述带隙基准核心电路还包括：

修调电路，所述修调电路的受控端用于连接控制器，所述修调电路串联设置于所述斩波二级运放电路的输入端和地极之间，所述修调电路用于接收所述控制器输出的电压控制信号，并改变所述斩波二级运放电路的输入端的电压值。

5.如权利要求4所述的带隙基准电压产生电路，其特征在于，所述修调电路由至少两个反向器，第一反向器和第二反向器，至少两个与非门，第一与非门和第二与非门，至少两个开关管，第一开关管和第二开关管，至两个电阻，第一电阻和第二电阻构成；所述第一与非门的第一输入端和所述第二与非门的第一输入端分别连接一外部电平控制端，所述第一与非门的第二输入端和所述第二与非门的第二输入端互连，所述第一与非门的输出端经过所述第一反向器与所述第一开关管的栅极连接，所述第二与非门的输出端经过所述第二反向器与所述第二开关管的栅极连接，所述第一开关管的漏极和所述第一电阻的第一端为所述修调电路的第一输出端，所述第一开关管的源极、所述第一电阻的第二端、所述第二电阻的第一端和所述第二开关管的漏极互连，所述第二开关管的源极和所述第二电阻的第二端接地。

6.如权利要求4所述的带隙基准电压产生电路，其特征在于，所述带隙基准核心电路还包括第一三极管、第二三极管、第三电阻、第四电阻、第五电阻和第三电容，所述第一三极管的基极和所述第二三极管的基极与所述斩波二级运放电路的输出端连接，所述第一三极管的集电极和所述第二三极管的集电极与所述伪电源电压连接，所述第一三极管的发射极经过所述第三电阻、所述第四电阻和所述修调电路与地极连接，所述第二三极管的发射极经过所述第五电阻与地极连接。

7.如权利要求4所述的带隙基准电压产生电路，其特征在于，所述带隙基准核心电路还包括：

第二启动电路，所述第二启动电路的输入端与所述伪电源电压连接，所述第二启动电路的输出端与所述带隙基准核心电路的输入端连接，所述第二启动电路用于启动所述带隙基准核心电路，以使所述带隙基准核心电路开始工作。

8.如权利要求6所述的带隙基准电压产生电路，其特征在于，所述电压输出端经所述第二三极管与所述斩波二级运放电路的输入端连接，构成负反馈回路，以对所述电压输出端输出的带隙基准电压进行稳压。

9.一种集成电路，其特征在于，包括如权利要求1‑8任意一项所述的带隙基准电压产生电路。

说明书

带隙基准电压产生电路和集成电路

技术领域

[0001] 本发明涉及带隙基准源领域，特别涉及一种带隙基准电压产生电路和集成电路。

背景技术

[0002] 带隙基准源是集成电路的重要组成部分，电路所能提供的稳定且高精度的带隙基准电压源是系统稳定与精度的保障。随着工艺的不断进步，晶体管的尺寸也越来越小，但小的沟道长度却带来了越来越大的失配影响，这种由集成电路工艺引起的本征误差是不可能完全消除的，所以会影响到电路输出的电压精度。

发明内容

[0003] 本发明的主要目的是提出一种带隙基准电压产生电路和集成电路，旨在提高带隙基准电压产生电路输出电压的精度。

[0004] 为实现上述目的，本发明提出的带隙基准电压产生电路包括：

[0005] 带隙基准核心电路，所述带隙基准核心电路的输入端用于接入伪电源电压，所述带隙基准核心电路用于将所述伪电源电压转换为带隙基准电压并输出；

[0006] 斩波二级运放电路，所述斩波二级运放电路的输入端与所述带隙基准核心电路的输出端连接，所述斩波二级运放电路的信号输入端用于接入方波信号，所述斩波二级运放电路用于将所述斩波二级运放电路的正负输入端电压转化至相同电位，并将所述带隙基准电压的频率进行斩波调频至与所述方波信号对应的频率后滤波输出所述带隙基准电压；

[0007] 电压输出端，所述电压输出端与所述斩波二级运放电路的输出端连接，所述电压输出端用于连接外部用电设备，并输出所述带隙基准电压。

[0008] 可选地，所述带隙基准电压产生电路还包括：

[0009] 基准电流源产生电路，所述基准电流源产生电路的输入端用于接入外部电源，所述基准电流源产生电路的输出端与所述带隙基准核心电路的输入端连接，所述基准电流源产生电路用于将所述外部电源进行转化以产生电流源并输出至所述带隙基准核心电路；

[0010] 第一启动电路，所述第一启动电路的输入端与所述外部电源连接，所述第一启动电路的输出端与所述基准电流源产生电路的输入端连接，所述第一启动电路用于通过所述外部电源启动所述基准电流源产生电路，以使所述基准电流源产生电路开始工作；

[0011] 预稳压电路，所述预稳压电路到的输出端与所述带隙基准核心电路的输入端连接，所述预稳压电路用于接入外部电源电压，并对外部电源电压进行稳压处理后输出所述伪电源电压至所述带隙基准核心电路。

[0012] 可选地，所述预稳压电路包括第一PMOS管、第二PMOS管、第一NMOS管、第二NMOS管、第三NMOS管和第一电容；所述第一PMOS管的栅极和第二PMOS管的栅极与所述第一启动电路的输出端连接，所述第一PMOS管的源极与所述外部电源电压连接，所述第一PMOS管的漏极与所述第二PMOS管的源极连接，所述第二PMOS管的漏极、所述第一NMOS管的栅极、所述第一NMOS管的漏极与所述第一电容的第一端互连，且为所述预稳压电路的输出端，所述第一NMOS管的源极、所述第二NMOS管的栅极和所述第二NMOS管的漏极互连，所述第二NMOS管的源极、所述第三NMOS管的栅极和所述第三NMOS管的漏极互连，所述第三NMOS管的源极和所述第一电容的第二端接地。

[0013] 可选地，所述斩波二级运放电路包括第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第一开关电路、第二开关电路和第二电容；所述第四NMOS管的栅极与所述伪电源电压连接，所述第四NMOS管的源极接地，所述第四NMOS管的漏极与所述第五NMOS管的源极和所述第六NMOS管的源极互连，所述第五NMOS管的栅极与所述第一开关电路的第一输出端连接，所述第五NMOS管的漏极和所述第三PMOS管的漏极与所述第二开关电路的第一输出端连接，所述第三PMOS管的栅极、所述第四PMOS管的栅极和所述第五PMOS管的栅极与所述第二开关电路的第二输出端连接，所述第三PMOS管的源极、所述第四PMOS管的源极和所述第五PMOS管的源极与所述伪电源电压连接，所述第四PMOS管的漏极和所述第六NMOS管的漏极与所述第二开关电路的第三输出端连接，所述第六NMOS管的栅极与所述第一开关电路的第二输出端连接，所述第七NMOS管的栅极和所述第二电容的第一端与所述第二开关电路的第四输出端连接，所述第七NMOS管的漏极、所述第二电容的第二端与所述第五PMOS管的漏极互连，且为所述斩波二级运放电路的输出端，所述第七NMOS管的源极接地。

[0014] 可选地，所述带隙基准核心电路还包括：

[0015] 修调电路，所述修调电路的受控端用于连接控制器，所述修调电路串联设置于所述斩波二级运放电路的输入端和地极之间，所述修调电路用于接收所述控制器输出的电压控制信号，并改变所述斩波二级运放电路的输入端的电压值。

[0016] 可选地，所述修调电路由至少两个反向器，第一反向器和第二反向器，至少两个与非门，第一与非门和第二与非门，至少两个开关管，第一开关管和第二开关管，至两个电阻，第一电阻和第二电阻构成；所述第一与非门的第一输入端和所述第二与非门的第一输入端分别连接一外部电平控制端，所述第一与非门的第二输入端和所述第二与非门的第二输入端互连，所述第一与非门的输出端经过所述第一反向器与所述第一开关管的栅极连接，所述第二与非门的输出端经过所述第二反向器与所述第二开关管的栅极连接，所述第一开关管的漏极和所述第一电阻的第一端为所述修调电路的第一输出端，所述第一开关管的源极、所述第一电阻的第二端、所述第二电阻的第一端和所述第二开关管的漏极互连，所述第二开关管的源极和所述第二电阻的第二端接地。

[0017] 可选地，所述带隙基准核心电路还包括第一三极管、第二三极管、第三电阻、第四电阻、第五电阻和第三电容，所述第一三极管的基极和所述第二三极管的基极与所述斩波二级运放电路的输出端连接，所述第一三极管的集电极和所述第二三极管的集电极与所述伪电源电压连接，所述第一三极管的发射极经过所述第三电阻、所述第四电阻和所述修调电路与地极连接，所述第二三极管的发射极经过所述第五电阻与地极连接。

[0018] 可选地，所述带隙基准核心电路还包括：

[0019] 第二启动电路，所述第二启动电路的输入端与所述伪电源电压连接，所述第二启动电路的输出端与所述带隙基准核心电路的输入端连接，所述第二启动电路用于启动所述带隙基准核心电路，以使所述带隙基准核心电路开始工作。

[0020] 可选地，所述电压输出端经所述第二三极管与所述斩波二级运放电路的输入端连接，构成负反馈回路，以对所述电压输出端输出的带隙基准电压进行稳压。

[0021] 本发明还提出一种集成电路，包括如上所述的带隙基准电压产生电路。

[0022] 本发明技术方案通过带隙基准核心电路、斩波二级运放电路和电压输出端构成带隙基准电压产生电路，其中带隙基准核心电路可以将伪电源电压转换为带隙基准电压并输出至斩波二级运放电路。斩波二级运放电路的信号输入端用于接入方波信号，斩波二级运放电路可以将斩波二级运放电路的正负输入端电压转化至相同电位，并将带隙基准电压的频率进行斩波调频至与方波信号对应的频率后滤波，再通过电压输出端输出至外部设备，本方案通过带隙基准核心电路产生带隙基准电压，再通过斩波二级运放电路对带隙基准电压进行运放、斩波调制和滤波后可以滤除因晶体管失配产生的失调电压。本发明旨在提高带隙基准电压产生电路输出电压的精度。

附图说明

[0023] 为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图示出的结构获得其他的附图。

[0024] 图1为本发明带隙基准电压产生电路一实施例的功能模块示意图；

[0025] 图2为本发明带隙基准电压产生电路中基准电流源产生电路、第一启动电路及预稳压电路一实施例的电路结构示意图；

[0026] 图3为本发明带隙基准电压产生电路中斩波二级运放电路一实施例的电路结构示意图；

[0027] 图4为本发明带隙基准电压产生电路中修调电路一实施例的电路结构示意图；

[0028] 图5为本发明带隙基准电压产生电路中带隙基准核心电路一实施例的电路结构示意图。

[0029] 附图标号说明：

[0030] 标号 名称 标号 名称10 带隙基准核心电路 C1～C3 第一电容～第三电容
Vpre 伪电源电压 N1～N7 第一NMOS管～第七NMOS管
vbg 电压输出端 P1～P5 第一PMOS管～第五PMOS管
vdd 外部电源电压 R1～R5 第一电阻～第五电阻
Rtrim 修调电路 Q1～Q2 第一三极管～第二三极管
20 斩波二级运放电路    

[0031] 本发明目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。

具体实施方式

[0032] 下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

[0033] 需要说明，若本发明实施例中有涉及方向性指示(诸如上、下、左、右、前、后……)，则该方向性指示仅用于解释在某一特定姿态(如附图所示)下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。

[0034] 另外，若本发明实施例中有涉及“第一”、“第二”等的描述，则该“第一”、“第二”等的描述仅用于描述目的，而不能理解为指示或暗示其相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。另外，各个实施例之间的技术方案可以相互结合，但是必须是以本领域普通技术人员能够实现为基础，当技术方案的结合出现相互矛盾或无法实现时应当认为这种技术方案的结合不存在，也不在本发明要求的保护范围之内。

[0035] 本发明提出一种带隙基准电压产生电路和集成电路。

[0036] 参照图1，在本发明一实施例中，所述带隙基准电压产生电路包括：

[0037] 带隙基准核心电路10，所述带隙基准核心电路10的输入端用于接入伪电源电压Vpre，所述带隙基准核心电路10用于将所述伪电源电压Vpre转换为带隙基准电压并输出；

[0038] 斩波二级运放电路20，所述斩波二级运放电路20的输入端与所述带隙基准核心电路10的输出端连接，所述斩波二级运放电路20的信号输入端用于接入方波信号，所述斩波二级运放电路20用于将所述斩波二级运放电路20的正负输入端电压转化至相同电位，并将所述带隙基准电压的频率进行斩波调频至与所述方波信号对应的频率后滤波输出所述带隙基准电压；

[0039] 电压输出端vbg，所述电压输出端vbg与所述斩波二级运放电路20的输出端连接，所述电压输出端vbg用于连接外部用电设备，并输出所述带隙基准电压。

[0040] 本实施例中，带隙基准核心电路10可以将伪电源电压Vpre进行转换得到在室温下零温漂的带隙基准电压。带隙基准核心电路10可以将具有负温度系数的电压和具有正温度系数的电压加权想加来抵消温度对输出电压的影响。带隙基准核心电路10可以包括两个晶体管，当带隙基准核心电路10工作时，利用双极型晶体管工作在不相等的电流密度的特性，它们的基极发射极电压(vbe)的差值与绝对温度成正比，把晶体管的vbe电压差值加在电阻上产生正温的电流，正温的电流加在电阻上产生正温的电压。晶体管本身的vbe是负温度系数的，一个正温的电压加上一个负温的电压来得到一个相对不受温度影响的电压，如此带隙基准核心电路10则可以通过运放得到在室温下零温漂的带隙基准电压。

[0041] 斩波二级运放电路20可以通过斩波二级运放对失调的电压进行调制，斩波调制的思想是让两个输入信号轮换的加到差分输入端，并且让输出端在两条支路之间轮流的切换，动态的补偿晶体管尺寸不匹配引起的误差。如此可以利用斩波调制技术减小因晶体管失配引起的反馈运放的失调电压，具体可以是调制失调电压的频率至高频，再将失调电压进行滤波。比如带隙基准核心电路10中的斩波二级运放电路20可以包括两个斩波器，斩波二级运放的调制可以采用连续时间方法，输入的电压信号首先被第一个斩波器调制到方波信号的频率上，方波信号可以是由外部设备给到斩波二级运放电路20的一个高频方波信号，输入的电压信号经过运放放大再由第二个斩波器调至基带，而运放的失调会发生在输入端，因为晶体管的失配，所以在运放过程中会产生失调电压，独立的噪声源仅经过第二个斩波器的一次调制，只出现在斩波频率的奇次谐波处，失调电压同时也被调制到与方波信号相同的高频端，再经过低通滤波器滤除高频的失调电压，再将带隙基准电压通过电压输出端vbg输出至外部设备，本实施例中可以采用密勒补偿电容作为低通滤波器，或者其他具有相同功能的器件以及电路；将失调电压调制至高频后滤除，可以远离基带有用信号，如此在信号所处的基带处几乎没有失调电压的影响，因此本方案的带隙基准核心电路10对电压信号实现了精确的放大，并且滤除了因为晶体管失配产生的失调电压。

[0042] 本发明技术方案通过带隙基准核心电路10、斩波二级运放电路20和电压输出端vbg构成带隙基准电压产生电路，其中带隙基准核心电路10可以将伪电源电压Vpre转换为带隙基准电压并输出至斩波二级运放电路20。斩波二级运放电路20的信号输入端用于接入方波信号，斩波二级运放电路20可以将所述斩波二级运放电路20的正负输入端电压转化至相同电位，并将带隙基准电压的频率进行斩波调频至与方波信号对应的频率后滤波，再通过电压输出端vbg输出至外部设备，本方案通过带隙基准核心电路10产生带隙基准电压，再通过斩波二级运放电路20对带隙基准电压进行运放、斩波调制和滤波后可以滤除因晶体管失配产生的失调电压。本发明旨在提高带隙基准电压产生电路输出电压的精度。

[0043] 参照图1至图5，在一实施例中，所述带隙基准电压产生电路还包括：

[0044] 基准电流源产生电路，所述基准电流源产生电路的输入端用于接入外部电源，所述基准电流源产生电路的输出端与所述带隙基准核心电路10的输入端连接，所述基准电流源产生电路用于将所述外部电源进行转化以产生电流源并输出至所述带隙基准核心电路10；

[0045] 第一启动电路，所述第一启动电路的输入端与所述外部电源连接，所述第一启动电路的输出端与所述基准电流源产生电路的输入端连接，所述第一启动电路用于通过所述外部电源启动所述基准电流源产生电路，以使所述基准电流源产生电路开始工作；

[0046] 预稳压电路，所述预稳压电路到的输出端与所述带隙基准核心电路10的输入端连接，所述预稳压电路用于接入外部电源电压vdd，并对外部电源电压vdd进行稳压处理后输出所述伪电源电压Vpre至所述带隙基准核心电路10。

[0047] 本实施例中，以图2为例进行说明，基准电流源产生电路可以由多个MOS管构成，产生的基准电流Iref＝Vgs5/R，Vgs5为NM5栅极和源极之间的电压，R1为图2中R的电阻值，NM3和NM4使得NM5栅极和漏极电压相等，PM1、PMb1和PM2、PMb2构成共源共栅电流镜，使两支路电流精确相等，PM3和PMb2镜像PM1、PMb1的电流通过NM6管输出镜像给后面的斩波运放作电流源使用。

[0048] 第一启动电路由NM0、NM1、PM0和cap0构成，其工作过程为：若基准电流源产生电路未启动处于零电流状态，则PM1和PM0没有电流，电流镜NM0和NM1也没有电流处于关断状态，cap0下端电压会随着外部电源电压vdd一起升高，达到SWn0的阈值电压时，SWn0管子打开，把PMb1漏断拉到地，使得PM1、PMb1、PM2和PMb2导通，则有电流灌入NM4管，环路的正反馈使得电路启动。加入启动电路原因：威尔逊电流镜电路作为基准电流源产生电路，是一个环路，该环路可能有多个稳定点，导致电路有多个工作点，所以必须增加启动电路。而启动电路也是一个环路与右边的环路并联后，总环路将只有一个绝对稳定点，即电路只有一个绝对工作点。

[0049] 预稳压电路提高电源抑制比的基本思想是增大敏感节点到外部电源电压vdd的有效阻抗，防止外部电源电压vdd对输出带隙基准电压的干扰。还可以通过MOS管栅漏短接作二极管钳位使用，稳定输出电压。并可以采用滤波电容，防止后面模块产生的噪声对输出电压的影响。

[0050] 参照图1至图5，在一实施例中，所述预稳压电路包括第一PMOS管P1、第二PMOS管P2、第一NMOS管N1、第二NMOS管N2、第三NMOS管N3和第一电容C1；所述第一PMOS管P1的栅极和第二PMOS管P2的栅极与所述第一启动电路的输出端连接，所述第一PMOS管P1的源极与所述外部电源电压vdd连接，所述第一PMOS管P1的漏极与所述第二PMOS管P2的源极连接，所述第二PMOS管P2的漏极、所述第一NMOS管N1的栅极、所述第一NMOS管N1的漏极与所述第一电容C1的第一端互连，且为所述预稳压电路的输出端，所述第一NMOS管N1的源极、所述第二NMOS管N2的栅极和所述第二NMOS管N2的漏极互连，所述第二NMOS管N2的源极、所述第三NMOS管N3的栅极和所述第三NMOS管N3的漏极互连，所述第三NMOS管N3的源极和所述第一电容C1的第二端接地。

[0051] 本实施例中，预稳压电路提高电源抑制比的基本思想是增大敏感节点到外部电源电压vdd的有效阻抗)，第一PMOS管P1和第二PMOS管P2采用共源共栅结构，确定了外部电源电压vdd到伪电源电压Vpre的阻抗，其值很大，可以很大的提升电源抑制比，防止外部电源电压vdd对伪电源电压Vpre的干扰。第一NMOS管N1、第二NMOS管N2和第三NMOS管N3三个MOS管栅漏短接作二极管钳位使用，稳定伪电源电压Vpre。第一电容C1作滤波电容使用，可以防止外部尖锐噪声作用到Vpre上以及后面模块产生的噪声对伪电源电压Vpre的影响。

[0052] 参照图1至图5，在一实施例中，所述斩波二级运放电路20包括第四NMOS管N4、第五NMOS管N5、第六NMOS管N6、第七NMOS管N7、第三PMOS管P3、第四PMOS管P4、第五PMOS管P5、第一开关电路、第二开关电路和第二电容C2；所述第四NMOS管N4的栅极与所述伪电源电压Vpre连接，所述第四NMOS管N4的源极接地，所述第四NMOS管N4的漏极与所述第五NMOS管N5的源极和所述第六NMOS管N6的源极互连，所述第五NMOS管N5的栅极与所述第一开关电路的第一输出端连接，所述第五NMOS管N5的漏极和所述第三PMOS管P3的漏极与所述第二开关电路的第一输出端连接，所述第三PMOS管P3的栅极、所述第四PMOS管P4的栅极和所述第五PMOS管P5的栅极与所述第二开关电路的第二输出端连接，所述第三PMOS管P3的源极、所述第四PMOS管P4的源极和所述第五PMOS管P5的源极与所述伪电源电压Vpre连接，所述第四PMOS管P4的漏极和所述第六NMOS管N6的漏极与所述第二开关电路的第三输出端连接，所述第六NMOS管N6的栅极与所述第一开关电路的第二输出端连接，所述第七NMOS管N7的栅极和所述第二电容C2的第一端与所述第二开关电路的第四输出端连接，所述第七NMOS管N7的漏极、所述第二电容C2的第二端与所述第五PMOS管P5的漏极互连，且为所述斩波二级运放电路20的输出端，所述第七NMOS管N7的源极接地。

[0053] 本实施例中，斩波调制的思想是让两个输入信号轮换的加到差分输入端，并且让输出端在两条支路之间轮流的切换，动态的补偿晶体管尺寸不匹配引起的误差。在图3中，由第四NMOS管N4、第五NMOS管N5、第六NMOS管N6、第三PMOS管P3和第四PMOS管P4构成第一级放大，其中晶体管第四NMOS管N4栅端输入连接基准电流源的输出端ibn，使其镜像基准电流，为运放提供尾电流源，晶体管第五NMOS管N5和第六NMOS管N6组成差分输入对，第三PMOS管P3和第四PMOS管P4构成电流镜有源负载(运放的失配主要就是差分输入管和有源负载，因此第一开关电路和第二开关电路分别加在这四个管子上)，第七NMOS管N7和第五PMOS管P5构成第二级放大结构，第二电容C2为补偿电容，clk可以是由外部设备给到带隙基准核心电路10的一个高频方波信号，方波clk信号经一反向器inv产生与clk相反周期的clkb信号，控制开关管SW1～SW4，轮换的把inp和inm送到第五NMOS管N5和第六NMOS管N6的栅端。具体切换如下：前半周期clk为高时，clkb为低，输入端开关管SW2和SW3导通，SW1和SW4关断，inp信号送到第五NMOS管N5的栅极，inm送到第六NMOS管N6的栅极，同时有源负载端，开关管SW6和SW7导通，SW5和SW8关断，第三PMOS管P3的漏极作为第一级放大的输出端口。半个周期后，clk为低电平，clkb为高电平，输入端开关管SW2和SW3关断，SW1和SW4导通，输入端极性交换输入信号交换，输入inp送到第六NMOS管N6的栅极，输入inm送到第五NMOS管N5的栅极，有源负载端，SW6和SW7关断，SW5和SW8导通，第四PMOS管P4的漏极作为第一级放大的输出端，至此斩波一个时钟周期完成，上述的过程可以有效的补偿因第五NMOS管N5、第六NMOS管N6、第三PMOS管P3和第四PMOS管P4不匹配导致的失调。本实施例通过斩波二级运放电路20可以解决晶体管失配导致的电压失调问题，从而提升带隙基准电压产生电路的输出电压的精度。

[0054] 参照图1至图5，在一实施例中，所述带隙基准核心电路10还包括：

[0055] 修调电路Rtrim，所述修调电路Rtrim的受控端用于连接控制器，所述修调电路Rtrim串联设置于所述斩波二级运放电路20的输入端和地极之间，所述修调电路Rtrim用于接收所述控制器输出的电压控制信号，并改变所述斩波二级运放电路20的输入端的电压值。

[0056] 本实施例中，由于产品在生产过程中会受到半导体制造工艺非理想因素的影响，如电流镜失配，电阻绝对偏差电阻失配，晶体管失配，由封装应力引入的漂移和输入失调等。这些非理想因素都是随机性的，可能存在不同芯片之间、不同晶圆之间和生产的不同批次之间，所有的高精度基准源都会受到这些随机寄生效应的影响，因此需要在制造后工艺来进行调整即修调；本实施例可以通过修调电路改变Rtrim的电阻值调整输出带隙基准电压的比例系数，从而调整温漂系数，使输出带隙基准电压受温度的影响降到最小。

[0057] 参照图1至图5，在一实施例中，所述修调电路Rtrim由至少两个反向器，第一反向器和第二反向器，至少两个与非门，第一与非门和第二与非门，至少两个开关管，第一开关管和第二开关管，至两个电阻，第一电阻R1和第二电阻R2构成；所述第一与非门的第一输入端和所述第二与非门的第一输入端分别连接一外部电平控制端，所述第一与非门的第二输入端和所述第二与非门的第二输入端互连，所述第一与非门的输出端经过所述第一反向器与所述第一开关管的栅极连接，所述第二与非门的输出端经过所述第二反向器与所述第二开关管的栅极连接，所述第一开关管的漏极和所述第一电阻R1的第一端为所述修调电路Rtrim的第一输出端，所述第一开关管的源极、所述第一电阻R1的第二端、所述第二电阻R2的第一端和所述第二开关管的漏极互连，所述第二开关管的源极和所述第二电阻R2的第二端接地。

[0058] 本实施例中，修调电路Rtrim中的反向器、与非门、开关管和电阻的数量可以根据实际情况进行设置，使得修调电路Rtrim的电阻可以有四种、八种十六种等情况，与非门可以根据外部电平控制端输入的逻辑高低电平输出对应的逻辑信号；以图4为例进行说明，修调电路Rtrim工作逻辑如下(0和1为逻辑高低电平)：第一种：tr2、tr1、tr0取逻辑电平000，则开关管SW3和SW2栅极接低电平关断，电阻Rtr3和Rtr2接入电路，开关管SW1和SW0栅极接高电平导通，Rtr1和Rtr0短路。第二种：tr2、tr1、tr0取逻辑电平001，则开关管SW3、SW2和SW0栅极接低电平关断，电阻Rtr3、Rtr2和Rtr0接入电路，开关管SW1栅极接高电平导通，Rtr1短路。第三种：r2、tr1、tr0取逻辑电平010，则开关管SW3、SW2和SW1栅极接低电平关断，电阻Rtr3、Rtr2和Rtr1接入电路，开关管SW0栅极接高电平导通，Rtr0短路。第四种：r2、tr1、tr0取逻辑电平011，则开关管SW3、SW2、SW1和SW0栅极接低电平关断，电阻Rtr3、Rtr2、Rtr1和Rtr0全接入电路。第五种：r2、tr1、tr0取逻辑电平100，则开关管SW3和SW2栅极接低电平关断，电阻Rtr3和Rtr2接入电路，开关管SW1和SW0栅极接高电平导通，Rtr1和Rtr0短路。第六种：tr2、tr1、tr0取逻辑电平101，则开关管SW3栅极接低电平关断，电阻Rtr3接入电路，开关管SW2、SW1和SW0栅极接高电平导通，Rtr2、Rtr1和Rtr0短路。第七种：tr2、tr1、tr0取逻辑电平110，则开关管SW2栅极接低电平关断，电阻Rtr2接入电路，开关管SW3、SW1和SW0栅极接高电平导通，Rtr3、Rtr1和Rtr0短路。第八种：tr2、tr1、tr0取逻辑电平111，则开关管SW3、SW2、SW1和SW0栅极全接高电平导通，Rtr3、tr2、Rtr1和Rtr0全处于短路状态。如此修调电路Rtrim可以产生八种不同的阻值，如此可以改变电阻比例，调整温度系数；所以可以根据制造工艺导致的偏差，调整Rtrim阻值，以此得到最合适的ppm值。

[0059] 参照图1至图5，在一实施例中，所述带隙基准核心电路10还包括第一三极管Q1、第二三极管Q2、第三电阻R3、第四电阻R4、第五电阻R5和第三电容C3，所述第一三极管Q1的基极和所述第二三极管Q2的基极与所述斩波二级运放电路20的输出端连接，所述第一三极管Q1的集电极和所述第二三极管Q2的集电极与所述伪电源电压Vpre连接，所述第一三极管Q1的发射极经过所述第三电阻R3、所述第四电阻R4和所述修调电路Rtrim与地极连接，所述第二三极管Q2的发射极经过所述第五电阻R5与地极连接。

[0060] 本实施例中，带隙基准核心电路10的原理如下：将具有负温度系数的电压和具有正温度系数的电压加权想加来抵消温度对输出电压的影响。电路中第一三极管Q1的数量是第二三极管Q2的8倍，利用双极性晶体管工作在不相等的电流密度下，它们的基极发射极电压(vbe)的差值与绝对温度成正比，把它们的vbe电压差值加在第四电阻R4上产生正温的电流，正温的电流加在电阻上产生正温的电压。第一三极管Q1和第二三极管Q2本身的vbe是负温度系数的，一个正温的电压加上一个负温的电压来得到一个相对不受温度影响的电压(通过调节第四电阻R4、第五电阻R5和第六电阻的阻值来调节正温系数和负温系数，以此获得一个受温度影响最小的电压)。带隙基准核心电路10的基准电压产生公式为：

[0061] vbg＝vbe1+((VT*(lnn))/R1)*(R2+Rtrim)

[0062] 在该公式中，vbg为基准电压，Rtrim为修调电路Rtrim的阻值，vbe1为第一三极管Q1的电压，R1为第三电阻R3的阻值，R2为第四电阻R4的阻值，VT是热电压(常温下VT≈26mV)，n是电流密度比值，代指的就是Q1比Q2的值(面积比值)，通常为8，15或者24，由上式可知，本方案可通过修调电路Rtrim调节电阻的大小进而来调节输出基准电压。

[0063] 参照图1至图5，在一实施例中，所述带隙基准核心电路10还包括：

[0064] 第二启动电路，所述第二启动电路的输入端与所述伪电源电压Vpre连接，所述第二启动电路的输出端与所述带隙基准核心电路10的输入端连接，所述第二启动电路用于启动所述带隙基准核心电路10，以使所述带隙基准核心电路10开始工作。

[0065] 本实施例中，以图5为例进行说明，第二启动电路由晶体管Nsw1、NM1、MP1、MP2、MP3和Psw1组成，在电路未启动时，第一三极管Q1和第二三极管Q2无电流流过处于零电流状态。因电压输出端vbg的输出电压为0，Nsw1的栅端电压也就为0，Nsw1出关断状态。NM1会镜像基准电流源产生的电流，并通过晶体管MP2镜像给MP1和MP3，MP1导通会把Psw1的栅极上拉到伪电源电压Vpre，关断Psw1。MP3会持续给第四电阻R4这条支路灌入电流，打破带隙的零电流状态。当电压输出端vbg的输出电压上升到Nsw1的阈值时，Nsw1导通，晶体管Psw1的栅极被下拉当下拉电压大于Psw1的阈值电压时，晶体管Psw1导通，并把MP2和MP3的栅极电压上拉到伪电源电压Vpre，使其处于关断状态，停止对第四电阻R4支路灌入电流，至此电路启动完毕。

[0066] 参照图1至图5，在一实施例中，所述电压输出端vbg经所述第二三极管Q2与所述斩波二级运放电路20的输入端连接，构成负反馈回路，以对所述电压输出端vbg输出的带隙基准电压进行稳压。

[0067] 本实施例中，带隙基准核心电路10将电压信号放大后可以通过电压输出端vbg直接输出至外部用电设备，本实施例中电压输出端vbg还可以经第二三极管Q2与斩波二级运放电路20的运放输入端连接，形成负反馈回路，在带隙基准核心电路10的输出电压发生波动时，通过负反馈回路，可以使带隙基准核心电路10再对输出电压进行调制后通过电压输出端vbg直接输出至外部用电设备，以保持输出电压的稳定；即使电压输出端vbg口后接其它电路并受到噪声干扰，也能通过反馈环路调节稳定，起到稳压作用。

[0068] 可以理解的是，斩波二级运放电路20、基准电流源产生电路、第一启动电路、修调电路Rtrim和预稳压电路的具体结构可以根据实际情况进行设置，本方案中的电路结构仅做参考，不做限制。

[0069] 本发明还提出一种集成电路，该集成电路包括如上所述的带隙基准电压产生电路。该带隙基准电压产生电路的具体结构参照上述实施例，由于本集成电路采用了上述所有实施例的全部技术方案，因此至少具有上述实施例的技术方案所带来的所有有益效果，在此不再一一赘述。

[0070] 以上所述仅为本发明的可选实施例，并非因此限制本发明的专利范围，凡是在本发明的技术构思下，利用本发明说明书及附图内容所作的等效结构变换，或直接/间接运用在其他相关的技术领域均包括在本发明的专利保护范围内。