本发明公开了一种带有密勒钳位功能的多电平功率器件栅极驱动器，针对现有技术中功率管栅极串扰等问题提出本方案。主要包括多电平驱动产生模块以及在输入逻辑电路与功率管栅极之间设有并行的上拉驱动链路、下拉驱动链路和有源密勒钳位链路；所述多电平产生模块在功率管关断时生成功率管源极控制电平，所述有源密勒钳位链路在输入逻辑电路输出的控制信号为低时，在一定延时后开启以释放密勒电流至地。优点在于，能够很好抑制功率管在应用中的串扰问题，同时有效防止功率管关断时误开启和负压击穿。
1.一种带有密勒钳位功能的多电平功率器件栅极驱动器，包括：
输入逻辑电路，用于根据输入信号进行逻辑运算后输出控制信号，以控制外接的功率管(M1)；
轨道电压产生模块，用于产生介于VDD和VEE之间的高位轨道电压、低位轨道电压，且低位轨道电压高于所述控制信号的电压；
所述输入逻辑电路与功率管(M1)栅极之间设有并行的上拉驱动链路、下拉驱动链路和有源密勒钳位链路；
所述上拉驱动链路，当输入逻辑电路输出的控制信号为高时，将所述控制信号转移到高位轨道电压至VDD之间以开启功率管(M1)；
所述下拉驱动链路，当输入逻辑电路输出的控制信号为低时，将所述控制信号转移到VEE至低位轨道电压之间以关断功率管(M1)；
所述有源密勒钳位链路，当输入逻辑电路输出的控制信号为低时，在一定延时后开启以释放密勒电流至地；
所述上拉驱动链路至少包括上拉电平移位电路、上拉管驱动电路、上拉管(MSRC)和第二电阻(R2)；
输入逻辑电路的控制信号输出端经过第一非门(NOT1)后连接上拉电平移位电路的第一输入端，所述第一非门(NOT1)的输出端串接第二非门(NOT2)后连接所述上拉电平移位电路的第二输入端；所述上拉电平移位电路的输出信号经过上拉管驱动电路后连接所述上拉管(MSRC)的栅极；所述上拉管(MSRC)的源极连接VDD，所述上拉管(MSRC)的漏极串接第二电阻(R2)后连接所述功率管(M1)的栅极。
2.根据权利要求1所述一种带有密勒钳位功能的多电平功率器件栅极驱动器，其特征在于，所述下拉驱动链路至少包括下拉电平移位电路、下拉管驱动电路、下拉管(MSNK)和第三电阻(R3)；
输入逻辑电路的控制信号输出端经过所述第一非门(NOT1)后连接下拉电平移位电路的第一输入端，所述第一非门(NOT1)的输出端串接所述第二非门(NOT2)后连接所述下拉电平移位电路的第二输入端；所述下拉电平移位电路的输出信号经过下拉管驱动电路后连接所述下拉管(MSNK)的栅极；所述下拉管(MSNK)的源极连接地，所述下拉管(MSNK)的漏极串接第三电阻(R3)后连接所述功率管(M1)的栅极。
3.根据权利要求2所述一种带有密勒钳位功能的多电平功率器件栅极驱动器，其特征在于，所述上拉驱动链路还包括上拉管防穿通电路、第三非门(NOT_H)和第一与非门(NAND_H)；
所述上拉电平移位电路的输出端分出两路，一路连接所述上拉管防穿通电路的第一输入端，一路串接所述第三非门(NOT_H)后连接所述第一与非门(NAND_H)的第一输入端；所述下拉管驱动电路的输出端连接所述上拉管防穿通电路的第二输入端，下拉管防穿通电路的输出端连接所述第一与非门(NAND_H)的第二输入端；所述第一与非门(NAND_H)的输出端连接所述上拉管驱动电路的输入端。
4.根据权利要求2所述一种带有密勒钳位功能的多电平功率器件栅极驱动器，其特征在于，所述下拉驱动链路还包括下拉管防穿通电路、第四非门(NOT_L)和第一或非门(NOR_L)；
所述下拉电平移位电路的输出端分出两路，一路连接所述下拉管防穿通电路的第一输入端，一路串接所述第四非门(NOT_L)后连接所述第一或非门(NOR_L)的第一输入端；所述上拉管驱动电路的输出端连接所述下拉管防穿通电路的第二输入端，下拉管防穿通电路的输出端连接所述第一或非门(NOR_L)的第二输入端；所述第一或非门(NOR_L)的输出端连接所述下拉管驱动电路的输入端。
5.根据权利要求2所述一种带有密勒钳位功能的多电平功率器件栅极驱动器，其特征在于，所述有源密勒钳位链路包括延时电路、第一与门(AND_M)、密勒钳位管驱动电路和密勒钳位管(MMiller)；
所述输入逻辑电路的控制信号输出端连接所述第一与门(AND_M)的第一输入端，所述下拉管驱动电路的输出端经过所述延时电路后连接所述第一与门(AND_M)的第二输入端，所述第一与门(AND_M)的输出端经过密勒钳位管驱动电路后连接所述密勒钳位管(MMiller)的栅极，所述密勒钳位管(MMiller)的漏极连接所述功率管(M1)的栅极，所述密勒钳位管(MMiller)的源极接地。
6.根据权利要求2所述一种带有密勒钳位功能的多电平功率器件栅极驱动器，其特征在于，在所述功率管(M1)和地之间还设有一多电平驱动产生模块，用于在功率管(M1)关断时生成功率管源极控制电平；
当输入逻辑电路输出的控制信号为高时，所述多电平驱动产生模块持续导通；
当输入逻辑电路输出的控制信号为低时，所述多电平驱动产生模块将功率管(M1)的关断区间分为两个阶段：第一阶段用于使功率管(M1)实现负压关断，第二阶段用于使功率管(M1)实现零压关断。
7.根据权利要求6所述一种带有密勒钳位功能的多电平功率器件栅极驱动器，其特征在于，所述多电平驱动产生模块包括控制电路、开关管(S1)、稳压管(Z1)、第一电容(C1)、第一电阻(R1)和充电提速电路；
所述控制电路输入端连接所述下拉管驱动电路的输出端，控制电路的输出端连接开关管(S1)的栅极；所述开关管(S1)的源极接地，所述开关管(S1)的漏极连接所述功率管(M1)的源极；
所述稳压管(Z1)的阴极连接所述功率管(M1)的源极，阳极接地；
所述第一电阻(R1)串接在VDD和所述功率管(M1)的源极之间；
所述充电提速电路输入端连接下拉管驱动电路的输出端，充电提速电路的输出端经过所述第一电容(C1)后接地。
8.根据权利要求1所述一种带有密勒钳位功能的多电平功率器件栅极驱动器，其特征在于，所述控制信号的电压值在0‑5V，所述高位轨道电压比VDD低7.5V，所述低位轨道电压比VEE高7.5V，且高位轨道电压高于低位轨道电压。
9.根据权利要求1所述一种带有密勒钳位功能的多电平功率器件栅极驱动器，其特征在于，所述的功率管(M1)为IGBT或SiC MOSFET。
一种带有密勒钳位功能的多电平功率器件栅极驱动器
技术领域
[0001] 本发明涉及高功率器件的栅极驱动器，尤其涉及一种带有密勒钳位功能的多电平功率器件栅极驱动器，用于集成电路领域。
背景技术
[0002] 随着新能源发电、新能源汽车等快速发展，对功率器件的要求也日益提高，表现为功率器件需要工作在更高频率和更高功率场合，以及更高的可靠性要求。IGBT集合了电力晶闸管以及MOSFET两者的优点，导通压降小，输入阻抗大，开关速度快，在新能源发电、电动汽车以及电机控制等领域应用广泛。SiC MOSFET作为第三代半导体代表，禁带宽度大、击穿场强高、导热性能好，在新能源发电、电动汽车等领域正逐渐取代IGBT。
[0003] 驱动电路作为外部逻辑控制信号与功率电路之间的接口，对于发挥功率器件的优越性能至关重要。在桥式应用中，功率器件快的开关速度以及高的开关频率，在功率器件开启和关断的过程中将产生的较大的dv/dt和di/dt，进而产生密勒电流，在器件自身寄生参数的影响下，会在栅极引起严重的电流电压尖峰、振荡以及串扰问题，这些问题会导致额外的开关损耗，甚至导致功率器件在关断时的误开启以及器件击穿。因此，能够提供一定的串扰抑制，对栅极驱动器来说至关重要。
发明内容
[0004] 本发明目的在于提供一种带有密勒钳位功能的多电平功率器件栅极驱动器，以解决上述现有技术存在的问题。
[0005] 本发明中所述一种带有密勒钳位功能的多电平功率器件栅极驱动器，包括：
[0006] 输入逻辑电路，用于根据输入信号进行逻辑运算后输出控制信号，以控制外接的功率管；
[0007] 轨道电压产生模块，用于产生介于VDD和VEE之间的高位轨道电压、低位轨道电压，且低位轨道电压高于所述控制信号的电压；
[0008] 所述输入逻辑电路与功率管栅极之间设有并行的上拉驱动链路、下拉驱动链路和有源密勒钳位链路；
[0009] 所述上拉驱动链路，当输入逻辑电路输出的控制信号为高时，将所述控制信号转移到高位轨道电压至VDD之间以开启功率管；
[0010] 所述下拉驱动链路，当输入逻辑电路输出的控制信号为低时，将所述控制信号转移到VEE至低位轨道电压之间以关断功率管；
[0011] 所述有源密勒钳位链路，当输入逻辑电路输出的控制信号为低时，在一定延时后开启以释放密勒电流至地。
[0012] 所述上拉驱动链路至少包括上拉电平移位电路、上拉管驱动电路、上拉管和第二电阻；
[0013] 输入逻辑电路的控制信号输出端经过第一非门后连接上拉电平移位电路的第一输入端，所述第一非门的输出端串接第二非门后连接所述上拉电平移位电路的第二输入端；所述上拉电平移位电路的输出信号经过上拉管驱动电路后连接所述上拉管的栅极；所述上拉管的源极连接VDD，所述上拉管的漏极串接第二电阻后连接所述功率管的栅极。
[0014] 所述下拉驱动链路至少包括下拉电平移位电路、下拉管驱动电路、上拉管和第三电阻；
[0015] 输入逻辑电路的控制信号输出端经过所述第一非门后连接下拉电平移位电路的第一输入端，所述第一非门的输出端串接所述第二非门后连接所述下拉电平移位电路的第二输入端；所述下拉电平移位电路的输出信号经过下拉管驱动电路后连接所述下拉管的栅极；所述下拉管的源极连接地，所述下拉管的漏极串接第三电阻后连接所述功率管的栅极。
[0016] 所述上拉驱动链路还包括上拉管防穿通电路、第三非门和第一与非门；
[0017] 所述上拉电平移位电路的输出端分出两路，一路连接所述上拉管防穿通电路的第一输入端，一路串接所述第三非门后连接所述第一与非门的第一输入端；所述下拉管驱动电路的输出端连接所述上拉管防穿通电路的第二输入端，下拉管防穿通电路的输出端连接所述第一与非门的第二输入端；所述第一与非门的输出端连接所述上拉管驱动电路的输入端。
[0018] 所述下驱动链路还包括下拉管防穿通电路、第四非门和第一或非门；
[0019] 所述下拉电平移位电路的输出端分出两路，一路连接所述下拉管防穿通电路的第一输入端，一路串接所述第四非门后连接所述第一或非门的第一输入端；所述上拉管驱动电路的输出端连接所述下拉管防穿通电路的第二输入端，下拉管防穿通电路的输出端连接所述第一或非门的第二输入端；所述第一或非门的输出端连接所述下拉管驱动电路的输入端。
[0020] 所述有源密勒钳位链路包括延时电路、第一与门、密勒钳位管驱动电路和密勒钳位管；
[0021] 所述输入逻辑电路的控制信号输出端连接所述第一与门的第一输入端，所述下拉管驱动电路的输出端经过所述延时电路后连接所述第一与门的第二输入端，所述第一与门的输出端经过密勒钳位管驱动电路后连接所述密勒钳位管的栅极，所述密勒钳位管的漏极连接所述功率管的栅极，所述密勒钳位管的源极接地。
[0022] 在所述功率管和地之间还设有一多电平驱动产生模块，用于在功率管关断时生成功率管源极控制电平；
[0023] 当输入逻辑电路输出的控制信号为高时，所述多电平驱动产生模块持续导通；
[0024] 当输入逻辑电路输出的控制信号为低时，所述多电平驱动产生模块将功率管的关断区间分为两个阶段：第一阶段用于使功率管实现负压关断，第二阶段用于使功率管实现零压关断。
[0025] 所述多电平驱动产生模块包括控制电路、开关管、稳压管、第一电容、第一电阻和充电提速电路；
[0026] 所述控制电路输入端连接所述下拉管驱动电路的输出端，控制电路的输出端连接开关管的栅极；所述开关管的源极接地，所述开关管的漏极连接所述功率管的源极；
[0027] 所述稳压管的阴极连接所述功率管的源极，阳极接地；
[0028] 所述第一电容与所述稳压管并联；
[0029] 所述第一电阻串接在VDD和所述功率管的源极之间；
[0030] 所述充电提速电路输入端连接下拉管驱动电路的输出端，充电提速电路的输出端经过所述第一电容后接地。
[0031] 所述控制信号的电压值在0‑5V，所述高位轨道电压比VDD低7.5V，所述低位轨道电压比VEE高7.5V，且高位轨道电压高于低位轨道电压。
[0032] 所述的功率管为IGBT或SiC MOSFET。
[0033] 本发明中所述一种带有密勒钳位功能的多电平功率器件栅极驱动器，其优点在于，能够很好抑制功率管在应用中的串扰问题，同时有效防止功率管关断时误开启和负压击穿。
附图说明
[0034] 图1是本发明中所述一种带有密勒钳位功能的多电平功率器件栅极驱动器的结构示意图。
[0035] 图2是本发明中开关管S1与功率管M1栅源电压Vgs的时序关系图。
[0036] 图3是现有技术中功率管M1在开关状态转换时，漏源电压Vds和栅源电压Vgs的时序关系图。
[0037] 图4是本发明中功率管M1在开关状态转换时，漏源电压Vds和栅源电压Vgs的时序关系图。
[0038] 附图标记：
[0039] LS_H‑上拉电平移位电路、LS_L‑下拉电平移位电路；
[0040] AntiPT_H‑上拉管防穿通电路、AntiPT_L‑下拉管防穿通电路、Delay_M‑延时电路；
[0041] Driver_H‑上拉管驱动电路、Driver_L‑下拉管驱动电路、Driver_M‑密勒钳位管驱动电路；
[0042] NOT1‑第一非门、NOT2‑第二非门、NOT_H‑第三非门、NOT_L‑第四非门、NAND_H‑第一与非门、NOR_L‑第一或非门、AND_M‑第一与门；
[0043] M1‑功率管、MSRC‑上拉管、MSNK‑下拉管、MMiller‑密勒钳位管；
[0044] R1‑第一电阻、R2‑第二电阻、R3‑第三电阻；
[0045] S1‑开关管、Z1‑稳压管、C1‑第一电容；
[0046] RAIL_H‑高位轨道电压、RAIL_L‑低位轨道电压；
[0047] Vo_H‑上拉管开启信号、Vo_L‑下拉管开启信号。
具体实施方式
[0048] 针对IGBT和SiC MOSFET桥式应用中的串扰问题，本发明公开了一种带有密勒钳位功能的多电平栅极驱动器，在多电平驱动的基础上添加有源密勒钳位功能，进一步提高了驱动电路的抗串扰能力，其结构如图1所示。
[0049] 输入逻辑电路，用于根据输入信号进行逻辑运算后输出控制信号，以控制外接的功率管M1。
[0050] 轨道电压产生模块，用于产生介于VDD和VEE之间的高位轨道电压RAIL_H、低位轨道电压RAIL_L，且低位轨道电压RAIL_L高于所述控制信号的电压。
[0051] 所述输入逻辑电路与功率管M1栅极之间设有并行的上拉驱动链路、下拉驱动链路和有源密勒钳位链路。
[0052] 所述上拉驱动链路，当输入逻辑电路输出的控制信号为高时，将所述控制信号转移到高位轨道电压RAIL_H至VDD之间以开启功率管M1。
[0053] 所述下拉驱动链路，当输入逻辑电路输出的控制信号为低时，将所述控制信号转移到VEE至低位轨道电压RAIL_L之间以关断功率管M1。
[0054] 所述有源密勒钳位链路，当输入逻辑电路输出的控制信号为低时，在一定延时后开启以释放密勒电流至地。
[0055] 所述上拉驱动链路至少包括上拉电平移位电路LS_H、上拉管驱动电路Driver_H、上拉管MSRC和第二电阻R2。
[0056] 输入逻辑电路的控制信号输出端经过第一非门NOT1后连接上拉电平移位电路LS_H的第一输入端，所述第一非门NOT1的输出端串接第二非门NOT2后连接所述上拉电平移位电路LS_H的第二输入端。所述上拉电平移位电路LS_H的输出信号经过上拉管驱动电路Driver_H后连接所述上拉管MSRC的栅极。所述上拉管MSRC的源极连接VDD，所述上拉管MSRC的漏极串接第二电阻R2后连接所述功率管M1的栅极。
[0057] 所述下拉驱动链路至少包括下拉电平移位电路LS_L、下拉管驱动电路Driver_L、上拉管MSRC和第三电阻R3。
[0058] 输入逻辑电路的控制信号输出端经过所述第一非门NOT1后连接下拉电平移位电路LS_L的第一输入端，所述第一非门NOT1的输出端串接所述第二非门NOT2后连接所述下拉电平移位电路LS_L的第二输入端。所述下拉电平移位电路LS_L的输出信号经过下拉管驱动电路Driver_L后连接所述下拉管MSNK的栅极。所述下拉管MSNK的源极连接地，所述下拉管MSNK的漏极串接第三电阻R3后连接所述功率管M1的栅极。
[0059] 所述上拉驱动链路还包括上拉管防穿通电路AntiPT_H、第三非门NOT_H和第一与非门NAND_H。
[0060] 所述上拉电平移位电路LS_H的输出端分出两路，一路连接所述上拉管防穿通电路AntiPT_H的第一输入端，一路串接所述第三非门NOT_H后连接所述第一与非门NAND_H的第一输入端。所述下拉管驱动电路Driver_L的输出端连接所述上拉管防穿通电路AntiPT_H的第二输入端，下拉管防穿通电路AntiPT_L的输出端连接所述第一与非门NAND_H的第二输入端。所述第一与非门NAND_H的输出端连接所述上拉管驱动电路Driver_H的输入端。
[0061] 所述下驱动链路还包括下拉管防穿通电路AntiPT_L、第四非门NOT_L和第一或非门NOR_L。
[0062] 所述下拉电平移位电路LS_L的输出端分出两路，一路连接所述下拉管防穿通电路AntiPT_L的第一输入端，一路串接所述第四非门NOT_L后连接所述第一或非门NOR_L的第一输入端。所述上拉管驱动电路Driver_H的输出端连接所述下拉管防穿通电路AntiPT_L的第二输入端，下拉管防穿通电路AntiPT_L的输出端连接所述第一或非门NOR_L的第二输入端。所述第一或非门NOR_L的输出端连接所述下拉管驱动电路Driver_L的输入端。
[0063] 所述有源密勒钳位链路包括延时电路Delay_M、第一与门AND_M、密勒钳位管驱动电路Driver_M和密勒钳位管MMiller。
[0064] 所述输入逻辑电路的控制信号输出端连接所述第一与门AND_M的第一输入端，所述下拉管驱动电路Driver_L的输出端经过所述延时电路Delay_M后连接所述第一与门AND_M的第二输入端，所述第一与门AND_M的输出端经过密勒钳位管驱动电路Driver_M后连接所述密勒钳位管MMiller的栅极，所述密勒钳位管MMiller的漏极连接所述功率管M1的栅极，所述密勒钳位管MMiller的源极接地。
[0065] 在所述功率管M1和地之间还设有一多电平驱动产生模块，用于在功率管M1关断时生成功率管源极控制电平。当输入逻辑电路输出的控制信号为高时，所述多电平驱动产生模块持续导通。当输入逻辑电路输出的控制信号为低时，所述多电平驱动产生模块将功率管M1的关断区间分为两个阶段：第一阶段用于使功率管M1实现负压关断，第二阶段用于使功率管M1实现零压关断。
[0066] 所述多电平驱动产生模块包括控制电路、开关管S1、稳压管Z1、第一电容C1、第一电阻R1和充电提速电路。
[0067] 所述控制电路输入端连接所述下拉管驱动电路Driver_L的输出端，控制电路的输出端连接开关管S1的栅极。所述开关管S1的源极接地，所述开关管S1的漏极连接所述功率管M1的源极。
[0068] 所述稳压管Z1的阴极连接所述功率管M1的源极，阳极接地。
[0069] 所述第一电容C1与所述稳压管Z1并联。
[0070] 所述第一电阻R1串接在VDD和所述功率管M1的源极之间。
[0071] 所述充电提速电路输入端连接下拉管驱动电路Driver_L的输出端，充电提速电路的输出端经过所述第一电容C1后接地。
[0072] 所述控制信号的电压值在0‑5V，所述高位轨道电压RAIL_H比VDD低7.5V，所述低位轨道电压RAIL_L比VEE高7.5V，且高位轨道电压RAIL_H高于低位轨道电压RAIL_L。
[0073] 所述的功率管M1为IGBT或SiC MOSFET
[0074] 本发明中所述多电平功率器件栅极驱动器的工作原理说明：
[0075] 输入逻辑电路：对电路进行逻辑处理，包括保护电路输出判断以及输入信号处理，如果电路存在保护输出状态，则输入逻辑电路输出低电平，关断功率管M1。当电路正常工作时，输入逻辑电路对输入信号进行处理，传递至后续电路。
[0076] 上拉驱动链路：当输入逻辑电路输出信号为高时，信号经上拉电平移位电路LS_H、上拉管防穿通电路AntiPT_H、上拉管驱动电路Driver_H后，打开上拉管MSRC，最终开启功率管M1。上拉电平移位电路LS_H将0‑5V的输入信号转移到高位轨道电压RAIL_H至VDD之间。为了防止上拉管MSRC和下拉管MSNK出现同时导通的情况，添加上拉管防穿通电路AntiPT_H。当下拉管MSNK关闭以后，上拉管防穿通电路AntiPT_H输出为高，打开上拉管MSRC。当输入逻辑电路输出信号为低时，信号经上拉电平移位电路LS_H、上拉管驱动电路Driver_H，关闭上拉管MSRC，此时信号传输不需要经过上拉管防穿通电路AntiPT_H。
[0077] 下拉驱动链路：当输入逻辑电路输出信号为低时，信号经下拉电平移位电路LS_L、下拉管防穿通电路AntiPT_L、下拉管驱动电路Driver_L，打开下拉管MSNK，最终关断功率管M1。下拉电平移位电路LS_L将0‑5V的输入信号转移到VEE至低位轨道电压RAIL_L之间。为了防止上拉管MSRC和下拉管MSNK出现同时导通的情况，添加下拉管防穿通电路AntiPT_L。当上拉管MSRC关闭以后，下拉管防穿通电路AntiPT_L输出为高，打开下拉管MSNK。当输入逻辑电路输出信号为高时，信号经下拉管防穿通电路AntiPT_L、下拉管驱动电路Driver_L，关闭上拉管MSRC，此时信号传输不需要经过下拉管防穿通电路AntiPT_L。
[0078] 有源密勒钳位链路：本链路的功能是在功率管M1关闭时，为密勒电流提供一条低阻路径，提高电路的抗串扰能力。当输入信号为低时，有源密勒钳位链路工作。为了保证本链路是在功率管M1关断后开启，下拉管MSNK的开启信号Vo_L经过一定延时后，开启密勒钳位管MMiller。当输入信号为高时，密勒钳位管MMiller关闭，本链路退出。
[0079] 多电平驱动产生模块：当输入逻辑电路输出信号为高时，功率管M1开启，此时开关管S1导通。当输入逻辑电路输出信号为低时，功率管M1关断。为了实现多电平关断，将关断区间分为两个阶段：第一阶段开关管S1关断，此时实现功率管M1负压关断，在此阶段充电提速电路工作，加快第一电容C1的电压从0上升至稳压管Z1电压的速度。第二阶段开关管S1导通，实现功率管M1零压关断，控制电路负责控制开关管S1的导通和关断，不需要外部提供开关管S1的控制信号，开关管S1的控制时序如图2所示。
[0080] 基于CSMC 0.8μm工艺进行本发明在所述多电平功率器件栅极驱动器的验证，结果如图3和图4所示。分别采用传统驱动电路与采用本发明的技术方案对功率管M1栅源之间的串扰电压进行对比，可见，本发明通过多电平驱动与有源密勒钳位技术相结合的方式，对桥式应用中的串扰问题能够很好的进行抑制，保证功率器件的可靠运行。
[0081] 对于本领域的技术人员来说，可根据以上描述的技术方案以及构思，做出其它各种相应的改变以及形变，而所有的这些改变以及形变都应该属于本发明权利要求的保护范围之内。
