一种多通道ADC同步装置及自动同步方法

摘要

本发明公开了一种多通道ADC同步装置及自动同步方法，包括时钟同步板和与时钟同步板连接的至少两块数据采集板，其中数据采集板包括至少两颗ADC芯片和与ADC芯片相连接的FPGA；时钟同步板为数据采集板提供相位一致的同步时钟和采样时钟，时钟同步板提供RCLK和MCLK给ADC芯片，提供PCLK给FPGA，所有FPGA分别使用数据采集板同一位置DCLK作为采样标准测试序列的时钟，每颗FPGA在同一时刻对数据采集板上的所有LVDS链路进行数据采集，利用同步时钟和ADC芯片自身产生的标准测试序列，将数据通道的数据进行自动训练，使得所有数据通道从ADC芯片采样点输出到FPGA数据输出的延时值相同，在完成FPGA相连的ADC芯片间相位同步后，进行板间的ADC芯片相位同步。

权利要求

1.一种多通道ADC同步装置，其特征在于：包括时钟同步板和与时钟同步板连接的至少两块数据采集板，所述数据采集板包括至少两颗ADC芯片和与ADC芯片相连接的FPGA；所述时钟同步板为数据采集板提供相位一致的同步时钟和采样时钟；所述多通道ADC同步装置用于实现多通道ADC自动同步方法，包括下述步骤：

1）时钟同步板提供同步时钟RCLK和采样时钟MCLK给ADC芯片，提供数据处理时钟PCLK给FPGA；每一颗ADC芯片输出LVDS链路和随路时钟DCLK给FPGA；时钟同步板时钟输出稳定后，配置所有ADC芯片，使ADC芯片在同步时钟RCLK的上升沿发送标准测试序列；每条LVDS链路循环输出标准测试序列，在同步时钟RCLK的上升沿发送标准测试序列第一个值；

2）所有数据采集板的FPGA分别使用数据采集板同一位置随路时钟DCLK作为采样标准测试序列的时钟，每颗FPGA在同一时刻对数据采集板上的所有LVDS链路进行数据采集，FPGA之间没有采样时间的先后顺序；FPGA对LVDS链路采样得到长度为标准测试序列长度的序列，记为LVDS链路采样序列，LVDS链路采样序列第一个值采用标准测试序列中任意一个值；

3）每一个FPGA采集到的LVDS链路采样序列与标准测试序列进行对比，即通过识别每一个采集到的LVDS链路采样序列的第一个值到标准测试序列第一个值的距离，得到i值；

4）取所有LVDS链路中最小的i值，记为imin；所有LVDS链路的i值分别减imin得到的差值，为所有LVDS链路采样序列之间的位置相对值，记为k值；

5）根据每条LVDS链路的k值，FPGA将对应的LVDS链路采样序列延后k位，实现每块数据采集板内ADC芯片所有LVDS链路从同步时钟RCLK上升沿发送标准测试序列到FPGA数据输出的延时为固定值，即确定性延时，完成单块数据采集板卡内所有ADC芯片所有LVDS链路数据的同步；

6）每块采集板同步完成后，以每块数据采集板同一位置的一条LVDS链路作为基准，记为基准LVDS链路，取每块数据采集板基准LVDS链路的k值，分别为k0，k1，k2，……，kM；然后将对应数据采集板的LVDS链路采样序列分别移动L/2‑k0, L/2‑k1, L/2‑k2……，L/2‑kM，完成所有ADC芯片的板间同步。

2.根据权利要求1所述的一种多通道ADC同步装置，其特征在于：所述时钟同步板输出给所有ADC芯片同步时钟RCLK脚线等长，时钟同步板输出给所有ADC芯片采样时钟MCLK脚线等长，所述时钟同步板的TRIG_OUT到所有FPGA的线等长，所述时钟同步板的数据处理时钟PCLK到所有FPGA的线延时不超过一个数据处理时钟PCLK周期。

3.根据权利要求1所述的一种多通道ADC同步装置，其特征在于：每个数据采集板中各个ADC芯片通过随路时钟DCLK线和LVDS线连接FPGA，各个ADC芯片的随路时钟DCLK线等长，各个ADC芯片的LVDS线等长。

4.根据权利要求1所述的一种多通道ADC同步装置，其特征在于：所述ADC芯片在每个同步时钟周期发送固定长度的标准测试序列，并且在每个同步时钟上升沿发送标准测试序列第一个值。

5.根据权利要求1所述的一种多通道ADC同步装置，其特征在于：每颗FPGA在同一个时刻记录当前时刻所有数据通道的LVDS链路采样序列值，并自动完成板内多颗ADC芯片数据的同步；每颗FPGA使用连接到该FPGA上的所有ADC芯片的其中一路DCLK时钟即可。

6.根据权利要求1所述的一种多通道ADC同步装置，其特征在于：所述数据采集板设置M块，且M为正整数。

7.根据权利要求1所述的一种多通道ADC同步装置，其特征在于：每一块数据采集板上设置有N颗ADC芯片，且N为正整数。

8.根据权利要求1所述的一种多通道ADC同步装置，其特征在于：所述标准测试序列的长度为L+1时，则标准测试序列的值记为{bit0，bit1，bit2，……，bitL}，其中bit0为标准测试序列的第一个值。

9.根据权利要求1所述的一种多通道ADC同步装置，其特征在于：所有LVDS链路之间的延迟差小于(L+1)/2个ADC芯片采样时钟周期。

说明书

一种多通道ADC同步装置及自动同步方法

技术领域

[0001] 本发明涉及高速数据采集技术等领域，具体的说，是一种多通道ADC同步装置及自动同步方法。

背景技术

[0002] 雷达、卫星通信、5G通信、MIMO雷达技术的发展要求越来越多的无线设备采用相控阵体制。相控阵系统由多个收发组件组成，为获取最优性能要求接收通道信号同步，即要求
信号进入ADC时刻到FPGA输出时刻所有数据通道的延时值保持一致，即所有ADC通道输入同
一个信号，在FPGA输出时刻所有通道的相位为同一个值。

[0003] 已有的多通道ADC同步技术方案主要为以下三种：

[0004] 第一种（如多通道ADC同步采样中频接收机及同步采样方法）是不给ADC提供任何同步信号，在所有ADC输入端输入同一个信号，FPGA在同一个时刻存储所有ADC数据通道的
数据并计算数据通道信号间相位差，然后将所有数据通道相位差转换为延时值存储在非易
失存储器中。

[0005] 第二种（如一种多片高速ADC芯片的同步方法及装置）是向所有ADC发送一个同步脉冲，ADC接收到脉冲后实现ADC自身采样点输出同步；在所有ADC输入端输入同一个信号，
FPGA在同一个时刻存储所有ADC数据通道的数据并计算数据通道信号间相位差，然后将所
有数据通道相位差转换为延时值存储在非易失存储器中。

[0006] 第三种（如一种多通道高速AD同步采集装置及方法）是向所有ADC提供同步时钟，ADC接收到同步时钟后实现ADC自身采样点输出同步；在所有ADC输入端输入同一个信号，
FPGA在同一个时刻存储所有ADC数据通道的数据并计算数据通道信号间相位差，然后将所
有数据通道相位差转换为延时值存储在非易失存储器中。

[0007] 已有技术中，第一种方案需要在ADC输入端灌入低频正弦波，使用FPGA采集存储每个ADC通道的数据，并计算通道间相位差；随着ADC通道数增加，需要人为更换的ADC输入通
道线缆数量将会增加，存储ADC通道的数据也会增加，人工工作量大。

[0008] 第二种方案比第一种方案多一个同步脉冲，实现ADC自身采样点输出同步，减少ADC芯片通道间相位差异，但仍然需要在ADC输入端灌入低频正弦波，使用FPGA采集存储每
个ADC通道的数据，并计算通道间相位差。

[0009] 第三种方案比前两种方案多一个同步时钟，可以在每个同步时钟周期对ADC自身采样点进行同步，在受到外部干扰后仍可以恢复同步，但仍然需要在ADC输入端灌入低频正
弦波，使用FPGA采集存储每个ADC通道的数据，并计算通道间相位差。

发明内容

[0010] 本发明的目的在于提供一种多通道ADC同步装置及自动同步方法，所述同步装置利用同步时钟和ADC芯片自身产生的标准测试序列，将数据通道的数据进行自动训练，使得
所有数据通道从ADC芯片采样点输出到 FPGA数据输出的延时值相同；因此不需要在ADC芯
片输入端灌入信号即可实现通道间相位自动同步，并且适用于板内多颗ADC芯片同步和板
间多颗ADC芯片同步。所述方法利用同步时钟和ADC芯片自身产生的标准测试序列，将数据
通道的数据进行自动训练，使得所有数据通道从ADC芯片采样点输出到 FPGA数据输出的延
时值相同，首先完成与单颗FPGA相连的所有ADC芯片的通道数据同步，在完成FPGA相连的
ADC芯片间相位同步后，进行板间的ADC芯片相位同步。

[0011] 本发明通过下述技术方案实现：一种多通道ADC同步装置，包括时钟同步板和与时钟同步板连接的至少两块数据采集板，所述数据采集板包括至少两颗ADC芯片和与ADC芯片
相连接的FPGA；所述时钟同步板为数据采集板提供相位一致的同步时钟和采样时钟。

[0012] 进一步为更好地实现本发明所述的一种多通道ADC同步装置，特别采用下述设置结构：所述时钟同步板输出给所有ADC芯片同步时钟RCLK脚线等长，时钟同步板输出给所有
ADC芯片采样时钟MCLK脚线等长，所述时钟同步板的TRIG_OUT到所有FPGA的线等长，所述时
钟同步板的数据处理时钟PCLK到所有FPGA的线延时不超过一个数据处理时钟PCLK周期。

[0013] 进一步为更好地实现本发明所述的一种多通道ADC同步装置，特别采用下述设置结构：每个数据采集板中各个ADC芯片通过随路时钟DCLK线和LVDS线连接FPGA，各个ADC芯
片的随路时钟DCLK线等长，各个ADC芯片的LVDS线等长。

[0014] 进一步为更好地实现本发明所述的一种多通道ADC同步装置，特别采用下述设置结构：所述ADC芯片在每个同步时钟周期发送固定长度的标准测试序列，并且在每个同步时
钟上升沿发送标准测试序列第一个值。

[0015] 进一步为更好地实现本发明所述的一种多通道ADC同步装置，特别采用下述设置结构：每颗FPGA在同一个时刻记录当前时刻所有数据通道的LVDS链路采样序列值，并自动
完成板内多颗ADC芯片数据的同步；每颗FPGA使用连接到该FPGA上的所有ADC芯片的其中一
路DCLK时钟即可。

[0016] 进一步为更好地实现本发明所述的一种多通道ADC同步装置，特别采用下述设置结构：所述数据采集板设置M块，且M为正整数。

[0017] 进一步为更好地实现本发明所述的一种多通道ADC同步装置，特别采用下述设置结构：每一块数据采集板上设置有N颗ADC芯片，且N为正整数。

[0018] 一种多通道ADC自动同步方法，基于一种多通道ADC同步装置实现，包括下述步骤：

[0019] 1）时钟同步板提供同步时钟RCLK和采样时钟MCLK给ADC芯片，提供数据处理时钟PCLK给FPGA；每一颗ADC芯片输出LVDS链路和随路时钟DCLK给FPGA；时钟同步板时钟输出稳
定后，配置所有ADC芯片，使ADC芯片在同步时钟RCLK的上升沿发送标准测试序列；每条LVDS
链路循环输出标准测试序列，在同步时钟RCLK的上升沿发送标准测试序列第一个值；优选
地的，所述标准测试序列的长度为L+1时，则标准测试序列的值记为{bit0，bit1，
bit2，……，bitL}，其中bit0为标准测试序列的第一个值，L为自然数；

[0020] 2）所有数据采集板的FPGA分别使用数据采集板同一位置随路时钟DCLK作为采样标准测试序列的时钟，每颗FPGA在同一时刻对数据采集板上的所有LVDS链路进行数据采
集，FPGA之间没有采样时间的先后顺序；FPGA对LVDS链路采样得到长度为标准测试序列长
度（L+1）的序列，记为LVDS链路采样序列，LVDS链路采样序列第一个值采用标准测试序列
{bit0，bit1，bit2，……，bitL}其中任意一个值，L为自然数；

[0021] 3）每一个FPGA采集到的LVDS链路采样序列与标准测试序列{bit0，bit1，bit2，……，bitL}进行对比，即通过识别每一个采集到的LVDS链路采样序列的第一个值
（bit0）到标准测试序列第一个值（bit0）的距离，得到i值；

[0022] 4）取所有LVDS链路中最小的i值，记为imin；所有LVDS链路的i值分别减imin得到的差值，为所有LVDS链路采样序列之间的位置相对值，记为k值；相邻的两个LVDS链路，当后
一个LVDS链路（记为LVDS链路2）采样序列的第一个值（bit0）的位置在前一个LVDS链路（记
为LVDS链路1）采样序列的bit（L+1）/2位置下方时，LVDS链路2采样序列的第一个值（bit0）
与LVDS链路1采样序列的左右最近的第一个值（bit0）距离相同，导致不知道LVDS链路2采样
序列的第一个值（bit0）往左移动还是往右移动，即比特位移动模糊；为避免比特位移动模
糊，要求所有LVDS链路之间的延迟差小于(L+1)/2个ADC采样时钟周期。

[0023] 5）根据每条LVDS链路的k值，FPGA将对应的LVDS链路采样序列延后k位，实现每块数据采集板内ADC芯片所有LVDS链路从同步时钟RCLK上升沿发送标准测试序列到FPGA数据
输出的延时为固定值，即确定性延时，完成单块数据采集板卡内所有ADC芯片所有LVDS链路
数据的同步；

[0024] 6）每块采集板同步完成后，以每块数据采集板同一位置的一条LVDS链路作为基准，记为基准LVDS链路，取每块数据采集板基准LVDS链路的k值，分别为k0，k1，k2，……，kM；
由于M块数据采集板硬件设计一致，因此基准LVDS链路从ADC芯片输出端到FPGA接收端的延
时一样，然后将对应数据采集板的LVDS链路采样序列分别移动L/2‑k0, L/2‑k1, L/2‑
k2……，L/2‑kM，完成所有ADC芯片的板间同步。

[0025] 本发明与现有技术相比，具有以下优点及有益效果：

[0026] （1）本发明所述同步装置利用同步时钟和ADC芯片自身产生的标准测试序列，将数据通道的数据进行自动训练，使得所有数据通道从ADC芯片采样点输出到 FPGA数据输出的
延时值相同；因此不需要在ADC芯片输入端灌入信号即可实现通道间相位自动同步，并且适
用于板内多颗ADC芯片同步和板间多颗ADC芯片同步。

[0027] （2）本发明所述方法利用同步时钟和ADC芯片自身产生的标准测试序列，将数据通道的数据进行自动训练，使得所有数据通道从ADC芯片采样点输出到 FPGA数据输出的延时
值相同，首先完成与单颗FPGA相连的所有ADC芯片的通道数据同步，在完成FPGA相连的ADC
芯片间相位同步后，进行板间的ADC芯片相位同步。

[0028] 本发明每颗FPGA在同一个时刻记录当前时刻所有数据通道的LVDS链路采样序列值，并自动完成板内多颗ADC芯片通道数据的同步；每颗FPGA只需要使用连接到该FPGA上的
所有ADC芯片的其中一路DCLK时钟；不需要给ADC外供信号。

[0029] 本发明同步时钟上升沿发送标准测试序列第一个值到FPGA数据输出的总延时为固定值，即确定性延时。

[0030] 本发明数据采集板独立实现数据同步，数据采集板间互不干扰。

[0031] 本发明板间同步使用相同位置链路作为参考链路，每块板卡根据基准LVDS链路进行LVDS链路采样序列的移动。

附图说明

[0032] 图1为本发明的电路原理图。

[0033] 图2为本发明所述自动同步方法。

[0034] 图3为本发明所述自动同步方法中i值示意图。

[0035] 图4为本发明所述自动同步方法中比特位移动模糊示意图。

具体实施方式

[0036] 下面结合实施例对本发明作进一步地详细说明，但本发明的实施方式不限于此。

[0037] 为使本发明实施方式的目的、技术方案和优点更加清楚，下面将结合本发明实施方式中的附图，对本发明实施方式中的技术方案进行清楚、完整地描述，显然，所描述的实
施方式是本发明一部分实施方式，而不是全部的实施方式。基于本发明中的实施方式，本领
域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施方式，都属于本发明
保护的范围。因此，以下对在附图中提供的本发明的实施方式的详细描述并非旨在限制要
求保护的本发明的范围，而是仅仅表示本发明的选定实施方式。基于本发明中的实施方式，
本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施方式，都属于本
发明保护的范围。

[0038] 在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的设备或元件必须具有特定的方位、以特
定的方位构造和操作，因此不能理解为对本发明的限制。

[0039] 此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者
隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，
除非另有明确具体的限定。

[0040] 在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连
接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内
部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情
况理解上述术语在本发明中的具体含义。

[0041] 在本发明中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它
们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“上方”和“上面”包括第一特
征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在
第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正下方和斜下方，或仅仅表示
第一特征水平高度小于第二特征。

[0042] 实施例1：

[0043] 本发明设计出一种多通道ADC同步装置，利用同步时钟和ADC芯片自身产生的标准测试序列，将数据通道的数据进行自动训练，使得所有数据通道从ADC芯片采样点输出到 
FPGA数据输出的延时值相同；因此不需要在ADC芯片输入端灌入信号即可实现通道间相位
自动同步，并且适用于板内多颗ADC芯片同步和板间多颗ADC芯片同步，包括时钟同步板和
与时钟同步板连接的至少两块数据采集板，所述数据采集板包括至少两颗ADC芯片和与ADC
芯片相连接的FPGA；所述时钟同步板为数据采集板提供相位一致的同步时钟和采样时钟。

[0044] 实施例2：

[0045] 本实施例是在上述实施例的基础上进一步优化，与前述技术方案相同之处在此不再赘述，进一步为更好地实现本发明所述的一种多通道ADC同步装置，特别采用下述设置结
构：所述时钟同步板输出给所有ADC芯片同步时钟RCLK脚线等长，时钟同步板输出给所有
ADC芯片采样时钟MCLK脚线等长，所述时钟同步板的TRIG_OUT到所有FPGA的线等长，所述时
钟同步板的数据处理时钟PCLK到所有FPGA的线延时不超过一个数据处理时钟PCLK周期。

[0046] 实施例3：

[0047] 本实施例是在上述实施例的基础上进一步优化，与前述技术方案相同之处在此不再赘述，进一步为更好地实现本发明所述的一种多通道ADC同步装置，特别采用下述设置结
构：每个数据采集板中各个ADC芯片通过随路时钟DCLK线和LVDS线连接FPGA，各个ADC芯片
的随路时钟DCLK线等长，各个ADC芯片的LVDS线等长。

[0048] 实施例4：

[0049] 本实施例是在上述实施例的基础上进一步优化，与前述技术方案相同之处在此不再赘述，进一步为更好地实现本发明所述的一种多通道ADC同步装置，特别采用下述设置结
构：所述ADC芯片在每个同步时钟周期发送固定长度的标准测试序列，并且在每个同步时钟
上升沿发送标准测试序列第一个值。

[0050] 实施例5：

[0051] 本实施例是在上述实施例的基础上进一步优化，与前述技术方案相同之处在此不再赘述，进一步为更好地实现本发明所述的一种多通道ADC同步装置，特别采用下述设置结
构：每颗FPGA在同一个时刻记录当前时刻所有数据通道的LVDS链路采样序列值，并自动完
成板内多颗ADC芯片数据的同步；每颗FPGA使用连接到该FPGA上的所有ADC芯片的其中一路
DCLK时钟即可。

[0052] 实施例6：

[0053] 本实施例是在上述实施例的基础上进一步优化，与前述技术方案相同之处在此不再赘述，进一步为更好地实现本发明所述的一种多通道ADC同步装置，特别采用下述设置结
构：所述数据采集板设置M块，且M为正整数；每一块数据采集板上设置有N颗ADC芯片，且N为
正整数。

[0054] 实施例7：

[0055] 一种多通道ADC自动同步方法，包括下述步骤：

[0056] 1）时钟同步板提供同步时钟RCLK和采样时钟MCLK给ADC芯片，提供数据处理时钟PCLK给FPGA；每一颗ADC芯片输出LVDS链路和随路时钟DCLK给FPGA；时钟同步板时钟输出稳
定后，配置所有ADC芯片，使ADC芯片在同步时钟RCLK的上升沿发送标准测试序列；每条LVDS
链路循环输出长度为L+1的标准测试序列{bit0，bit1，bit2，……，bitL}，在同步时钟RCLK
的上升沿发送标准测试序列第一个值（bit0）；

[0057] 2）所有数据采集板的FPGA分别使用数据采集板同一位置随路时钟DCLK作为采样标准测试序列的时钟，每颗FPGA在同一时刻对数据采集板上的所有LVDS链路进行数据采
集，FPGA之间没有采样时间的先后顺序；FPGA对LVDS链路采样得到长度为标准测试序列长
度（L+1）的LVDS链路采样序列，该序列第一个值采用标准测试序列{bit0，bit1，bit2，……，
bitL}其中任意一个值；

[0058] 3）每一个FPGA采集到的LVDS链路采样序列与标准测试序列{bit0，bit1，bit2，……，bitL}进行对比，即通过识别每一个采集到的LVDS链路采样序列的第一个值
（bit0）到标准测试序列第一个值（bit0）的距离，得到i值；

[0059] 4）取所有LVDS链路中最小的i值，记为imin；所有LVDS链路的i值分别减imin得到的差值，为所有LVDS链路采样序列之间的位置相对值，记为k值；相邻的两个LVDS链路，当后
一个LVDS链路（记为LVDS链路2）采样序列的第一个值（bit0）的位置在前一个LVDS链路（记
为LVDS链路1）采样序列的bit（L+1）/2位置下方时，LVDS链路2采样序列的第一个值（bit0）
与LVDS链路1采样序列的左右最近的第一个值（bit0）距离相同，导致不知道LVDS链路2采样
序列的第一个值（bit0）往左移动还是往右移动，即比特位移动模糊；为避免比特位移动模
糊，要求所有LVDS链路之间的延迟差小于(L+1)/2个ADC采样时钟周期。

[0060] 5）根据每条LVDS链路的k值，FPGA将LVDS链路采样序列延后k位，实现每块数据采集板内ADC芯片所有LVDS链路从同步时钟RCLK上升沿发送标准测试序列到FPGA数据输出的
延时为固定值，即确定性延时，完成单块数据采集板卡内所有ADC芯片所有LVDS链路数据的
同步；

[0061] 6）每块采集板同步完成后，以每块数据采集板同一位置的一条LVDS链路作为基准，记为基准LVDS链路，取每块数据采集板基准LVDS链路的k值，分别为k0，k1，k2，……，kM；
由于M块数据采集板硬件设计一致，因此基准LVDS链路从ADC芯片输出端到FPGA接收端的延
时一样，然后将对应数据采集板的LVDS链路采样序列分别移动L/2‑k0, L/2‑k1, L/2‑
k2……，L/2‑kM，完成所有ADC芯片的板间同步。

[0062] 实施例8：

[0063] 一种多通道ADC自动同步方法，基于一种多通道ADC同步装置实现，如图1所示，一种多通道ADC同步装置包括时钟同步板和M块数据采集板，时钟同步板连接M块数据采集板，
每块数据采集板包含N颗ADC芯片（AD1 ADN）和1颗FPGA，所有FPGA记为（FPGA1 FPGAM）。为实
~ ~
现多通道ADC的同步，要求时钟同步板输出给所有ADC芯片同步时钟RCLK脚线等长，时钟同
步板输出给所有ADC芯片采样时钟MCLK脚线等长，要求TRIG_OUT到所有FPGA的线等长，要求
PCLK到所有FPGA的线延时不超过一个PCLK周期。各个ADC芯片的随路时钟DCLK线等长，各个
ADC芯片的LVDS线等长。

[0064] 以ADC标准测试序列长度为L+1为例，多通道ADC同步装置的自动同步方法如附图2所示，包括下述步骤：

[0065] S21（所有ADC在RCLK上升沿发送标准测试序列，标准测试序列长度为L+1，每条LVDS链路输出标准测试序列顺序为bit0，bit1，bit2，……,bitL）具体为：时钟同步板提供
同步时钟RCLK和采样时钟MCLK给ADC芯片，提供数据处理时钟PCLK给FPGA；每一颗ADC芯片
输出LVDS链路和随路时钟DCLK给FPGA；时钟同步板时钟输出稳定后，配置所有ADC芯片，使
ADC芯片在同步时钟RCLK的上升沿发送标准测试序列；每条LVDS链路循环输出长度为L+1的
标准测试序列{bit0，bit1，bit2，……，bitL}，在同步时钟RCLK的上升沿发送标准测试序列
第一个值（bit0）；

[0066] S22（每颗FPGA同一时刻从每条LVDS链路上获取一组LVDS链路采样序列，并将获取到的LVDS链路采样序列与标准测试序列（顺序为bit0，bit1，bit2，……,bitL）进行对比，得
到LVDS链路采样序列与标准测试序列的位置关系，记为i值；）具体为：所有数据采集板的
FPGA分别使用数据采集板同一位置随路时钟DCLK作为采样标准测试序列的时钟，每颗FPGA
在同一时刻对数据采集板上的所有LVDS链路进行数据采集，FPGA之间没有采样时间的先后
顺序；FPGA对LVDS链路采样得到长度为标准测试序列长度（L+1）的LVDS链路采样序列，该序
列第一个值采用标准测试序列{bit0，bit1，bit2，……，bitL}其中任意一个值；

[0067] 如图3所示，每一个FPGA采集到的LVDS链路采样序列与标准测试序列{bit0，bit1，bit2，……，bitL}进行对比，通过识别采集到的LVDS链路采样序列的第一个值（bit0）到标
准测试序列第一个值（bit0）的距离，得到i值；

[0068] S23（取所有LVDS链路中最小的i值，记为imin；所有LVDS链路的i值减imin，得到LVDS链路采样序列之间位置的相对值，记为k值。）具体为：取所有LVDS链路中最小的i值，记
为imin；所有LVDS链路的i值分别减imin得到的差值，为所有LVDS链路采样序列之间的位置
相对值，记为k值；相邻的两个LVDS链路，如图4所示，当后一个LVDS链路（记为LVDS链路2）采
样序列的第一个值（bit0）的位置在前一个LVDS链路（记为LVDS链路1）采样序列的bit（L+
1）/2位置下方时，LVDS链路2采样序列的第一个值（bit0）与LVDS链路1采样序列的左右最近
的第一个值（bit0）距离相同，导致不知道LVDS链路2采样序列的第一个值（bit0）往左移动
还是往右移动，即比特位移动模糊；为避免比特位移动模糊，要求所有LVDS链路之间的延迟
差小于(L+1)/2个ADC采样时钟周期。

[0069] S24（根据每条LVDS链路的k值，FPGA将LVDS链路采样序列延后k位，最终实现每块采集板内ADC所有LVDS链路从RCLK上升沿发送标准测试序列到FPGA数据输出的确定性延
时）具体为：根据每条LVDS链路的k值，FPGA将LVDS链路采样序列延后k位，实现每块数据采
集板内ADC芯片所有LVDS链路从同步时钟RCLK上升沿发送标准测试序列到FPGA数据输出的
延时为固定值，即确定性延时，完成单块数据采集板卡内所有ADC芯片所有LVDS链路数据的
同步；

[0070] S25（每块采集板同步完成后，以采集板的同一位置的一条LVDS链路作为基准，得到M个基准LVDS链路的k值，分别为k0，k1，k2，……,kM；将对应板卡的LVDS链路采样序列分
别移动L/2‑k0，L/2‑k1，L/2‑k2，……，L/2‑kM，完成ADC的板间同步）具体为：每块采集板同
步完成后，以每块数据采集板同一位置的一条LVDS链路作为基准，记为基准LVDS链路，取每
块数据采集板基准LVDS链路的k值，分别为k0，k1，k2，……，kM；由于M块数据采集板硬件设
计一致，因此基准LVDS链路从ADC芯片输出端到FPGA接收端的延时一样，然后将对应数据采
集板的LVDS链路采样序列分别移动L/2‑k0, L/2‑k1, L/2‑k2……，L/2‑kM，完成所有ADC芯
片的板间同步。

[0071] 本发明首先完成与单颗FPGA相连的所有ADC芯片的通道数据同步：利用ADC芯片在每个同步时钟周期发送固定长度标准测试序列和在每个同步时钟上升沿发送标准测试序
列第一个值的特点，使用FPGA在同一个时刻记录当前时刻所有链路的LVDS链路采样序列
值；对所有LVDS链路采样序列值进行对比，可以计算出所有LVDS链路采样序列相对位置关
系，使用缓冲器将所有LVDS链路采样序列延时到缓冲器释放点，最终完成每个通道LVDS链
路采样序列的对齐，实现从同步时钟上升沿发送标准测试序列第一个值到FPGA数据输出的
总延时为固定值，即确定性延时。所有通道（ADC芯片）的数据完成确定性延时，即完成与单
颗FPGA相连的所有ADC芯片通道间相位同步。

[0072] 本发明在完成FPGA相连的ADC芯片通道间相位同步后，进行板间的ADC芯片通道相位同步：由于相同板卡相同位置的链路从ADC芯片输出到FPGA输入的总延时相同，因此选取
板卡相同位置的链路作为参考链路，在第1步（单板中ADC芯片间同步）中可以得到参考链路
移动的数量，由此得到所有参考链路得到相同延时值需要再移动的数量；板卡其他链路与
同一块板卡的参考链路再移动相同数量，即完成板间所有ADC芯片通道数据的同步。

[0073] 以上所述，仅是本发明的较佳实施例，并非对本发明做任何形式上的限制，凡是依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化，均落入本发明的保护
范围之内。