存储器及其配置方法和读取控制方法

摘要

本公开实施例涉及半导体技术领域，提供一种存储器及其配置方法和读取控制方法，存储器包括：至少两个边缘子存储阵列和中间子存储阵列，边缘子存储阵列中包括多条第一位线；至少一个具有第一端和第二端的第一感测放大器，第一端和第二端分别与两条第一位线耦接，与同一第一感测放大器耦接的两条第一位线中的一者为第一读写位线，另一者为第一参考位线；其中，写入与第一读写位线对应的存储单元中的数据为第一数据，则对应写入与第一参考位线对应的存储单元中的数据为第二数据，第一数据和第二数据中的一者为逻辑1，则另一者为逻辑0。本公开实施例至少有利于提高对边缘子存储阵列中存储单元的利用率。

权利要求

1.一种存储器，其特征在于，包括：

存储阵列，所述存储阵列包括至少两个边缘子存储阵列和中间子存储阵列，所述中间子存储阵列位于两个所述边缘子存储阵列之间，所述边缘子存储阵列中包括多条第一位线；

至少一个具有第一端和第二端的第一感测放大器，所述第一端和所述第二端分别与两条所述第一位线耦接，与同一所述第一感测放大器耦接的两条所述第一位线中的一者为第一读写位线，另一者为第一参考位线，且与同一所述第一感测放大器耦接的两条所述第一位线对应的两个存储单元与同一字线耦接；

其中，写入与所述第一读写位线对应的存储单元中的数据为第一数据，则对应写入与所述第一参考位线对应的存储单元中的数据为第二数据，所述第一数据和所述第二数据中的一者为逻辑1，则另一者为逻辑0。

2.根据权利要求1所述的存储器，其特征在于，所述第一位线包括第一子位线和第二子位线，所述第一子位线与所述第一感测放大器耦接，一所述中间子存储阵列中包括多条第二位线，所述存储器还包括：多个第二感测放大器，部分所述第二感测放大器的一端与所述第二子位线耦接，该些部分所述第二感测放大器的另一端与部分所述第二位线耦接，剩余所述第二感测放大器的一端与一所述中间子存储阵列中的部分所述第二位线耦接，剩余所述第二感测放大器的另一端与另一所述中间子存储阵列中的部分所述第二位线耦接；

其中，所述第二位线与所述第一位线一一对应，所述第一子位线由所述第一读写位线和所述第一参考位线组成。

3.根据权利要求2所述的存储器，其特征在于，沿第一方向上，每一所述第一子位线和每一所述第二子位线交替排布，所述第二子位线耦接至所述中间子存储阵列；

其中，与同一所述第一感测放大器耦接的两条所述第一子位线中的一者为所述第一读写位线，另一者为所述第一参考位线。

4.根据权利要求3所述的存储器，其特征在于，沿所述第一方向上，每一所述第一读写位线和每一所述第一参考位线交替排布。

5.根据权利要求2所述的存储器，其特征在于，沿第二方向上，所述边缘子存储阵列和所述中间子存储阵列间隔排布，所述第二感测放大器位于所述边缘子存储阵列和所述中间子存储阵列之间；

所述第一感测放大器位于所述边缘子存储阵列远离所述中间子存储阵列的一侧；或者，所述第一感测放大器位于所述边缘子存储阵列和所述中间子存储阵列之间，且所述第一感测放大器和所述第二感测放大器沿第一方向交替排布；其中，所述第一方向与所述第二方向垂直。

6.根据权利要求1所述的存储器，其特征在于，在对所述存储器进行上电时，写入与所述第一读写位线和所述第一参考位线对应的存储单元中的数据为第三数据，所述第三数据对应的所述存储单元上的电平值为第三电平值，逻辑1对应的所述存储单元上的电平值为第一电平值，逻辑0对应的所述存储单元上的电平值为第二电平值，所述第三电平值小于所述第一电平值且大于所述第二电平值。

7.根据权利要求1所述的存储器，其特征在于，还包括：控制电路，被配置为，使得写入与所述第一读写位线对应的存储单元中的数据为第一数据，并基于所述第一数据向与所述第一参考位线对应的存储单元中写入第二数据。

8.根据权利要求1所述的存储器，其特征在于，还包括：

第一数据传输路径，与所述第一读写位线耦接，被配置为传输所述第一数据；

第二数据传输路径，与所述第一参考位线耦接，被配置为传输所述第二数据；

数据输出端，与所述第一数据传输路径和所述第二数据传输路径均耦接，被配置为输出所述第一数据。

9.一种存储器的配置方法，其特征在于，包括：

提供根据权利要求1至8中任一项所述的存储器；

在对所述存储器进行上电时，向与所述第一感测放大器耦接的所有所述第一位线对应的存储单元中均写入第三数据，所述第三数据对应的所述存储单元上的电平值为第三电平值，逻辑1对应的所述存储单元上的电平值为第一电平值，逻辑0对应的所述存储单元上的电平值为第二电平值，所述第三电平值小于所述第一电平值且大于所述第二电平值。

10.根据权利要求9所述的配置方法，其特征在于，还包括：在对所述存储器进行上电后，对与同一所述第一感测放大器耦接的两条所述第一位线进行操作时，所述存储器接收第一写命令和第二写命令，并基于所述第一写命令向与所述第一读写位线对应的存储单元中写入所述第一数据，以及基于所述第二写命令向与所述第一参考位线对应的存储单元中写入所述第二数据。

11.一种存储器的读取控制方法，其特征在于，所述存储器为根据权利要求1至8中任一项所述的存储器，所述存储器的读取控制时序依次包括预充电阶段、电荷共享阶段和读出阶段；

在所述预充电阶段对所述存储器进行预充电；

在所述电荷共享阶段，使得与所述第一感测放大器对应的所述第一位线耦接的存储单元上的电荷与该第一位线上的电荷共享；

在所述读出阶段，使得所述第一感测放大器对所述第一端处的电位和所述第二端处的电位进行调节。

12.根据权利要求11所述的读取控制方法，其特征在于，在所述电荷共享阶段，所述第一读写位线上传输的信号为第一信号，所述第一参考位线上传输的信号为第二信号，所述第一信号和所述第二信号中一者的电压的电平值逐渐增大，所述第一信号和所述第二信号中另一者的电压的电平值逐渐减小。

13.根据权利要求12所述的读取控制方法，其特征在于，在所述电荷共享阶段，所述第一信号的电压的电平值的变化幅度和所述第二信号的电压的电平值的变化幅度相同。

说明书

存储器及其配置方法和读取控制方法

技术领域

[0001] 本公开实施例涉及半导体技术领域，特别涉及一种存储器及其配置方法和读取控制方法。

背景技术

[0002] 存储器装置中的各种操作模式可导致存储器装置上的存储单元的存取。在此类操作期间，感测放大器可感测存储单元的电压并输出对应于感测电压的逻辑1或0。当存取时，存储单元可耦接到数字线（例如位线），而数字线又可耦接到感测放大器。与耦接到存储单元的数字线一起，互补数字线也可耦接到感测放大器。互补数字线的使用可用于提供参考电压电平以更好地区分从存储单元读取/写入到存储单元的值。

[0003] 然而，这种技术方案中感测放大器需要两个输入端，且两个输入端分别耦接相邻两个存储阵列的两条位线，因此会导致在边缘存储阵列中，至少一半的位线无法与另一存储阵列中的位线匹配，即无法被感测放大器感测（没有参考位线）。

发明内容

[0004] 本公开实施例提供一种存储器及其配置方法和读取控制方法，至少有利于提高对边缘子存储阵列中存储单元的利用率。

[0005] 根据本公开一些实施例，本公开实施例一方面提供一种存储器，包括：存储阵列，所述存储阵列包括至少两个边缘子存储阵列和中间子存储阵列，所述中间子存储阵列位于两个所述边缘子存储阵列之间，所述边缘子存储阵列中包括多条第一位线；至少一个具有第一端和第二端的第一感测放大器，所述第一端和所述第二端分别与两条所述第一位线耦接，与同一所述第一感测放大器耦接的两条所述第一位线中的一者为第一读写位线，另一者为第一参考位线；其中，写入与所述第一读写位线对应的存储单元中的数据为第一数据，则对应写入与所述第一参考位线对应的存储单元中的数据为第二数据，所述第一数据和所述第二数据中的一者为逻辑1，则另一者为逻辑0。

[0006] 根据本公开一些实施例，本公开实施例另一方面还提供一种存储器的配置方法，包括：提供如上述所述的存储器；在对所述存储器进行上电时，向与所述第一感测放大器耦接的所有所述第一位线对应的存储单元中均写入第三数据，所述第三数据对应的所述存储单元上的电平值为第三电平值，逻辑1对应的所述存储单元上的电平值为第一电平值，逻辑0对应的所述存储单元上的电平值为第二电平值，所述第三电平值小于所述第一电平值且大于所述第二电平值。

[0007] 根据本公开一些实施例，本公开实施例又一方面还提供一种存储器的读取控制方法，所述存储器为根据上述任一项所述的存储器，所述存储器的读取控制时序依次包括预充电阶段、电荷共享阶段和读出阶段；在所述预充电阶段对所述存储器进行预充电；在所述电荷共享阶段，使得与所述第一感测放大器对应的所述第一位线耦接的存储单元上的电荷与该第一位线上的电荷共享；在所述读出阶段，使得所述第一感测放大器对所述第一端处的电位和所述第二端处的电位进行调节。

[0008] 本公开实施例提供的技术方案至少具有以下优点：

[0009] 将边缘子存储阵列中的部分第一位线进行两两配对，两条第一位线分别与同一第一感测放大器的两端耦接，如此，使得两条第一位线中的一者为第一读写位线，另一者为第一参考位线，且写入与第一读写位线对应的存储单元中的第一数据和写入与第一参考位线对应的存储单元中的第二数据相反。可以理解的是，设置第一数据和第二数据相反，例如一者为逻辑1，另一者为逻辑0，则第一感测放大器可以将第一参考位线作为第一读写位线的参考位线，对第一读写位线和第一参考位线上的电位差进行放大，以读出与第一读写位线对应的存储单元中的存储的第一数据。如此，可以使得边缘子存储阵列中第一读写位线和与其对应的存储单元正常投入使用，从而有利于提高对边缘子存储阵列中存储单元的利用率。

[0010] 而且，与同一第一感测放大器的两端耦接的第一读写位线和第一参考位线中，写入与第一读写位线对应的存储单元中的第一数据和写入与第一参考位线对应的存储单元中的第二数据相反，则在使用第一感测放大器读取与第一读写位线对应的第一数据时，在存储单元和与其对应的位线进行电荷共享时，第一读写位线和第一参考位线上的电位差就已经开始逐渐增大，有利于第一感测放大器感测到该电位差并对其进行放大，从而有利于提高第一感测放大器对第一读写位线和第一参考位线上的电信号的感测精度，加快第一感测放大器对第一数据和第二数据的读取速率，以及降低读取的第一数据和第二数据发生错误的概率。

附图说明

[0011] 一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，附图中具有相同参考数字标号的元件表示为类似的元件，除非有特别申明，附图中的图不构成比例限制；为了更清楚地说明本公开实施例或传统技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

[0012] 图1为本公开一实施例提供的存储器的第一种局部俯视结构示意图；

[0013] 图2为本公开一实施例提供的存储器中存储阵列的一种局部俯视结构示意图；

[0014] 图3为本公开一实施例提供的存储器的第二种局部俯视结构示意图；

[0015] 图4为本公开一实施例提供的存储器的第三种局部俯视结构示意图；

[0016] 图5为本公开一实施例提供的存储器的第四种局部俯视结构示意图；

[0017] 图6为本公开一实施例提供的存储器中存储阵列的另一种局部俯视结构示意图；

[0018] 图7为本公开一实施例提供的存储器的一种局部结构示意图；

[0019] 图8为本公开一实施例提供的存储器的第五种局部俯视结构示意图；

[0020] 图9为本公开一实施例提供的存储器的第六种局部俯视结构示意图；

[0021] 图10为本公开一实施例提供的存储器中第一感测放大器的一种电路图；

[0022] 图11为本公开另一实施例提供的存储器的配置方法对应的第一种局部结构示意图；

[0023] 图12为本公开另一实施例提供的存储器的配置方法对应的第二种局部结构示意图；

[0024] 图13为本公开又一实施例提供的存储器的读取控制方法中读取的第一数据为逻辑1的一种时序图。

具体实施方式

[0025] 由背景技术可知，存储器中存储单元的利用率有待提高。

[0026] 本公开实施提供一种存储器及其配置方法和读取控制方法，存储器中，针对边缘子存储阵列，使得与同一第一感测放大器的两端耦接的两条第一位线中的一者为第一读写位线，另一者为第一参考位线，且设置写入与第一读写位线对应的存储单元中的第一数据和写入与第一参考位线对应的存储单元中的第二数据相反，则第一感测放大器可以将第一参考位线作为第一读写位线的参考位线，对第一读写位线和第一参考位线上的电位差进行放大，以读出与第一读写位线对应的存储单元中的存储的第一数据。如此，可以使得边缘子存储阵列中第一读写位线和与其对应的存储单元正常投入使用，从而有利于提高对边缘子存储阵列中存储单元的利用率。而且，在使用第一感测放大器读取与第一读写位线对应的第一数据时，在存储单元和与其对应的位线进行电荷共享时，第一读写位线和第一参考位线上的电位差就已经开始逐渐增大，有利于第一感测放大器感测到该电位差并对其进行放大，从而有利于提高第一感测放大器对第一读写位线和第一参考位线上的电信号的感测精度，加快第一感测放大器对第一数据和第二数据的读取速率，以及降低读取的第一数据和第二数据发生错误的概率。

[0027] 下面将结合附图对本公开的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本公开各实施例中，为了使读者更好地理解本公开实施例而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本公开实施例所要求保护的技术方案。

[0028] 本公开一实施例提供一种存储器，以下将结合附图对本公开一实施例提供的存储器进行详细说明。图1为本公开一实施例提供的存储器的第一种局部俯视结构示意图；图2为本公开一实施例提供的存储器中存储阵列的一种局部俯视结构示意图。

[0029] 参考图1和图2，存储器包括：存储阵列100，存储阵列100包括至少两个边缘子存储阵列110和中间子存储阵列120，中间子存储阵列120位于两个边缘子存储阵列110之间，边缘子存储阵列110中包括多条第一位线101；至少一个具有第一端112和第二端122的第一感测放大器102，第一端112和第二端122分别与两条第一位线101耦接，与同一第一感测放大器102耦接的两条第一位线101中的一者为第一读写位线111，另一者为第一参考位线121；其中，写入与第一读写位线111对应的存储单元130中的数据为第一数据Data1，则对应写入与第一参考位线121对应的存储单元130中的数据为第二数据Data2，第一数据Data1和第二数据Data2中的一者为逻辑1，则另一者为逻辑0。

[0030] 可以理解的是，为了利用第一感测放大器102读取与第一读写位线111对应的存储单元130中存储的第一数据Data1，设置写入与第一参考位线121对应的存储单元130中的第二数据Data2与第一数据Data1相反，即一者为逻辑1，另一者为逻辑0，且该第一读写位线111和该第一参考位线121与同一第一感测放大器102耦接。如此，第一感测放大器102可以将第一参考位线121作为第一读写位线111的参考位线，对第一读写位线111和第一参考位线121上的电位差进行放大，以读出与第一读写位线111对应的存储单元130中的存储的第一数据Data1，因而使得边缘子存储阵列110中第一读写位线111和与其对应的存储单元130正常投入使用，从而有利于提高对边缘子存储阵列110中存储单元130的利用率。

[0031] 基于此，可以将边缘子存储阵列110中的部分第一位线101分成多组第一读写位线111和第一参考位线121，每组的第一读写位线111和第一参考位线121与同一第一感测放大器102的两端耦接。需要说明的是，写入不同的第一参考位线121对应的不同存储单元130中的第一数据Data1可以不同，例如，写入一条第一参考位线121对应的存储单元130中的第一数据Data1为逻辑1，写入另一条第一参考位线121对应的存储单元130中的第一数据Data1可以为逻辑1也可以为逻辑0，本公开一实施例仅限制与同一第一感测放大器102对应的第一数据Data1和第二数据Data2相反，不同第一感测放大器102对应的不同第一数据Data1之间没有限制，不同第一感测放大器102对应的不同第二数据Data2之间也没有限制。

[0032] 需要说明的是，图1中以三个虚线框分别框出两个边缘子存储阵列110和一个中间子存储阵列120所属的区域，以三个虚线框中的三个不同的矩形块分别示意出各个子存储阵列中存储单元130所属的区域，且采用不同的填充方式绘制中间子存储阵列120中的存储单元区域和边缘子存储阵列110中的存储单元区域。可以理解的是，无论是边缘子存储阵列110还是中间子存储阵列120中，字线108和位线相交处均对应有一个存储单元130。此处的位线包括：边缘子存储阵列110中的第一位线101以及中间子存储阵列120中的第二位线
103。

[0033] 此外，图1中仅是示意出位于两个边缘子存储阵列110之间的一个中间子存储阵列120，实际应用中，位于两个边缘子存储阵列110之间的中间子存储阵列120的数量可以为多个，例如2、3、8或10个等，本公开另一实施例对中间子存储阵列120的数量不做限制。

[0034] 在一些实施例中，参考图2，每一存储单元130中包括以一个晶体管140和一个存储电容150，该晶体管140的控制端与字线108耦接，晶体管140的源端和漏端中的一者与存储电容150的一端耦接，晶体管140的源端和漏端中的另一者与位线耦接，存储电容150的另一端与地端耦接。需要说明的是，此处的位线包括第一位线101和第二位线103。

[0035] 可以理解的是，在一条字线108上的电信号处于有效状态时，与该字线108耦接的晶体管140均导通，使得与存储电容150耦接的位线与该存储电容150进行电荷共享，以改变位线上的电位。

[0036] 如此，结合参考图1和图2，在使用第一感测放大器102读取与第一读写位线111对应的第一数据Data1时，与该第一参考位线121对应的字线108上的电信号处于有效状态，不仅第一读写位线111和与其对应的存储单元130进行电荷共享，第一参考位线121和与其对应的存储单元130也进行电荷共享，此时设置第一数据Data1和第二数据Data2相反，有利于使得第一读写位线111和第一参考位线121上一者的电位被逐渐上拉，另一者的电位被逐渐下拉，则在存储单元130和与其对应的位线进行电荷共享的阶段，第一读写位线111和第一参考位线121上的电位差就已经开始逐渐增大，有利于第一感测放大器102感测到该电位差并对其进行放大，从而有利于提高第一感测放大器102对第一读写位线111和第一参考位线121上的电信号的感测精度，加快第一感测放大器102对第一数据Data1和第二数据Data2的读取速率，以及降低第一感测放大器102读取的第一数据Data1和第二数据Data2发生错误的概率。

[0037] 在一些实施例中，字线处于有效状态时的电平值为第一电平值，信号处于无效状态时的电平值为第二电平值，第一电平值大于第二电平值。例如，信号处于有效状态时表现为高电平，信号处于无效状态时表现为低电平。上述关于高电平以及低电平的描述中，高电平可以为大于或等于电源电压的电平值，低电平可以为小于或等于接地电压的电平值。而且，高电平和低电平是相对而言的，高电平和低电平所包含的具体电平值范围可以根据具体器件确定，例如，对于NMOS管而言，高电平指的是能够使该NMOS管导通的栅极电压的电平值范围，低电平指的是能够使该NMOS管关断的栅极电压的电平值范围；对于PMOS管而言，低电平指的是能够使该PMOS管导通的栅极电压的电平值范围，高电平指的是能够使该PMOS管关断的栅极电压的电平值范围。

[0038] 在一些实施例中，结合参考图1和图2，第一位线101和存储单元130一一对应。

[0039] 在一些实施例中，参考图1，第一位线101包括第一子位线131和第二子位线141，第一子位线131与第一感测放大器102耦接，一中间子存储阵列120中包括多条第二位线103；存储器还可以包括：多个第二感测放大器104，部分第二感测放大器104的一端与第二子位线141耦接，该些部分第二感测放大器104的另一端与部分第二位线103耦接，剩余第二感测放大器104的一端与一中间子存储阵列120中的部分第二位线103耦接，剩余第二感测放大器104的另一端与另一中间子存储阵列120中的部分第二位线103耦接；其中，第二位线103与第一位线101一一对应，第一子位线131由第一读写位线111和第一参考位线121组成。

[0040] 可以理解的是，每一条第二子位线141和一条第二位线103通过一个第二感测放大器104实现耦接，与同一第二感测放大器104耦接的第二子位线141和第二位线103中，一者对应的存储单元130中的数据作为待读出数据被读取，另一者作为参考位线，辅助第二感测放大器104感测并放大第二子位线141和第二位线103上的电位差，实现对待读出数据的读取。

[0041] 在一些实施例中，参考图1、图3和图4，沿第一方向X上，每一第一子位线131和每一第二子位线141交替排布，第二子位线141耦接至中间子存储阵列120；其中，与同一第一感测放大器102耦接的两条第一子位线131中的一者为第一读写位线111，另一者为第一参考位线121。

[0042] 如此，有利于增大相邻第二子位线141之间在第一方向X上的间距，以降低相邻第二子位线141对彼此的电干扰，且有利于增大与不同第二子位线141耦接的不同第二感测放大器104之间在第一方向X上的间距，以降低相邻第二感测放大器104对彼此的电干扰。

[0043] 关于多条第一读写位线111和多条第一参考位线121之间的排布方式，至少包括以下两种实施例：

[0044] 在一些实施例中，参考图1和图3，图3为本公开一实施例提供的存储器的第二种局部俯视结构示意图，沿第一方向X上，每一第一读写位线111和每一第一参考位线121交替排布。

[0045] 在一些例子中，参考图1，在第一方向X上相邻的一条第一读写位线111和一条第一参考位线121与同一第一感测放大器102耦接，如此，在提高多条第一读写位线111和多条第一参考位线121的布局规整程度的同时，提高多个第一感测放大器102的布局规整程度，以降低为实现一第一读写位线111、一第一参考位线121和一第一感测放大器102三者之间的耦接的布线长度和布线难度。

[0046] 在另一些例子中，参考图3，在第一方向X上相邻的一条第一读写位线111和一条第一参考位线121可以分别与不同的第一感测放大器102耦接。如此，有利于提高多条第一读写位线111和多条第一参考位线121的布局规整程度，而且，可根据实际需求，布局与同一第一感测放大器102耦接的第一读写位线111和第一参考位线121的位置关系。例如，在检测到部分第一读写位线111和/或第一参考位线121损坏，或者与部分第一读写位线111和/或第一参考位线121对应的存储单元130损坏时，不将该些第一读写位线111和/或第一参考位线121耦接至第一感测放大器102，避免第一感测放大器102的浪费。

[0047] 在另一些实施例中，参考图4，图4为本公开一实施例提供的存储器的第三种局部俯视结构示意图，沿第一方向X上，多条第一读写位线111和多条第一参考位线121可以随机排布。例如，多条第一读写位线111在第一方向X上相邻，和/或，多条第一参考位线121在第一方向X上相邻。

[0048] 需要说明的是，图1中以不同类型的线条示意出边缘子存储阵列110中与的第一读写位线111、第一参考位线121和第二子位线141、中间子存储阵列120中的第二位线103、以及字线108。此外，图1、图3和图4中以一边缘子存储阵列110中包括2条第一读写位线111、2条第一参考位线121、4条第二子位线141以及4条字线108为示例。图1中以一中间子存储阵列120中包括8条第二位线103以及4条字线108为示例，实际应用中，对边缘子存储阵列110和中间子存储阵列120中包含的位线和字线的数量均不做限制。

[0049] 上述实施例中，第一位线101可以包括偶数条第一子位线131，如此有利于将多条第一子位线131分为多组第一读写位线111和第一参考位线121。

[0050] 在一些实施例中，参考图1，沿第二方向Y上，边缘子存储阵列110和中间子存储阵列120间隔排布，第二感测放大器104位于边缘子存储阵列110和中间子存储阵列120之间，第一感测放大器102位于边缘子存储阵列110远离中间子存储阵列120的一侧，即第一感测放大器102和第二感测放大器104之间间隔有一个边缘子存储阵列110。

[0051] 参考图1和图5，图5为本公开一实施例提供的存储器的第四种局部俯视结构示意图，沿第二方向Y上，边缘子存储阵列110和中间子存储阵列120间隔排布，第二感测放大器104位于边缘子存储阵列110和中间子存储阵列120之间，第一感测放大器102也位于边缘子存储阵列110和中间子存储阵列120之间，且第一感测放大器102和第二感测放大器104沿第一方向X交替排布；其中，第一方向X与第二方向Y垂直。如此，将第一感测放大器102和第二感测放大器104均布局在边缘子存储阵列110和中间子存储阵列120之间，有利于降低存储器整体在第二方向Y上的布局长度，以降低存储器整体的布局面积。

[0052] 参考图1和图5，沿第一方向X上，同一中间子存储阵列120中，多条第二位线103间隔排布。与边缘子存储阵列110相邻的中间子存储阵列120中，相邻两条第二位线103中的一者和边缘子存储阵列110中的一条第二子位线141与同一第二感测放大器104耦接，另一者和另一个中间子存储阵列120中的一条第二位线103与同一第二感测放大器104耦接，或者，另一者和另一个边缘子存储阵列110中的一条第二子位线141与同一第二感测放大器104耦接。如此，有利于提高第二位线103和第二感测放大器104之间的布局规整程度，以降低为实现第二位线103和第二感测放大器104之间的耦接的布线长度和布线难度。

[0053] 在一些实施例中，参考图6，图6为本公开一实施例提供的存储器中存储阵列的另一种局部俯视结构示意图，在对存储器进行上电时，写入与第一读写位线111和第一参考位线121对应的存储单元中的数据为第三数据Data3，第三数据Data3对应的存储单元上的电平值为第三电平值，逻辑1对应的存储单元上的电平值为第一电平值，逻辑0对应的存储单元上的电平值为第二电平值，第三电平值小于第一电平值且大于第二电平值。

[0054] 需要说明的是，对存储器进行上电指的是，给存储器提供一个复位信号，并使得存储器保持静态，直至存储器达到一个能保证正常工作的阈值，其作用是保证在施加电源后，存储器初始化至已知状态。如此，在上电时，将与第一感测放大器102耦接的第一子位线131对应的存储单元130中均写入第三数据Data3，防止在第一次在该些存储单元130中写入数据时，存储单元130内的电信号不确定而导致写入错误。例如，一第一读写位线111对应的存储单元130中已经写入第三数据，即该存储单元130中存储电容150中已经存储了一定数量的电荷，后续对通过该第一读写位线111向该存储单元130中写入为逻辑1的第一数据Data1时，进一步增大该存储单元130中存储电容150中存储的电荷量，从而有利于保证后续第一感测放大器102感测到的第一读写位线111上的电位较大，便于第一感测放大器102读出与该第一读写位线111对应的存储单元130中存储的为逻辑1的第一数据Data1。

[0055] 在一些实施例中，第一电平值为电源电压，第二电平值为接地电压，第三电平值为电源电压的一半。

[0056] 在一些实施例中，参考图7和图8，图7为本公开一实施例提供的存储器的一种局部结构示意图，图8为本公开一实施例提供的存储器的第五种局部俯视结构示意图，存储器还可以包括：控制电路105，被配置为，使得写入与第一读写位线111对应的存储单元130中的数据为第一数据Data1，并基于第一数据Data1向与第一参考位线121对应的存储单元130写入第二数据Data2。

[0057] 需要说明的是，图7中示意的第一读写位线111和第一参考位线121为与任意一个第一感测放大器102耦接的两条第一子位线131（参考图8）。为图示的清晰性，图8中仅示意出一组与同一第一感测放大器102耦接的第一读写位线111和第一参考位线121和控制电路105耦接，实际应用中，控制电路105与边缘子存储阵列110中的所有第一读写位线111和所有第一参考位线121均耦接。

[0058] 在一些实施例中，在用户需要向与某一第一读写位线111对应的存储单元130中写入第一数据Data1时，基于用户对存储器输入的指令，控制电路105会基于此向该第一读写位线111提供第一控制信号Control1，以使得写入与该第一读写位线111对应的存储单元130中的数据为第一数据Data1，然后控制电路105会基于该第一数据Data1向与该第一读写位线111对应的第一参考位线121提供第二控制信号Control2，使得与该第一参考位线121对应的存储单元130中的数据为第二数据Data2。

[0059] 在一些实施例中，在该控制电路105中，可以由地址译码电路得到第一控制信号Control1，将第一数据Data1写入该第一读写位线111对应的存储单元130中。然后通过获取第一数据Data1并对其反相，从而得到第二数据Data2。再经过地址译码电路或者地址选择电路，将第二数据Data2写入与该第一读写位线111对应的第一参考位线121连接的存储单元130。

[0060] 如此，在用户确定存储的第一数据Data1和与其对应的第一读写位线111时，存储器中的控制电路105会自动控制与该第一读写位线111对应的第一参考位线121，并使得与该第一参考位线121对应的存储单元130中的数据为与该第一数据Data1相反的第二数据Data2。

[0061] 需要说明的是，参考图7和图8，控制电路105接收的第一数据Data1可以是从与该第一数据Data1对应的存储单元130中读取出来的，实际应用中，控制电路105接收的第一数据Data1可以是用户提供的。此外，若用户需要向不同的第一读写位线111中写入不同的第一数据Data1，则控制电路105会向不同的第一读写位线111提供不同的第一控制信号Control1，且基于不同的第一数据Data1向不同的第一参考位线121提供不同的第二控制信号Control2。

[0062] 在一些实施例中，参考图9，图9为本公开一实施例提供的存储器的第六种局部俯视结构示意图，存储器还可以包括：第一数据传输路径106，与第一读写位线111耦接，被配置为传输第一数据Data1；第二数据传输路径116，与第一参考位线121耦接，被配置为传输第二数据Data2；数据输出端126，与第一数据传输路径106和第二数据传输路径116均耦接，被配置为输出第一数据Data1。

[0063] 可以理解的是，与第一读写位线111对应的存储单元130中存储的第一数据Data1可以通过第一感测放大器102被正常读取，为此，设置与该第一感测放大器102耦接的第一参考位线121对应的存储单元130中存储与该第一数据Data1相反的第二数据Data2，即第二数据Data2是为了配合第一数据Data1的读取而设置的，因而，通过第一感测放大器102读取与其耦接的第一读写位线111和第一参考位线121上的电位差，并通过第一数据传输路径106传输此时第一读写位线111上的电信号，即第一数据Data1，以及通过第二数据传输路径
116传输此时第一参考位线121上的电信号，即第二数据Data2，然后，数据输出端126只需要固定输出第一数据传输路径106传输的第一数据Data1即可。如此，无需在数据输出端126中设置选择电路，看选择输出第一数据Data1还是第二数据Data2，有利于降低存储器整体的布局面积。

[0064] 可以理解的是，包含第一数据传输路径106和第二数据传输路径116的结构被称为双端传输（也称为双相位传输）。然而，本公开第一实施例也适用于单端传输结构，也即，感测放大器的读出路径仅包含第一数据传输路径106，仅将与要读出的存储单元130连接的第一读写位线111上的第一数据Data1读出。对于此种结构，本公开第一实施例可以直接将第一数据传输路径106耦接至该结构，既无需在数据输出端126中设置选择电路，节约面积，且相比于传统双端传输之后再选择的电路，本公开第一实施例提供的存储器与该类单端传输结构更加契合，减少了电路的修改和变动。

[0065] 需要说明的是，为图示的清晰性，图9中仅示意出一组与同一第一感测放大器102耦接的第一读写位线111和第一参考位线121分别与第一数据传输路径106和第二数据传输路径116耦接，实际应用中，第一数据传输路径106与边缘子存储阵列110中的所有第一读写位线111均耦接，第二数据传输路径116与边缘子存储阵列110中的所有第一参考位线121均耦接。

[0066] 在一些实施例中，参考图10，图10为本公开一实施例提供的存储器中第一感测放大器的一种电路图，第一感测放大器102可以包括读出放大电路132。读出放大电路132可以包括：第一PMOS管MP1、第二PMOS管MP2、第一NMOS管MN1和第二NMOS管MN2，其中，第一NMOS管MN1的控制端耦接第一节点net1，第二NMOS管MN2的控制端耦接第二节点net2，第一NMOS管MN1的源端和第二NMOS管MN2的源端均与第二控制节点net6耦接，第一NMOS管MN1的漏端和第一PMOS管MP1的漏端均与第三节点net3耦接，第二NMOS管MN2的漏端和第二PMOS管MP2的漏端均与第四节点net4耦接，第一PMOS管MP1的源端和第二PMOS管MP2的源端均与第一控制节点net5耦接，第一PMOS管MP1的控制端耦接第四节点net4，第二PMOS管MP2的控制端耦接第三节点net3；第一感测放大器102被配置为读出并放大第一读写位线111上的电信号。其中，第一节点net1与第一读写位线111耦接，第二节点net2与第一参考位线121耦接。

[0067] 在一些实施例中，继续参考图10，第一感测放大器102还可以包括：预充电电路142，预充电电路142的一端耦接第一节点net1，预充电电路142的另一端耦接预充电电压Vpre，预充电电路142的控制端接收预充电信号Pre，预充电电路142被配置为对读出放大电路132进行预充电。如此，使得在预充电阶段，读出放大电路132中四个节点处的电压均为预充电电压Vpre。

[0068] 在一些实施例中，继续参考图10，预充电电路142可以包括：第三NMOS管MN3，第三NMOS管MN3的控制端接收预充电信号Pre，第三NMOS管MN3的源端和漏端中的一者耦接第一节点net1，另一者接收预充电电压Vpre。

[0069] 在预充电信号Pre处于有效状态时，第三NMOS管MN3基于预充电电压Vpre对第一节点net1以及读出放大电路132中各个节点进行预充电。

[0070] 在一些实施例中，继续参考图10，读出放大电路132还可以包括：第一隔离晶体管152，第一隔离晶体管152的控制端接收隔离信号iso，第一隔离晶体管152的源端和漏端中的一者耦接第一节点net1，另一者耦接第四节点net4；第二隔离晶体管162，第二隔离晶体管162的控制端接收隔离信号iso，第二隔离晶体管162的源端和漏端中的一者耦接第二节点net2，另一者耦接第三节点net3。

[0071] 可以理解的是，第一隔离晶体管152的控制端可以基于处于有效状态的隔离信号iso导通，使得第一节点net1和第四节点net4耦接，即第一节点net1处的电位和第四节点net4处的电位逐渐趋于一致；第二隔离晶体管162的控制端可以基于处于有效状态的隔离信号iso导通，使得第二节点net2和第三节点net3耦接，即第二节点net2和处的电位和第三节点net3处的电位逐渐趋于一致。

[0072] 在一个例子中，继续参考图10，第一隔离晶体管152可以为第四NMOS管MN4，第二隔离晶体管162可以为第五NMOS管MN5。

[0073] 在一些实施例中，参考图10，读出放大电路132还可以包括：第一偏移补偿晶体管172，第一偏移补偿晶体管172的控制端接收偏移补偿信号Oc，第一偏移补偿晶体管172的源端和漏端中的一者耦接第一节点net1，另一者耦接第三节点net3；第二偏移补偿晶体管
182，第二偏移补偿晶体管182的控制端接收偏移补偿信号Oc，第二偏移补偿晶体管182的源端和漏端中的一者耦接第二节点net2，另一者耦接第四节点net4。

[0074] 可以理解的是，第一偏移补偿晶体管172的控制端可以基于处于有效状态的偏移补偿信号Oc导通，使得第一节点net1和第三节点net3耦接，即第一节点net1处的电位和第三节点net3处的电位逐渐趋于一致；第二偏移补偿晶体管182的控制端可以基于处于有效状态的偏移补偿信号Oc导通，使得第二节点net2和第四节点net4耦接，即第二节点net2和处的电位和第四节点net4处的电位逐渐趋于一致。

[0075] 在一个例子中，继续参考图10，第一偏移补偿晶体管172可以为第六NMOS管MN6，第二偏移补偿晶体管182可以为第七NMOS管MN7。

[0076] 在一些实施例中，预充电电路142被配置为对读出放大电路132进行预充电指的是，在预充电阶段，预充电信号Pre、偏移补偿信号Oc和隔离信号iso均处于有效状态，使得第一节点net1、第二节点net2、第三节点net3、第四节点net4、第一控制节点net5和第二控制节点net6处的电压均趋近于预充电电压Vpre，以对读出放大电路132进行预充电。

[0077] 需要说明的是，第二感测放大器104的内部构造与第一感测放大器102的内部构造类似，区别在于第二感测放大器104中与第一节点net1和第二节点net2对应的两个节点分别与第二子位线141和第二位线103耦接，其他地方相同或相应，在此不做赘述。

[0078] 在一些实施例中，参考图1、图3至图5以及图8和图9，存储器还可以包括：字线驱动器SWD，与子存储阵列一一对应，且用于驱动子存储阵列中的字线108。其中，子存储阵列包括边缘子存储阵列110和中间子存储阵列120。

[0079] 在一些实施例中，存储器可以为DDR存储器，例如为DDR4存储器、DDR5存储器、DDR6存储器、LPDDR4存储器、LPDDR5存储器或者LPDDR6存储器。

[0080] 综上所述，第一感测放大器102可以将第一参考位线121作为第一读写位线111的参考位线，对第一读写位线111和第一参考位线121上的电位差进行放大，以读出与第一读写位线111对应的存储单元130中的存储的第一数据Data1，因而使得边缘子存储阵列110中第一读写位线111和与其对应的存储单元130正常投入使用，从而有利于提高对边缘子存储阵列110中存储单元130的利用率。此外，设置第一数据Data1和第二数据Data2相反，有利于提高第一感测放大器102对第一读写位线111和第一参考位线121上的电信号的感测精度，加快第一感测放大器102对第一数据Data1和第二数据Data2的读取速率，以及降低读取的第一数据Data1和第二数据Data2发生错误的概率。

[0081] 本公开另一实施例还提供一种存储器的配置方法，包括如本公开一实施例提供的存储器。图11为本公开另一实施例提供的存储器的配置方法对应的第一种局部结构示意图；图12为本公开另一实施例提供的存储器的配置方法对应的第二种局部结构示意图。

[0082] 存储器的配置方法包括：提供如上述实施例所述的存储器；参考图6，在对存储器进行上电时，向与第一感测放大器102耦接的所有第一位线101对应的存储单元130中均写入第三数据Data3，第三数据Data3对应的存储单元130上的电平值为第三电平值，逻辑1对应的存储单元130上的电平值为第一电平值，逻辑0对应的存储单元130上的电平值为第二电平值，第三电平值小于第一电平值且大于第二电平值。

[0083] 可以理解的是，与第一感测放大器102耦接的所有第一位线101包括第一读写位线111和第一参考位线121。

[0084] 在上电时，将与第一感测放大器102耦接的第一位线101对应的存储单元130中均写入第三数据Data3，有利于防止在第一次在该些存储单元130中写入数据时，存储单元130内的电信号不确定而导致写入错误，即有利于降低边缘子存储阵列110中部分存储单元130中数据的写错概率。

[0085] 在一些实施例中，参考图11和图12，配置方法还可以包括：在对存储器进行上电后，对与同一第一感测放大器102耦接的两条第一位线101进行操作时，存储器接收第一写命令Write1和第二写命令Write2，并基于第一写命令Write1向与第一读写位线111对应的存储单元130（参考图2）中写入第一数据Data1，以及基于第二写命令Write2向与第一参考位线121对应的存储单元130中写入第二数据Data2。

[0086] 可以理解的是，在一些实施例中，第一写命令Write1和第二写命令Write2均可以是存储器控制器发送给存储器的，存储器中的处理电路107基于接收的第一写命令Write1控制与其对应的第一读写位线111，使得与该第一读写位线111对应的存储单元130中写入第一数据Data1，处理电路107还基于接收的第二写命令Write2控制与其对应的第一参考位线121，使得与该第一参考位线121对应的存储单元130中写入第二数据Data2。如此，存储至与第一读写位线111对应的存储单元130和与第一参考位线121对应的存储单元130中的数据均可以由用户确定，即第一数据Data1和第二数据Data2均可以由用户设置。

[0087] 在另一些实施例中，第一写命令Write1可以是存储器控制器发送给存储器的，第二写命令Write2是存储器基于第一写命令Write1生成的内部写命令。存储器中的处理电路107基于接收的第一写命令Write1控制与其对应的第一读写位线111，使得与该第一读写位线111对应的存储单元130中写入第一数据Data1，处理电路107还基于接收的该第一写命令Write1生成内部的第二写命令Write2，该第二写命令Write2控制与其对应的第一参考位线
121，使得与该第一参考位线121对应的存储单元130中写入第二数据Data2。如此，存储至与第一读写位线111对应的存储单元130的数据均可以由存储器控制器确定，与第一参考位线
121对应的存储单元130中的数据被关联确定，即仅需一次写操作即可完成两个存储单元
130的数据存储。当第一数据Data1和第二数据Data2的关系确定时，通过该设置，可以节约指令操作的动作和时间。

[0088] 需要说明的是，图11中示意的第一读写位线111和第一参考位线121为与任意一个第一感测放大器102耦接的两条第一位线101（参考图12）。为图示的清晰性，图12中仅示意出一组与同一第一感测放大器102耦接的第一读写位线111和第一参考位线121和处理电路107耦接，实际应用中，处理电路107与边缘子存储阵列110中的所有第一读写位线111和所有第一参考位线121均耦接。

[0089] 综上所述，本公开另一实施例还提供的存储器的读取控制方法不仅有利于降低边缘子存储阵列110中部分存储单元130中数据的写错概率，还有利于提高对边缘子存储阵列110中存储单元130的利用率，以及提高存储中第一感测放大器102对第一读写位线111和第一参考位线121上的电信号的感测精度，加快第一感测放大器102对第一数据Data1和第二数据Data2的读取速率，以及降低第一感测放大器102读取的第一数据Data1和第二数据Data2发生错误的概率。

[0090] 本公开又一实施例还提供一种存储器的读取控制方法，用于读取上述存储器中存储单元中存储的数据。需要说明的是，与前述实施例相同或相应的地方，在此不作赘述。

[0091] 图13为本公开又一实施例提供的存储器的读取控制方法中读取的第一数据为逻辑1的一种时序图。

[0092] 结合参考图10和图13，存储器的读取控制时序依次包括预充电阶段I、电荷共享阶段III和读出阶段V。

[0093] 在一些实施例中，参考图13，在预充电阶段I和电荷共享阶段III之间，存储器的读取控制时序依还包括偏移补偿阶段II；在电荷共享阶段III和读出阶段V之间，存储器的读取控制时序依还包括预读出阶段IV。

[0094] 以下结合图10和图13对存储器的读取控制方法的工作原理进行详细说明。

[0095] 参考图13，在预充电阶段I对存储器进行预充电。

[0096] 在一些实施例中，对存储器进行预充电包括：在预充电阶段I，提供处于有效状态的预充电信号Pre、偏移补偿信号Oc、隔离信号iso，以对第一感测放大器102进行预充电。该阶段中，不向第一控制节点net5提供处于有效状态的第一控制信号PCS，不向第二控制节点net6提供处于有效状态的第二控制信号NCS。

[0097] 需要说明的是，除第二控制信号NCS之外，各种信号处于有效状态时的电平值为第一电平值，信号处于无效状态时的电平值为第二电平值，第一电平值大于第二电平值。例如，信号处于有效状态时表现为高电平，信号处于无效状态时表现为低电平，高电平可以表征前述描述中的逻辑1，低电平可以表征前述描述中的逻辑0。此外，第二控制信号NCS处于有效状态时的电平值为第二电平值，第二控制信号NCS处于无效状态时的电平值为第一电平值，第一电平值大于第二电平值。

[0098] 为了便于描述，后续对各种信号的有效状态均表述为高电平。

[0099] 在预充电阶段I，基于处于高电平的预充电信号Pre，第三NMOS管MN3导通，使得第一节点net1处的电压接近于预充电电压Vpre，且基于处于高电平的隔离信号iso，第四NMOS管MN4和第五NMOS管MN5导通，基于处于高电平的偏移补偿信号Oc，第六NMOS管MN6和第七NMOS管MN7导通，使得第三节点net3、第四节点net4、第一控制节点net5、第二控制节点net6和第二节点net2处的电压接近于预充电电压Vpre。

[0100] 需要说明的是，图13中示意出的第一信号Signal1为第四节点net4上的电信号，第二信号Signal2为第三节点net3上的电信号。当第四NMOS管MN4和第五NMOS管MN5导通时，即后续的电荷共享阶段III，第四节点net4与第一节点net1电位相同，第一信号Signal1此时可以表征第一读写位线111上传输的信号，第三节点net3与第二节点net2电位相同，第二信号Signal2此时可以表征第一参考位线121上传输的信号。

[0101] 参考图13，在偏移补偿阶段II，提供处于有效状态的偏移补偿信号Oc，提供处于无效状态的预充电信号Pre和处于无效状态的隔离信号iso，向第一控制节点net5提供处于有效状态的第一控制信号PCS（参考图10），向第二控制节点net6提供处于有效状态的第二控制信号NCS（参考图10），以对第一感测放大器102（参考图10）进行偏移补偿。

[0102] 在一些实施例中，第一控制信号PCS处于有效状态时的电压为电源电压，第二控制信号NCS处于有效状态时的电压为接地电压。

[0103] 结合参考图13和图10，基于处于低电平的预充电信号Pre，第三NMOS管MN3处于关断状态，基于处于低电平的隔离信号iso，第四NMOS管MN4和第五NMOS管MN5处于关断状态，基于处于高电平的偏移补偿信号Oc，第六NMOS管MN6和第七NMOS管MN7导通，使得第一节点net1通过导通的第六NMOS管MN6与第三节点net3耦接，第二节点net2通过导通的第七NMOS管MN7与第四节点net4耦接，即第一节点net1处的电位等于第三节点net3处的电位，第二节点net2处的电位等于第四节点net4处的电位。

[0104] 可以理解的是，在读出放大电路132中，例如，由于制造工艺、温度等的变化，第一PMOS管MP1、第二PMOS管MP2、第一NMOS管MN1和第二NMOS管MN2彼此可以具有不同的阈值电压。在这种情况下，读出放大电路132可能由于第一PMOS管MP1、第二PMOS管MP2、第一NMOS管MN1和第二NMOS管MN2的阈值电压之间的差异而导致偏移噪声。

[0105] 无论与第一读写位线111对应的存储单元130（参考图2）中需要读出的第一数据Data1是逻辑0还是逻辑1，由于读出放大电路132自身器件性能的影响，第三节点nte3和第四节点net4处可能会存在一定的电压差，使得第一节点net1和第二节点net2处的电位具有一定的电压差，这样的电压差可以解释为由于偏移噪声引起的偏移电压，这意味着读出放大电路132的偏移噪声可以通过使第一节点net1和第二节点net2处的电位差（或者第三节点net3和第四节点net4之间的电压差）具有与偏移电压相当的差异来消除。

[0106] 参考图10和图13，在电荷共享阶段III，使得与第一感测放大器102对应的第一位线101（参考图1）耦接的存储单元130（参考图2）上的电荷与该第一位线101上的电荷共享。可以理解的是，与第一感测放大器102对应的第一位线101包括第一读写位线111和第一参考位线121。

[0107] 在电荷共享阶段III，提供处于有效状态的字线信号WL和隔离信号iso，实现与第一感测放大器102对应的第一位线101耦接的存储单元130的电荷与该第一位线101的电荷共享。而且，在电荷共享阶段III，还提供处于无效状态的预充电信号Pre和偏移补偿信号Oc，以及不向第一控制节点net5提供处于有效状态的第一控制信号PCS，不向第二控制节点net6提供处于有效状态的第二控制信号NCS，且在预充电阶段I和偏移补偿阶段II，字线信号WL一直处于无效状态。

[0108] 基于处于低电平的预充电信号Pre，第三NMOS管MN3处于关断状态，基于处于低电平的偏移补偿信号Oc，第六NMOS管MN6和第七NMOS管MN7处于关断状态，基于处于高电平的隔离信号iso，第四NMOS管MN4和第五NMOS管MN5导通，使得第一节点net1通过导通的第四NMOS管MN4与第四节点net4耦接，第二节点net2通过导通的第五NMOS管MN5与第三节点net3耦接，即第一节点net1处的电位等于第四节点net4处的电位，第二节点net2处的电位等于第三节点net3处的电位。而且，基于处于有效状态的字线信号WL，第一位线101和与其对应的存储单元130中的存储电容150（参考图2）耦接，即使得第一位线101上的电荷与存储电容150上的电荷共享。可以理解的是，在电荷共享阶段III，第一读写位线111和与其对应存储有第一数据Data1的存储单元130进行电荷共享，第一参考位线121和与其对应存储有第二数据Data2的存储单元130进行电荷共享。

[0109] 在一些实施例中，参考图13，第四节点net4上传输的信号为第一信号Signal1，第三节点net3上的电信号上传输的信号为第二信号Signal2。由于第四NMOS管MN4和第五NMOS管MN5导通，第四节点net4与第一节点net1电位相同，第一信号Signal1此时可以表征第一读写位线111上传输的信号，第三节点net3与第二节点net2电位相同，第二信号Signal2此时可以表征第一参考位线121上传输的信号。在电荷共享阶段III，第一信号Signal1和第二信号Signal2中一者的电压的电平值逐渐增大，第一信号Signal1和第二信号Signal2中另一者的电压的电平值逐渐减小。

[0110] 需要说明的是，图13中以“电荷共享阶段III，第一信号Signal1的电压的电平值逐渐增大，第二信号Signal2的电压的电平值逐渐减小”为示例，实际应用中，第一信号Signal1和第二信号Signal2中谁的电压的电平值逐渐增大取决于第一数据Data1是逻辑1还是逻辑0，具体分析如下。

[0111] 在一些实施例中，若与第一读写位线111对应的存储单元130中需要读出的第一数据Data1是逻辑1，第一读写位线111上的电压低于与其耦接的存储单元130中存储电容150上的电压，该存储电容150处于放电状态，从而上拉第一读写位线111，即第一节点net1处的电位，则第一信号Signal1的电压的电平值如图13所示逐渐增大。此阶段，由于第一数据Data1是逻辑1，则与第一参考位线121对应的存储单元130中读出的第二数据Data2是逻辑0，第一参考位线121上的电压高于与其耦接的存储单元130中存储电容150上的电压，该存储电容150处于充电状态，从而下拉第一参考位线121，即第二节点net2处的电位，则第二信号Signal2的电压的电平值如图13所示逐渐减小。

[0112] 在另一些实施例中，若与第一读写位线111对应的存储单元130中需要读出的第一数据Data1是逻辑0，第一读写位线111上的电压高于与其耦接的存储单元130中存储电容150上的电压，该存储电容150处于充电状态，从而下拉第一读写位线111，即第一节点net1处的电位，则第一信号Signal1的电压的电平值逐渐减小。此阶段，由于第一数据Data1是逻辑0，则与第一参考位线121对应的存储单元130中读出的第二数据Data2是逻辑1，第一参考位线121上的电压低于与其耦接的存储单元130中存储电容150上的电压，存储电容150处于放电状态，从而上拉第一参考位线121，即第二节点net2处的电位，则第二信号Signal2的电压的电平值如图13所示逐渐增大。

[0113] 可以理解的是，与同一第一感测放大器102耦接的第一读写位线111和第一参考位线121中，各自对应的存储单元130中存储的数据，即第一数据Data1和第二数据Data2相反，且在电荷共享阶段III，第一读写位线111和第一参考位线121分别与其对应的存储单元130进行电荷共享，从而在电荷共享阶段III就会导致第一信号Signal1和第二信号Signal2中一者的电位被逐渐上拉，另一者的电位被逐渐下拉，即在电荷共享阶段III，第一读写位线111和第一参考位线121上的电位差就已经开始逐渐增大，有利于第一感测放大器102感测到该电位差并对其进行放大，从而有利于提高第一感测放大器102对第一读写位线111和第一参考位线121上的电信号的感测精度，加快第一感测放大器102对第一数据Data1和第二数据Data2的读取速率，以及降低读取的第一数据Data1和第二数据Data2发生错误的概率。

[0114] 在一些实施例中，参考图13，在电荷共享阶段III，第一信号Signal1的电压的电平值的变化幅度和第二信号Signal2的电压的电平值的变化幅度相同。如此，有利于进一步增大第一读写位线111和第一参考位线121上的电位差，且避免第一读写位线111和第一参考位线121上的电位的变化幅度的不一致导致的读出错误，即降低第一感测放大器102读取的第一数据Data1和第二数据Data2发生错误的概率。

[0115] 结合参考图10和图13，在预读出阶段IV，向第一控制节点net5提供处于有效状态的第一控制信号PCS，向第二控制节点net6提供处于有效状态的第二控制信号NCS，提供处于无效状态的隔离信号iso，提供处于无效状态的预充电信号Pre，保持字线信号WL处于有效状态，凭借读出放大电路132对第一节点net1、第二节点net2、第三节点net3和第四节点net4处的电位进行调节。

[0116] 基于处于低电平的预充电信号Pre，第三NMOS管MN3处于关断状态，基于处于低电平的偏移补偿信号Oc，第六NMOS管MN6和第七NMOS管MN7处于关断状态，基于处于低电平的隔离信号iso，第四NMOS管MN4和第五NMOS管MN5处于关断状态，使得第一节点net1仅与第一NMOS管MN1的控制端耦接，第二节点net2仅与第二NMOS管MN2的控制端耦接，第一节点net1、第二节点net2、第三节点net3和第四节点net4四者之间两两断开，使得读出放大电路132基于第一节点net1和第二节点net2处的电位差，通过第一PMOS管MP1、第二PMOS管MP2、第一NMOS管MN1和第二NMOS管MN2四者调节第三节点net3和第四节点net4处的电位差。

[0117] 可以理解的是，在电荷共享阶段III，第一读写位线111和第一参考位线121上的电位差就已经开始逐渐增大，即第一节点net1和第二节点net2上的电位差已经在逐渐增大，因而在预读出阶段IV的初期，第一节点net1上的电位和第二节点net2上的电位已经具有可观的差值，读出放大电路132基于该较大的电位差，进一步对第三节点net3和第四节点net4处的电位进行调节，也由于该较大的电位差，大大降低读出放大电路132对第一节点net1处的电位和第二节点net2处的电位的高低判断有误的概率，有利于保证读出放大电路132对第三节点net3和第四节点net4处的电位差进行放大。

[0118] 在一些实施例中，若与第一读写位线111对应的存储单元130中需要读出的第一数据Data1是逻辑1，在电荷共享阶段III，第一节点net1处的电位已经高于第二节点net2处的电位，使得第四节点net4处的电位已经高于第三节点net3处的电位，在预读出阶段IV，第一PMOS管MP1、第二PMOS管MP2、第一NMOS管MN1和第二NMOS管MN2四者基于第一节点net1和第二节点net2处的电位差，进一步放大第四节点net4和第三节点net3处的电位差，使得第四节点net4处的电位进一步被上拉，第三节点net3处的电位进一步被下拉。

[0119] 在另一些实施例中，若与第一读写位线111对应的存储单元130中需要读出的第一数据Data1是逻辑0，在电荷共享阶段III，第一节点net1处的电位已经低于第二节点net2处的电位，使得第四节点net4处的电位已经低于第三节点net3处的电位，在预读出阶段IV，第一PMOS管MP1、第二PMOS管MP2、第一NMOS管MN1和第二NMOS管MN2四者基于第一节点net1和第二节点net2处的电位差，进一步放大第四节点net4和第三节点net3处的电位差，使得第四节点net4处的电位进一步被下拉，第三节点net3处的电位进一步被上拉。

[0120] 结合参考图10和图13，在读出阶段V，使得第一感测放大器102对第一端112（参考图1）处的电位和第二端122（参考图1）处的电位进行调节。可以理解的是，第一端112即第一节点net1，第二端122即第二节点net2。

[0121] 在读出阶段IV，提供处于有效状态的隔离信号iso，仍向第一控制节点net5提供处于有效状态的第一控制信号PCS，向第二控制节点net6提供处于有效状态的第二控制信号NCS，第一感测放大器102继续对第三节点net3的电位和第四节点net4处的电位进行调节。而且，在读出阶段IV，还提供处于无效状态的预充电信号Pre和偏移补偿信号Oc，保持字线信号WL处于有效状态。

[0122] 基于处于低电平的预充电信号Pre，第三NMOS管MN3处于关断状态，基于处于低电平的偏移补偿信号Oc，第六NMOS管MN6和第七NMOS管MN7处于关断状态，基于处于高电平的隔离信号iso，第四NMOS管MN4和第五NMOS管MN5导通，使得第一节点net1通过导通的第四NMOS管MN4与第四节点net4耦接，第二节点net2通过导通的第五NMOS管MN5与第三节点net3耦接，使得第一节点net1上的电荷与第四节点net4上的电荷共享，第二节点net2上的电荷与第三节点net3上的电荷共享。而且，基于处于有效状态的字线信号WL，第一读写位线111和与其对应存储有第一数据Data1的存储单元130仍在进行电荷共享，第一参考位线121和与其对应存储有第二数据Data2的存储单元130仍在进行电荷共享。

[0123] 在一些实施例中，若与第一读写位线111对应的存储单元130中需要读出的第一数据Data1是逻辑1，在预读出阶段IV，已经放大第四节点net4处和第三节点net3处的电位差，在读出阶段IV，由于第一节点net1上的电荷与第四节点net4上的电荷共享，第四节点net4上的电位会短暂地被下拉。然后，由于读出放大电路132在继续上拉第四节点net4处的电位以及下拉第三节点net3处的电位，进一步继续上拉第一节点net1处的电位以及下拉第二节点net2处的电位，以增大第一节点net1和第二节点net2处的电位差，则第一节点net1和第四节点net4处的电位均会被持续上拉，如此，直至第一节点net1和第四节点net4处的电位接近于逻辑1表征的电位。

[0124] 而且，在预读出阶段IV，已经放大第四节点net4处和第三节点net3处的电位差，在读出阶段IV，由于第二节点net2上的电荷与第三节点net3上的电荷共享，第三节点net3上的电位会短暂地被上拉。然后，由于读出放大电路132在继续上拉第四节点net4处的电位以及下拉第三节点net3处的电位，进一步继续上拉第一节点net1处的电位以及下拉第二节点net2处的电位，以增大第一节点net1和第二节点net2处的电位差，则第二节点net2和第三节点net3处的电位均会被持续下拉，如此，直至第二节点net2和第三节点net3处的电位接近于逻辑0表征的电位。

[0125] 如此，实现对第一节点net1处的电位的持续上拉，和对第二节点net2处的持续下拉，以对第一节点net1和第二节点net2处的电位差进一步放大，以保证第一感测放大器102对第一读写位线111上的电信号感测到的是逻辑1。

[0126] 在另一些实施例中，若与第一读写位线111对应的存储单元130中需要读出的第一数据Data1是逻辑0，在预读出阶段IV，已经放大第四节点net4处和第三节点net3处的电位差，在读出阶段IV，由于第一节点net1上的电荷与第四节点net4上的电荷共享，第四节点net4上的电位会短暂地被上拉。然后，由于读出放大电路132在继续下拉第四节点net4处的电位以及上拉第三节点net3处的电位，进一步继续下拉第一节点net1处的电位以及上拉第二节点net2处的电位，以增大第一节点net1和第二节点net2处的电位差，第一节点net1和第四节点net4处的电位均会被持续下拉，如此，直至第一节点net1和第四节点net4处的电位接近于逻辑0表征的电位。

[0127] 而且，已经放大第四节点net4处和第三节点net3处的电位差，在读出阶段IV，由于第二节点net2上的电荷与第三节点net3上的电荷共享，第三节点net3上的电位会短暂地被下拉。然后，由于读出放大电路132在继续下拉第四节点net4处的电位以及上拉第三节点net3处的电位，进一步继续下拉第一节点net1处的电位以及上拉第二节点net2处的电位，以增大第一节点net1和第二节点net2处的电位差，第二节点net2和第三节点net3处的电位均会被持续上拉，如此，直至第二节点net2和第三节点net3处的电位接近于逻辑1表征的电位。

[0128] 如此，实现对第一节点net1处的电位的持续下拉，和对第二节点net2处的持续上拉，以对第一节点net1和第二节点net2处的电位差进一步放大，以保证第一感测放大器102对第一读写位线111上的电信号感测到的是逻辑0。

[0129] 在一些实施例中，参考图13，在读出阶段IV之后，存储器的读取控制方法还包括恢复阶段VI。

[0130] 在恢复阶段VI，使得预充电信号Pre从无效状态转变为有效状态，偏移补偿信号Oc从无效状态转变为有效状态，保持隔离信号iso处于有效状态，并提供处于无效状态的字线信号WL，使得第一节点net1、第二节点net2、第三节点net3、第四节点net4、第一控制节点net5和第二控制节点net6处的电压接近于预充电电压Vpre，便于下一次的存储器的读取操作。

[0131] 本领域的普通技术人员可以理解，上述各实施方式是实现本公开的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本公开实施例的精神和范围。任何本领域技术人员，在不脱离本公开实施例的精神和范围内，均可作各种改动与修改，因此本公开实施例的保护范围应当以权利要求限定的范围为准。