一种多输出忆阻器等效电路、应用系统及控制方法

摘要

本发明公开一种多输出忆阻器等效电路、应用系统及控制方法，涉及电子线路技术领域。在多输出忆阻器等效电路中，积分输入端作为等效电路输入端；第一积分输出端与第一乘法输入端和第三乘法输入端电性连接，第二积分输出端与第二乘法输入端电性连接；第一乘法输出端与第一加法输入端电性连接，第二乘法输出端与第二加法输入端电性连接，加法输出端与第二开关输入端电性连接，第一开关输入端与第一乘法输出端电性连接，第三开关输入端与第二乘法输出端电性连接，开关输出端作为等效电路输出端。通过实施本发明实施例提供的多输出忆阻器等效电路、应用系统及控制方法，可以减少乘法器器件的使用，节约电路面积，实现忆阻形式的可选择性。

权利要求

1.一种多输出忆阻器等效电路，其特征在于，所述等效电路包括：积分模块，乘法器模块，加法器模块，开关模块；

所述积分模块的积分输入端作为等效电路输入端；所述积分模块的第一积分输出端与所述乘法器模块的第一乘法输入端和第三乘法输入端电性连接，所述积分模块的第二积分输出端与所述乘法器模块的第二乘法输入端电性连接；所述乘法器模块的第一乘法输出端与所述加法器模块的第一加法输入端电性连接，所述第二乘法输出端与所述加法器模块的第二加法输入端电性连接，所述加法器模块的加法输出端与所述开关模块的第二开关输入端电性连接，所述开关模块的第一开关输入端与所述第一乘法输出端电性连接，所述开关模块的第三开关输入端与所述第二乘法输出端电性连接，所述开关模块的开关输出端作为所述等效电路输出端；

其中，所述积分模块包括：放大电路、积分电路；

所述放大电路的放大电路输入端作为所述积分输入端，所述放大电路的放大电路输出端与所述积分电路的积分电路输入端电性连接后作为所述第二积分输出端，所述积分电路的积分电路输出端作为所述第一积分输出端；

所述乘法器模块包括：第一乘法器、第二乘法器；

所述第一乘法器的第一乘法器第一输入端作为所述第一乘法输入端，所述第一乘法器的第一乘法器第二输入端作为所述第二乘法输入端，所述第一乘法器的第一乘法器输出端与所述第二乘法器的第二乘法器第二输入端电性连接后作为所述第二乘法输出端，所述第二乘法器的第二乘法器第一输入端作为所述第三乘法输入端，所述第二乘法器的第二乘法器输出端作为所述第一乘法输出端；

所述加法器模块为同相加法器。

2.根据权利要求1所述的多输出忆阻器等效电路，其特征在于，所述放大电路包括：第一运算放大器、第一电阻、第二电阻、第三电阻；

所述第一运算放大器的第一运放第一输入端与所述第一电阻的一端电性连接，所述第一电阻的另一端作为所述放大电路输入端，所述第一运算放大器的第一运放第二输入端与所述第二电阻的一端电性连接后接地，所述第二电阻的另一端与所述第一电阻的另一端电性连接，所述第一运算放大器的第一运放输出端与所述第三电阻的一端电性连接后作为所述放大电路输出端，所述第三电阻的另一端与所述第一运放第一输入端电性连接。

3.根据权利要求1所述的多输出忆阻器等效电路，其特征在于，所述积分电路包括：第二运算放大器、第四电阻、第一电容；

所述第二运算放大器的第二运放第一输入端与所述第四电阻的一端电性连接，所述第四电阻的另一端作为所述积分电路输入端，所述第二运算放大器的第二运放输出端与所述第一电容的一端电性连接后作为所述积分电路输出端，所述第一电容的另一端与所述第二运放第一输入端电性连接。

4.根据权利要求1所述的多输出忆阻器等效电路，其特征在于，所述加法器模块包括：第三运算放大器、第五电阻、第六电阻、第七电阻、第八电阻、第九电阻；

所述第三运算放大器的第三运放第一输入端与所述第五电阻的一端电性连接，所述第五电阻的另一端作为所述第一加法输入端，所述第三运放第一输入端还与所述第六电阻的一端电性连接，所述第六电阻的另一端作为第二加法输入端，所述第三运放第一输入端还与所述第七电阻的一端电性连接，所述第七电阻的另一端与所述第八电阻的一端电性连接后接地，所述第八电阻的另一端与所述第三运算放大器的第三运放第二输入端电性连接，所述第三运算放大器的第三运放输出端与所述第九电阻的一端电性连接后作为所述加法输出端，所述第九电阻的另一端与所述第三运放第二输入端电性连接。

5.根据权利要求1所述的多输出忆阻器等效电路，其特征在于，所述开关模块包括：第一开关、第二开关、第三开关；

所述第一开关的一端作为所述第一开关输入端，所述第二开关的一端作为所述第二开关输入端，所述第三开关的一端作为所述第三开关输入端，所述第一开关的另一端与所述第二开关的另一端以及所述第三开关的另一端电性连接后作为所述开关输出端。

6.根据权利要求5所述的多输出忆阻器等效电路，其特征在于，所述第一开关为第一晶体管，所述第二开关为第二晶体管，所述第三开关为第三晶体管。

7.根据权利要求1‑6任一项所述的多输出忆阻器等效电路，其特征在于，所述等效电路为荷控忆阻器等效电路。

8.根据权利要求7的多输出忆阻器等效电路，其特征在于，所述等效电路的二次非线性忆阻值为：其中，M1(q)为所述等效电路的二次非线性忆阻值，R1为第一电阻的阻值，R2为第二电阻的阻值，R3为第三电阻的阻值，R4为第四电阻的阻值，q为电荷量。

9.根据权利要求7的多输出忆阻器等效电路，其特征在于，所述等效电路的二次项为0的三次非线性忆阻值为：其中，M2(q)为所述等效电路的二次项为0的三次非线性忆阻值，R1为第一电阻的阻值，R2为第二电阻的阻值，R3为第三电阻的阻值，R4为第四电阻的阻值，q为电荷量。

10.根据权利要求7的多输出忆阻器等效电路，其特征在于，所述等效电路的二次项不为0的三次非线性忆阻值为：其中，M3(q)为所述等效电路的二次项不为0的三次非线性忆阻值，R1为第一电阻的阻值，R2为第二电阻的阻值，R3为第三电阻的阻值，R4为第四电阻的阻值，q为电荷量。

11.一种多输出忆阻器应用系统，其特征在于，所述应用系统包括权利要求1‑10任一项所述的多输出忆阻器等效电路、微控制器、FPGA、辅助电路；

所述微控制器与所述FPGA电性连接，所述FPGA与所述辅助电路以及所述多输出忆阻器等效电路电性连接，所述辅助电路与所述多输出忆阻器等效电路电性连接。

12.根据权利要求11所述的多输出忆阻器应用系统，其特征在于，所述微控制器产生控制信号，所述控制信号用于控制所述FPGA工作。

13.根据权利要求11所述的多输出忆阻器应用系统，其特征在于，所述FPGA根据控制信号产生第一时序信号，并将所述第一时序信号传输至所述辅助电路；

所述FPGA还根据所述控制信号产生第二时序信号，并将所述第二时序信号传输至所述多输出忆阻器等效电路的开关模块。

14.根据权利要求11所述的多输出忆阻器应用系统，其特征在于，所述辅助电路包括数模转换电路、电压转换电路、函数信号产生电路；

所述数模转换电路根据第一时序信号产生第一模拟电压信号，所述电压转换电路根据所述第一模拟电压信号产生电源电压，所述电源电压为多输出忆阻器等效电路中的第一运算放大器、第二运算放大器、第三运算放大器、第一乘法器以及第二乘法器供电；

所述数模转换电路根据所述第一时序信号还产生第二模拟电压信号，所述函数信号产生电路根据所述第二模拟电压信号产生所述多输出忆阻器等效电路的输入信号。

15.一种多输出忆阻器控制方法，应用于权利要求11‑14任一项所述的多输出忆阻器应用系统，其特征在于，开关信号包括：第一开关信号、第二开关信号、第三开关信号；

第一晶体管第二极作为第一开关的一端，第一晶体管第三极作为第一开关的另一端，第一晶体管第一极接收所述第一开关信号；

第二晶体管第二极作为第二开关的一端，第二晶体管第三极作为第二开关的另一端，第二晶体管第一极接收所述第二开关信号；

第三晶体管第二极作为第三开关的一端，第三晶体管第三极作为第三开关的另一端，第三晶体管第一极接收所述第三开关信号；

所述方法包括：

识别所述多输出忆阻器应用系统的忆阻器适用精度；

响应于所述忆阻器适用精度适用于等效电路的二次非线性忆阻值，所述第一开关信号控制所述第一晶体管关断，所述第二开关信号控制所述第二晶体管关断，所述第三开关信号控制所述第三晶体管导通。

16.根据权利要求15所述的多输出忆阻器控制方法，其特征在于，所述方法还包括：响应于所述忆阻器适用精度适用于所述等效电路的二次项为0的三次非线性忆阻值，所述第一开关信号控制所述第一晶体管导通，所述第二开关信号控制所述第二晶体管关断，所述第三开关信号控制所述第三晶体管关断。

17.根据权利要求15所述的多输出忆阻器控制方法，其特征在于，所述方法还包括：响应于所述忆阻器适用精度适用于所述等效电路的二次项不为0的三次非线性忆阻值，所述第一开关信号控制所述第一晶体管关断，所述第二开关信号空难感知所述第二晶体管导通，所述第三开关信号控制所述第三晶体管关断。

说明书

一种多输出忆阻器等效电路、应用系统及控制方法

技术领域

[0001] 本发明涉及电子线路技术领域，特别涉及一种多输出忆阻器等效电路、应用系统及控制方法。

背景技术

[0002] 忆阻器是一种具有记忆功能的非线性电阻，通过控制电流或电压来改变电阻值，被认为是除电阻、电容、电感之外的第四种基本无源电子器件。忆阻器器件具有结构简单、尺寸小、能耗低、密度高和非易失性等特点，并且因其独特的电学特性在阻变存储、人工神经网络和人工智能中有着良好的应用前景。

[0003] 然而忆阻器器件的制造成本高、制造条件要求严格，具有商业价值的忆阻器成本较高、短时间内通过大量制备忆阻器实体，以满足工程应用不现实。因此，通过仿真模型来分析研究忆阻特性和潜在应用价值具有十分重要的意义，不仅降低了制备忆阻器的成本，还有助于减少复杂环境对忆阻器产生的影响。而忆阻器的等效电路实现或是难以实现高阶精度忆阻，亦或是需要动用大量元器件，不利于电路系统的小型化设计。

发明内容

[0004] 为了降低三阶忆阻器等效电路的复杂程度，本发明采用的技术方案如下：

[0005] 第一方面，提供一种多输出忆阻器等效电路，包括：积分模块，乘法器模块，加法器模块，开关模块；

[0006] 积分模块的积分输入端作为等效电路输入端；积分模块的第一积分输出端与乘法器模块的第一乘法输入端和第三乘法输入端电性连接，积分模块的第二积分输出端与乘法器模块的第二乘法输入端电性连接；乘法器模块的第一乘法输出端与加法器模块的第一加法输入端电性连接，第二乘法输出端与加法器模块的第二加法输入端电性连接，加法器模块的加法输出端与开关模块的第二开关输入端电性连接，开关模块的第一开关输入端与第一乘法输出端电性连接，开关模块的第三开关输入端与第二乘法输出端电性连接，开关模块的开关输出端作为等效电路输出端。

[0007] 进一步地，积分模块包括：放大电路、积分电路；

[0008] 放大电路的放大电路输入端作为积分输入端，放大电路的放大电路输出端与积分电路的积分电路输入端电性连接后作为第二积分输出端，积分电路的积分电路输出端作为第一积分输出端。

[0009] 进一步地，放大电路包括：第一运算放大器、第一电阻、第二电阻、第三电阻；

[0010] 第一运算放大器的第一运放第一输入端与第一电阻的一端电性连接，第一电阻的另一端作为放大电路输入端，第一运算放大器的第一运放第二输入端与第二电阻的一端电性连接后接地，第二电阻的另一端与第一电阻的另一端电性连接，第一运算放大器的第一运放输出端与第三电阻的一端电性连接后作为放大电路输出端，第三电阻的另一端与第一运放第一输入端电性连接。

[0011] 进一步地，积分电路包括：第二运算放大器、第四电阻、第一电容；

[0012] 第二运算放大器的第二运放第一输入端与第四电阻的一端电性连接，第四电阻的另一端作为积分电路输入端，第二运算放大器的第二运放输出端与第一电容的一端电性连接后作为积分电路输出端，第一电容的另一端与第二运放第一输入端电性连接。

[0013] 进一步地，乘法器模块包括：第一乘法器、第二乘法器；

[0014] 第一乘法器的第一乘法器第一输入端作为第一乘法输入端，第一乘法器的第一乘法器第二输入端作为第二乘法输入端，第一乘法器的第一乘法器输出端与第二乘法器的第二乘法器第二输入端电性连接后作为第二乘法输出端，第二乘法器的第二乘法器第一输入端作为第三乘法输入端，第二乘法器的第二乘法器输出端作为第一乘法输出端。

[0015] 进一步地，加法器模块包括：第三运算放大器、第五电阻、第六电阻、第七电阻、第八电阻、第九电阻；

[0016] 第三运算放大器的第三运放第一输入端与第五电阻的一端电性连接，第五电阻的另一端作为第一加法输入端，第三运放第一输入端还与第六电阻的一端电性连接，第六电阻的另一端作为第二加法输入端，第三运放第一输入端还与第七电阻的一端电性连接，第七电阻的另一端与第八电阻的一端电性连接后接地，第八电阻的另一端与第三运算放大器的第三运放第二输入端电性连接，第三运算放大器的第三运放输出端与第九电阻的一端电性连接后作为加法输出端，第九电阻的另一端与第三运放第二输入端电性连接。

[0017] 进一步地，加法器模块为同相加法器。

[0018] 进一步地，开关模块包括：第一开关、第二开关、第三开关；

[0019] 第一开关的一端作为第一开关输入端，第二开关的一端作为第二开关输入端，第三开关的一端作为第三开关输入端，第一开关的另一端与第二开关的另一端以及第三开关的另一端电性连接后作为开关输出端。

[0020] 进一步地，第一开关为第一晶体管，第二开关为第二晶体管，第三开关为第三晶体管。

[0021] 进一步地，等效电路为荷控忆阻器等效电路。

[0022] 进一步地，等效电路的二次非线性忆阻值为：

[0023]

[0024] 其中，M1(q)为等效电路的二次非线性忆阻值，R1为第一电阻的阻值，R2为第二电阻的阻值，R3为第三电阻的阻值，R4为第四电阻的阻值，q为电荷量。

[0025] 进一步地，等效电路的二次项为0的三次非线性忆阻值为：

[0026]

[0027] 其中，M2(q)为等效电路的二次项为0的三次非线性忆阻值。

[0028] 进一步地，等效电路的二次项不为0的三次非线性忆阻值为：

[0029]

[0030] 其中，M3(q)为等效电路的二次项不为0的三次非线性忆阻值。

[0031] 第二方面，提供一种多输出忆阻器应用系统，包括：上述第一方面记载的多输出忆阻器等效电路、微控制器、FPGA、辅助电路；

[0032] 微控制器与FPGA电性连接，FPGA与辅助电路以及多输出忆阻器等效电路电性连接，辅助电路与多输出忆阻器等效电路电性连接。

[0033] 进一步地，微控制器产生控制信号，控制信号用于控制FPGA工作。

[0034] 进一步地，FPGA根据控制信号产生第一时序信号，并将第一时序信号传输至辅助电路；

[0035] FPGA还根据控制信号产生第二时序信号，并将第二时序信号传输至多输出忆阻器等效电路的开关模块。

[0036] 进一步地，辅助电路包括数模转换电路、电压转换电路、函数信号产生电路；

[0037] 数模转换电路根据第一时序信号产生第一模拟电压信号，电压转换电路根据第一模拟电压信号产生电源电压，电源电压为多输出忆阻器等效电路中的第一运算放大器、第二运算放大器、第三运算放大器、第一乘法器以及第二乘法器供电；

[0038] 数模转换电路根据第一时序信号还产生第二模拟电压信号，函数信号产生电路根据第二模拟电压信号产生多输出忆阻器等效电路的输入信号。

[0039] 第三方面，提供一种多输出忆阻器控制方法，应用于上述第二方面记载的多输出忆阻器应用系统；其中，开关信号包括：第一开关信号、第二开关信号、第三开关信号；

[0040] 第一晶体管第二极作为第一开关的一端，第一晶体管第三极作为第一开关的另一端，第一晶体管第一极接收第一开关信号；

[0041] 第二晶体管第二极作为第二开关的一端，第二晶体管第三极作为第二开关的另一端，第二晶体管第一极接收第二开关信号；

[0042] 第三晶体管第二极作为第三开关的一端，第三晶体管第三极作为第三开关的另一端，第三晶体管第一极接收第三开关信号；

[0043] 方法包括：

[0044] 识别多输出忆阻器应用系统的忆阻器适用精度；

[0045] 响应于忆阻器适用精度适用于等效电路的二次非线性忆阻值，第一开关信号控制第一晶体管关断，第二开关信号控制第二晶体管关断，第三开关信号控制第三晶体管导通。

[0046] 进一步地，方法还包括：

[0047] 响应于忆阻器适用精度适用于等效电路的二次项为0的三次非线性忆阻值，第一开关信号控制第一晶体管导通，第二开关信号控制第二晶体管关断，第三开关信号控制第三晶体管关断。

[0048] 进一步地，方法还包括：

[0049] 响应于忆阻器适用精度适用于等效电路的二次项不为0的三次非线性忆阻值，第一开关信号控制第一晶体管关断，第二开关信号空难感知第二晶体管导通，第三开关信号控制第三晶体管关断。

[0050] 本发明实施例提供的技术方案带来的有益效果是：

[0051] 1. 通过实施本发明实施例提供的多输出忆阻器等效电路、应用系统及控制方法，可以减少乘法器器件的使用，节约电路面积；

[0052] 2. 对应于忆阻器应用场景的需求，适配多输出忆阻器等效电路的忆阻值精度；

[0053] 3. 通过对同一忆阻器等效电路的复用，实现多种忆阻值精度，提高等效电路的适用灵活性。

附图说明

[0054] 为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

[0055] 图1是本发明实施例提供的一种多输出忆阻器等效电路模块示意图；

[0056] 图2是本发明实施例提供的一种积分模块示意图；

[0057] 图3是本发明实施例提供的一种放大电路示意图；

[0058] 图4是本发明实施例提供的一种积分电路示意图；

[0059] 图5是本发明实施例提供的一种乘法器模块示意图；

[0060] 图6是本发明实施例提供的一种加法器模块示意图；

[0061] 图7是本发明实施例提供的一种开关模块示意图；

[0062] 图8是本发明实施例提供的一种多输出忆阻器等效电路示意图；

[0063] 图9是本发明实施例提供的一种二次非线性忆阻I‑V特性仿真曲线；

[0064] 图10是本发明实施例提供的一种二次项为0的三次非线性忆阻I‑V特性仿真曲线；

[0065] 图11是本发明实施例提供的一种二次项不为0的三次非线性忆阻I‑V特性仿真曲线；

[0066] 图12是本发明实施例提供的一种忆阻I‑V特性仿真曲线；

[0067] 图13是本发明实施例提供的一种多输出忆阻器应用系统示意图；

[0068] 图14是本发明实施例提供的一种多输出忆阻器应用系统信号传输示意图；

[0069] 图15是本发明实施例提供的一种应用多输出忆阻器应用系统构建的二阶低通滤波器示意图；

[0070] 图16是本发明实施例提供的一种多输出忆阻器控制方法示意图；

[0071] 图17是本发明实施例提供的一种多输出忆阻器控制装置示意图。

具体实施方式

[0072] 为使本发明的目的、技术方案和优点更加清楚，下面将结合本发明实施方式中的附图，对本发明实施方式中的技术方案进行清楚、完整地描述，显然，所描述的实施方式仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

[0073] 除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”、“一”或者“该”等类似词语也不表示数量限制，而是表示存在至少一个。说明书附图中的编号，仅表示对各个功能部件或模块的区分，不表示部件或模块之间的逻辑关系。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。

[0074] 对于本申请说明书中涉及的元器件符号，在电路图中指代元器件的类型，并区分各个元器件，例如：R1，R2，C等；在相应的公式中表示元器件相应物理量的大小，以斜体加以区分，例如：电阻R1对应的电阻值为R1。

[0075] 下面，将参照附图详细描述根据本公开的各个实施例。需要注意的是，在附图中，将相同的附图标记赋予基本上具有相同或类似结构和功能的组成部分，并且将省略关于它们的重复描述。

[0076] 针对三阶忆阻器等效电路设计复杂的问题，本发明提供如下实施方式：

[0077] 在一些实施例中，如图1所示，一种多输出忆阻器等效电路，包括：

[0078] 积分模块，乘法器模块，加法器模块，开关模块；

[0079] 积分模块的积分输入端INTI作为等效电路输入端；积分模块的第一积分输出端INTO1与乘法器模块的第一乘法输入端MULI1和第三乘法输入端MULI3电性连接，积分模块的第二积分输出端INTO2与乘法器模块的第二乘法输入端MULI2电性连接；乘法器模块的第一乘法输出端MULO1与加法器模块的第一加法输入端ADDI1电性连接，第二乘法输出端MULO2与加法器模块的第二加法输入端ADDI2电性连接，加法器模块的加法输出端ADDO与开关模块的第二开关输入端SWITCHI2电性连接，开关模块的第一开关输入端SWITCHI1与第一乘法输出端MULO1电性连接，开关模块的第三开关输入端SWITCHI3与第二乘法输出端MULO2电性连接，开关模块的开关输出端SWITCHO作为等效电路输出端。

[0080] 具体地，如图2所示，积分模块包括：放大电路、积分电路；

[0081] 放大电路的放大电路输入端AI作为积分输入端INTI，放大电路的放大电路输出端AO与积分电路的积分电路输入端II电性连接后作为第二积分输出端INTO2，积分电路的积分电路输出端IO作为第一积分输出端INTO1。

[0082] 具体地，如图3所示，放大电路包括：第一运算放大器、第一电阻R1、第二电阻R2、第三电阻R3；

[0083] 第一运算放大器的第一运放第一输入端OP1I1与第一电阻R1的一端电性连接，第一电阻R1的另一端作为放大电路输入端AI，第一运算放大器的第一运放第二输入端OP1I2与第二电阻R2的一端电性连接后接地，第二电阻R2的另一端与第一电阻R1的另一端电性连接，第一运算放大器的第一运放输出端OP1O与第三电阻R3的一端电性连接后作为放大电路输出端AO，第三电阻R3的另一端与第一运放第一输入端OP1I1电性连接。

[0084] 具体地，如图4所示，积分电路包括：第二运算放大器、第四电阻R4、第一电容C1；

[0085] 第二运算放大器的第二运放第一输入端OP2I1与第四电阻R4的一端电性连接，第四电阻R4的另一端作为积分电路输入端II，第二运算放大器的第二运放输出端OP2O与第一电容C1的一端电性连接后作为积分电路输出端IO，第一电容C1的另一端与第二运放第一输入端OP2I1电性连接。

[0086] 具体地，如图5所示，乘法器模块包括：第一乘法器M1、第二乘法器M2；

[0087] 第一乘法器M1的第一乘法器第一输入端M1I1作为第一乘法输入端MULI1，第一乘法器M1的第一乘法器第二输入端M1I2作为第二乘法输入端MULI2，第一乘法器M1的第一乘法器输出端M1O与第二乘法器M2的第二乘法器第二输入端M2I2电性连接后作为第二乘法输出端MULO2，第二乘法器M2的第二乘法器第一输入端M2I1作为第三乘法输入端MULI3，第二乘法器M2的第二乘法器输出端M2O作为第一乘法输出端MULO1。

[0088] 具体地，如图6所示，加法器模块包括：第三运算放大器、第五电阻R5、第六电阻R6、第七电阻R7、第八电阻R8、第九电阻R9；

[0089] 第三运算放大器的第三运放第一输入端OP3I1与第五电阻R5的一端电性连接，第五电阻R5的另一端作为第一加法输入端ADDI1，第三运放第一输入端OP3I1还与第六电阻R6的一端电性连接，第六电阻R6的另一端作为第二加法输入端ADDI2，第三运放第一输入端OP3I1还与第七电阻R7的一端电性连接，第七电阻R7的另一端与第八电阻R8的一端电性连接后接地，第八电阻的另一端与第三运算放大器的第三运放第二输入端OP3I2电性连接，第三运算放大器的第三运放输出端OP3O与第九电阻R9的一端电性连接后作为加法输出端ADDO，第九电阻R9的另一端与第三运放第二输入端OP3I2电性连接。

[0090] 上述加法器模块为同相加法器。

[0091] 具体地，如图7所示，开关模块包括：第一开关S1、第二开关S2、第三开关S3；

[0092] 第一开关S1的一端作为第一开关输入端SWITCHI1，第二开关S2的一端作为第二开关输入端SWITCHI2，第三开关S3的一端作为第三开关输入端SWITCHI3，第一开关S1的另一端与第二开关S2的另一端以及第三开关S3的另一端电性连接后作为开关输出端SWITCHO。

[0093] 第一开关S1为第一晶体管，第二开关S2为第二晶体管，第三开关S3为第三晶体管。

[0094] 通过对开关模块中各个开关导通/关断情况的设置，可以实现采用一个忆阻器等效电路，产生多个精度的忆阻值，提高忆阻器等效电路的应用灵活性。

[0095] 图8示出了一种优选的多输出忆阻器等效电路。

[0096] 上述多输出忆阻器等效电路为荷控忆阻器等效电路。

[0097] 等效电路的二次非线性忆阻值为：

[0098] 其中，M1(q)为等效电路的二次非线性忆阻值，R1为第一电阻R1的阻值，R2为第二电阻R2的阻值，R3为第三电阻R3的阻值，R4为第四电阻R4的阻值，q为电荷量。

[0099] 等效电路的二次项为0的三次非线性忆阻值为：

[0100] 其中，M2(q)为等效电路的二次项为0的三次非线性忆阻值。

[0101] 等效电路的二次项不为0的三次非线性忆阻值为：

[0102] 其中，M3(q)为等效电路的二次项不为0的三次非线性忆阻值。

[0103] 本发明实施例采用的忆阻器数学模型为：光滑三次非线性忆阻模型和光滑二次非线性忆阻模型。其中，光滑三次非线性忆阻模型分为二次项为0和二次项不为0两种情况。光滑二次非线性忆阻模型和光滑三次非线性忆阻模型是连续的可以由电阻、电容、运算放大器和乘法器组成的电路等效模拟。

[0104] 多输出忆阻器等效电路的设计基于三阶荷控忆阻器电荷量q与磁通量φ的泰勒级2 3
数展开式：φ = αq + βq + γq

[0105] 其中，α、β、γ分别为电荷q的一次项、二次项、三次项系数。

[0106] 忆阻值表示为：M(q) = dφ(q) / dq

[0107] 将电荷量q与磁通量φ的泰勒级数展开式带入上式，可得相应的忆阻为：M(q) = α 2
+ 2βq + 3γq

[0108] 当图8中第三开关S3导通，第一开关S1、第二开关S2断开时，放大电路输出端AO的电压V1与第二电阻R2的阻值R2之间的电压关系满足：

[0109] 其中，i(t)为放大电路输入出端AI电流。

[0110] 积分电路输出端IO的电压V2与电压V1的关系为：

[0111] 第一乘法器输出端M1O的电压V3满足：

[0112] 第 一乘 法器 输出 端 M1 O与 放大电 路输 入端 A I之 间的电 压 为 ：

[0113] 此时，多输出忆阻器等效模型对应的泰勒级数展开式为： φ = αq + βq2[0114] 等效电路为二次非线性忆阻。相应地，忆阻值表达式的形式为：M(q) = α + 2βq[0115] 对应的忆阻值为：

[0116] 对于余弦形式的输入电流i(t) = Acos(ωt)，流过放大电路输入端AI的电荷量表示为：

[0117] 相应地，忆阻为：

[0118] 其中，ω为角频率。

[0119] 对I‑V特性曲线进行仿真，得到如图9所示的滞回曲线。随着角频率ω增大，滞回曲线的面积逐渐减小，当频率足够高时，曲线逼近直线y = ± ( α + 2βB ) x，符合忆阻器特性。滞回曲线的图形分布于直线y = ± ( α + 2βB ) x两侧，并且关于( 0  , 0 )点中心对称。当| β |增大时，滞回曲线面积增大。

[0120] 当图8中第一开关S1导通，第二开关S2、第三开关S3断开时，第二乘法器输出端M2O的电压V4满足：

[0121] 第 二乘 法器 输出 端 M2 O与 放大电 路输 入端 A I之 间的电 压 为 ：

[0122] 此时，多输出忆阻器等效模型对应的泰勒级数展开式为：φ = αq + γq3[0123] 等效电路表示为二次项为0的三次非线性忆阻。相应地，忆阻值表达式的形式为：M2
(q) = α + 3γq

[0124] 对应的忆阻值为：

[0125] 对于余弦形式的输入电流i(t) = Acos(ωt)，流过放大电路输入端AI的电荷量表示为：

[0126] 相应地，忆阻为：

[0127] 对I‑V特性曲线进行仿真，得到如图10所示的滞回曲线。随着角频率ω增大，滞回2
曲线的面积逐渐减小，当频率足够高时，曲线逼近直线y = ± ( α + 3γB ) x，符合忆阻
2
器特性。该滞回曲线的图形由单边滞回曲线和直线y = ± ( α + 3γB ) x构成，并且关于( 0 , 0 )点中心对称。当角频率ω、α不变时，| γ |越大，滞回曲线面积越大。

[0128] 当图8中第二开关S2导通，第一开关S1、第三开关S3断开时，第三运放输出端OP3O电压VB满足：VB = V4 + V3

[0129] 第 三 运放 输 出 端 OP 3 O 与 放大 电 路 输 入端 A I 之间 的 电 压 为 ：

[0130] 此时，多输出忆阻器等效模型对应的泰勒级数展开式为：φ = αq + βq2 + γq3[0131] 等效电路为二次项不为0的三次非线性忆阻。相应地，忆阻值表达式的形式为：M2
(q) = α + 2βq + 3γq

[0132] 对应的忆阻值为：

[0133] 对于余弦形式的输入电流i(t) = Acos(ωt)，流过放大电路输入端AI的电荷量表示为：

[0134] 相应地，忆阻为：

[0135] 对I‑V特性曲线进行仿真，得到如图11所示的滞回曲线。随着角频率ω增大，滞回2
曲线的面积逐渐减小，当频率足够高时，曲线逼近直线y = ± ( α + 2βB + 3γB ) x，符合忆阻器特性。该滞回曲线的图形关于( 0 , 0 )点中心对称。当| β |远大于| γ |时，该
2
滞回曲线分布在直线y = ± ( α + 2βB + 3γB ) x的两侧，当| β |远小于| γ |时，该
2
滞回曲线分布在直线y = ± ( α + 2βB + 3γB ) x的一侧。

[0136] 进一步地，当α = 2β = 3γ时，三种忆阻模型的滞回曲线如图12所示。

[0137] 通过实施上述实施方式，实现了忆阻器的电路等效，并且通过忆阻器的拓扑结构设计，合理地减少乘法器的使用，节约电路面积。通过同一等效电路，实现三种忆阻值形式的输出，提高了应用该多输出忆阻器等效电路进行电路设计的灵活性。进一步地，通过复用同一等效电路，亦降低电路成本。

[0138] 在另一些实施例中，如图13所示，一种多输出忆阻器应用系统，包括：上述第一方面记载的多输出忆阻器等效电路、微控制器、FPGA、辅助电路；

[0139] 微控制器与FPGA电性连接，FPGA与辅助电路以及多输出忆阻器等效电路电性连接，辅助电路与多输出忆阻器等效电路电性连接。

[0140] 如图14所示，微控制器产生控制信号，控制信号用于控制FPGA工作。

[0141] FPGA根据控制信号产生第一时序信号，并将第一时序信号传输至辅助电路；

[0142] FPGA还根据控制信号产生第二时序信号，并将第二时序信号传输至多输出忆阻器等效电路的开关模块。

[0143] 辅助电路包括数模转换电路、电压转换电路、函数信号产生电路；

[0144] 数模转换电路根据第一时序信号产生第一模拟电压信号，电压转换电路根据第一模拟电压信号产生电源电压，电源电压为多输出忆阻器等效电路中的第一运算放大器、第二运算放大器、第三运算放大器、第一乘法器以及第二乘法器供电；

[0145] 数模转换电路根据第一时序信号还产生第二模拟电压信号，函数信号产生电路根据第二模拟电压信号产生多输出忆阻器等效电路的输入信号。

[0146] 通过在电路系统中应用前文记载的多输出忆阻器等效电路，得益于乘法器器件的减少，能够有效地节约电路面积。并且能够以一个多输出忆阻器等效电路，适配不同应用场景对于忆阻值精度的需求，提高多输出忆阻器等效电路在系统应用中的灵活性。该多输出忆阻器等效电路能够“端到端”地复用于不同精度需求场合，简化了系统级电路的设计难度。并且，通过器件复用，能够有效降低电路成本。通过实施多输出忆阻器应用系统，能够使得输入信号同步、减少延时风险、简化工作系统并将低噪声。

[0147] 在一些较优的实施例中，通过多输出忆阻器应用系统可以构建二阶低通滤波器，如图15所示。其中，外围电路与辅助电路及多输出忆阻器等效电路电性连接。采用多输出忆阻器应用系统构建二阶低通滤波器时，只需要在多输出忆阻器等效电路的基础上，搭建二建低通滤波器的外围电路，不需要外加其他电源、信号发生器等设备。

[0148] 采用多输出忆阻器应用系统构建二阶低通滤波器时，图8中开关模块的设置为：第一开关S1导通，第二开关S2、第三开关S3断开。由于低通滤波器特性，忆阻器模型中的二次项和三次项会在低频信号的驱动下产生明显的二次和三次谐波分量，使滤波器表现出非线性特性。

[0149] 微控制器产生控制信号，控制信号用于控制FPGA工作。FPGA根据控制信号产生第一时序信号，并将第一时序信号传输至辅助电路；FPGA还根据控制信号产生第二时序信号，并将第二时序信号传输至多输出忆阻器等效电路的开关模块。辅助电路包括数模转换电路、电压转换电路、函数信号产生电路；数模转换电路根据第一时序信号产生第一模拟电压信号，电压转换电路根据第一模拟电压信号产生电源电压，电源电压为多输出忆阻器等效电路中的第一运算放大器、第二运算放大器、第三运算放大器、第一乘法器以及第二乘法器供电；数模转换电路根据第一时序信号还产生第二模拟电压信号，函数信号产生电路根据第二模拟电压信号产生多输出忆阻器等效电路的输入信号。由函数信号产生电路产生的输入信号直接传输至多输出忆阻器等效电路，或通过外围电路传输至多输出忆阻器等效电路。通过多输出忆阻器应用系统实现二阶低通滤波器，准确匹配了二阶低通滤波器对于忆阻器忆阻值的精度需求。得益于乘法器器件的减少，能够有效地节约电路面积。简化了工作系统，降低了系统噪声。

[0150] 在另一些实施例中，一种多输出忆阻器控制方法，应用于上述第二方面记载的多输出忆阻器应用系统。

[0151] 其中，开关信号包括：第一开关信号、第二开关信号、第三开关信号；

[0152] 第一晶体管第二极作为第一开关S1的一端，第一晶体管第三极作为第一开关S1的另一端，第一晶体管第一极接收第一开关信号；

[0153] 第二晶体管第二极作为第二开关S2的一端，第二晶体管第三极作为第二开关S2的另一端，第二晶体管第一极接收第二开关信号；

[0154] 第三晶体管第二极作为第三开关S3的一端，第三晶体管第三极作为第三开关S3的另一端，第三晶体管第一极接收第三开关信号。

[0155] 优选地，第一晶体管、第二晶体管、第三晶体管均为N沟道MOSFET。第一晶体管第一极、第二晶体管第一极、第三晶体管第一极为栅极；第一晶体管第二极、第二晶体管第二极、第三晶体管第二极为漏极；第一晶体管第三极、第二晶体管第三极、第三晶体管第三极为源极。

[0156] 如图16所示，方法包括：

[0157] S100：识别多输出忆阻器应用系统的忆阻器适用精度；

[0158] S200：响应于忆阻器适用精度适用于等效电路的二次非线性忆阻值，第一开关信号控制第一晶体管关断，第二开关信号控制第二晶体管关断，第三开关信号控制第三晶体管导通。

[0159] 优选地，方法还包括：

[0160] S200ʹ：响应于忆阻器适用精度适用于等效电路的二次项为0的三次非线性忆阻值，第一开关信号控制第一晶体管导通，第二开关信号控制第二晶体管关断，第三开关信号控制第三晶体管关断。

[0161] 优选地，方法还包括：

[0162] S200ʹʹ：响应于忆阻器适用精度适用于等效电路的二次项不为0的三次非线性忆阻值，第一开关信号控制第一晶体管关断，第二开关信号空难感知第二晶体管导通，第三开关信号控制第三晶体管关断。

[0163] 多输出忆阻器等效电路可适配于不同忆阻精度的应用场景。对于忆阻器适用精度的识别，可以根据其所应用系统的需求，预先设置开关模块中各晶体管的导通或关断状态。通过对开关模块中各个开关导通/关断情况进行设置，可以准确对应到多输出忆阻器等效电路的某一个精度的忆阻值。得益于基本元器件的减少，二阶有源滤波器电路在忆阻器等效电路方面的体积及电路成本将有效地降低。

[0164] 应该理解的是，虽然图16的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，图16中的至少一部分步骤可以包括多个子步骤或者多个阶段，这些子步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些子步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤的子步骤或者阶段的至少一部分轮流或者交替地执行。

[0165] 在另一些实施例中，如图17所示，一种多输出忆阻器控制装置，包括：

[0166] 精度识别模块，用于识别多输出忆阻器应用系统的忆阻器适用精度；

[0167] 输出选择模块，用于响应于忆阻器适用精度适用于等效电路的二次非线性忆阻值，第一开关信号控制第一晶体管关断，第二开关信号控制第二晶体管关断，第三开关信号控制第三晶体管导通。

[0168] 关于多输出忆阻器控制装置的具体限定可以参见上文中对于多输出忆阻器控制方法的限定，在此不再赘述。上述多输出忆阻器控制装置中的各个模块可全部或部分通过软件、硬件及其组合来实现。上述各模块可以硬件形式内嵌于或独立于计算机设备中的处理器中，也可以以软件形式存储于计算机设备中的存储器中，以便于处理器调用执行以上各个模块对应的操作。

[0169] 通过实施本发明实施例提供的多输出忆阻器等效电路、应用系统及控制方法，实现了以等效电路替代忆阻器器件，降低忆阻器特性的实现难度；通过减少乘法器器件的使用，节约电路面积；实现忆阻形式的可选择性。通过实施多输出忆阻器应用系统，能够使得输入信号同步、减少延时风险、简化工作系统并将低噪声。

[0170] 上述所有可选技术方案，可以采用任意结合形成本发明的可选实施例，在此不再一一赘述。

[0171] 特别地，根据本申请的实施例，上文参考流程图描述的过程可以被实现为计算机软件程序。例如，本申请的实施例包括一种计算机程序产品，其包括装载在计算机可读介质上的计算机程序，该计算机程序包含用于执行流程图所示的方法的程序代码。在这样的实施例中，该计算机程序可以通过通信装置从网络上被下载和安装，或者从存储器被安装，或者从ROM被安装。在该计算机程序被外部处理器执行时，执行本申请的实施例的方法中限定的上述功能。

[0172] 需要说明的是，本申请的实施例的计算机可读介质可以是计算机可读信号介质或者计算机可读存储介质或者是上述两者的任意组合。计算机可读存储介质例如可以是——但不限于——电、磁、光、电磁、红外线、或半导体的系统、装置或器件，或者任意以上的组合。计算机可读存储介质的更具体的例子可以包括但不限于：具有一个或多个导线的电连接、便携式计算机磁盘、硬盘、随机访问存储器(RAM)、只读存储器(ROM)、可擦式可编程只读存储器(EPROM或闪存)、光纤、便携式紧凑磁盘只读存储器(CD‑ROM)、光存储器件、磁存储器件、或者上述的任意合适的组合。在本申请的实施例中，计算机可读存储介质可以是任何包含或存储程序的有形介质，该程序可以被指令执行系统、装置或者器件使用或者与其结合使用。而在本申请的实施例中，计算机可读信号介质可以包括在基带中或者作为载波一部分传播的数据信号，其中承载了计算机可读的程序代码。这种传播的数据信号可以采用多种形式，包括但不限于电磁信号、光信号或上述的任意合适的组合。计算机可读信号介质还可以是计算机可读存储介质以外的任何计算机可读介质，该计算机可读信号介质可以发送、传播或者传输用于由指令执行系统、装置或者器件使用或者与其结合使用的程序。计算机可读介质上包含的程序代码可以用任何适当的介质传输，包括但不限于：电线、光缆、RF(Radio Frequency，射频)等等，或者上述的任意合适的组合。

[0173] 上述计算机可读介质可以是上述服务器中所包含的；也可以是单独存在，而未装配入该服务器中。上述计算机可读介质承载有一个或者多个程序，当上述一个或者多个程序被该服务器执行时，使得该服务器：响应于检测到终端的外设模式未激活时，获取终端上应用的帧率；在帧率满足息屏条件时，判断用户是否正在获取终端的屏幕信息；响应于判断结果为用户未获取终端的屏幕信息，控制屏幕进入立即暗淡模式。

[0174] 可以以一种或多种程序设计语言或其组合来编写用于执行本申请的实施例的操作的计算机程序代码，程序设计语言包括面向对象的程序设计语言—诸如Java, Smalltalk, C++，还包括常规的过程式程序设计语言—诸如“C”语言或类似的程序设计语言。程序代码可以完全地在用户计算机上执行、部分地在用户计算机上执行、作为一个独立的软件包执行、部分在用户计算机上部分在远程计算机上执行、或者完全在远程计算机或服务器上执行。在涉及远程计算机的情形中，远程计算机可以通过任意种类的网络——包括局域网(LAN)或广域网(WAN)—连接到用户计算机，或者，可以连接到外部计算机(例如利用因特网服务提供商来通过因特网连接)。

[0175] 本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。尤其，对于系统或系统实施例而言，由于其基本相似于方法实施例，所以描述得比较简单，相关之处参见方法实施例的部分说明即可。以上所描述的系统及系统实施例仅仅是示意性的，其中所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部模块来实现本实施例方案的目的。本领域普通技术人员在不付出创造性劳动的情况下，即可以理解并实施。

[0176] 以上对本申请所提供的技术方案进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的方法及其核心思想；同时，对于本领域的一般技术人员，依据本申请的思想，在具体实施方式及应用范围上均会有改变之处。综上所述，本说明书内容不应理解为对本申请的限制。

[0177] 以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。