扫描驱动电路以及显示面板

摘要

本发明涉及显示面板领域，提供一种扫描驱动电路以及显示面板，其中，扫描驱动电路包括多级移位寄存器单元和一时序控制器，其中，每一级移位寄存器单元包括10或11个晶体管以及2个电容，时序控制器包括三条时序控制信号线。本发明的扫描驱动电路以及显示面板，通过提供新的移位寄存器单元电路，增加元器件数量，使得在显示面板制程波动、集成电路电源讯号噪声和长时间操作等情况下，加强移位寄存器单元输出信号波形的稳定性，提升移位寄存器单元电路的容忍度，增加显示面板的信赖性。

权利要求

1.一种扫描驱动电路，其特征在于，包括多级移位寄存器单元，所述移位寄存器单元包括：第一晶体管，所述第一晶体管的第一极连接于第三节点，第二极连接于信号输入端，栅极连接于第三时序控制端；

第二晶体管，所述第二晶体管的第一极连接于第一电源，第二极连接于所述第三节点，栅极连接于第一时序控制端；

第三晶体管，所述第三晶体管的第一极连接于所述第三时序控制端，第二极连接于第一节点，栅极连接于所述第三节点；

第四晶体管，所述第四晶体管的第一极连接于所述第三节点，第二极连接于第二节点，栅极连接于第二电源；

第五晶体管，所述第五晶体管的第一极连接于所述第一电源，栅极连接于第二时序控制端；

第六晶体管，所述第六晶体管的第一极连接于所述第五晶体管的第二极，第二极连接于所述第二节点，栅极连接于所述第一节点；

第七晶体管，所述第七晶体管的第一极与所述第一节点电连接，第二极连接于所述第二电源，栅极连接于所述第一时序控制端；

第八晶体管，所述第八晶体管的第一极连接于所述第一节点，第二极连接于所述第二电源，栅极连接于所述第三时序控制端；

第九晶体管，所述第九晶体管的第一极连接于所述第一电源，第二极连接于信号输出端，栅极连接于所述第一节点；

第十晶体管，所述第十晶体管的第一极连接于所述信号输出端，第二极连接于所述第二时序控制端，栅极连接于所述第二节点；

第一电容，所述第一电容的第一极连接于所述第一电源，第二极连接于所述第一节点；

第二电容，所述第二电容的第一极连接于所述第二节点，第二极连接于所述信号输出端。

2.根据权利要求1所述的扫描驱动电路，其特征在于，所述第七晶体管的第一极直接连接于所述第一节点。

3.根据权利要求1所述的扫描驱动电路，其特征在于，所述移位寄存器单元还包括：第十一晶体管，所述第十一晶体管的第一极连接于所述第一节点，第二极连接于所述第七晶体管的第一极，栅极连接于所述第一节点。

4.根据权利要求2或3所述的扫描驱动电路，其特征在于，还包括一时序控制器，所述时序控制器包括第一时序控制信号线、第二时序控制信号线和第三时序控制信号线。

5.根据权利要求4所述的扫描驱动电路，其特征在于，所述第一时序控制信号线用于输出第一时序控制信号；所述第二时序控制信号线用于输出第二时序控制信号；所述第三时序控制信号线用于输出第三时序控制信号。

6.根据权利要求5所述的扫描驱动电路，其特征在于，所述第一时序控制信号、所述第二时序控制信号和所述第三时序控制信号为输出频率相同、连续低电位占周期1/3的方波信号。

7.根据权利要求5所述的扫描驱动电路，其特征在于，所述移位寄存器单元用于在所述第一时序控制信号、所述第二时序控制信号和所述第三时序控制信号的控制下对接受自所述信号输入端的信号进行延时处理，处理后的信号由所述信号输出端输出。

8.根据权利要求4所述的扫描驱动电路，其特征在于，上一级所述移位寄存器单元输出一扫描信号至下一级所述移位寄存器单元，最后一级所述移位寄存器单元输出一扫描信号。

9.根据权利要求5所述的扫描驱动电路，其特征在于，在第3N‑2级所述移位寄存器单元中，所述第一时序控制端连接于所述第一时序控制信号线，所述第二时序控制端连接于所述第二时序控制信号线，所述第三时序控制端连接于所述第三时序控制信号线，其中，N为正整数。

10.根据权利要求9所述的扫描驱动电路，其特征在于，在第3N‑1级所述移位寄存器单元中，所述第一时序控制端连接于所述第三时序控制信号线，所述第二时序控制端连接于所述第一时序控制信号线，所述第三时序控制端连接于所述第二时序控制信号线，其中，N为正整数。

11.根据权利要求10所述的扫描驱动电路，其特征在于，在第3N级所述移位寄存器单元中，所述第一时序控制端连接于所述第二时序控制信号线，所述第二时序控制端连接于所述第三时序控制信号线，所述第三时序控制端连接于所述第一时序控制信号线，其中，N为正整数。

12.根据权利要求3所述的扫描驱动电路，其特征在于，所述第一晶体管至所述第十一晶体管均为P型MOS管。

13.一种显示面板，其特征在于，包括根据权利要求1至12任一项所述的扫描驱动电路。

说明书

扫描驱动电路以及显示面板

技术领域

[0001] 本发明涉及显示面板领域，具体地说，涉及一种扫描驱动电路以及显示面板。

背景技术

[0002] 显示面板包括像素阵列以及控制像素阵列的扫描驱动电路和发光驱动电路，显示面板采用逐行扫描的显示方式，其中，扫描驱动电路用于产生扫描信号，使每一行像素依次导通。

[0003] 扫描驱动电路中包括多个级联的移位寄存器单元，其中每一级移位寄存器单元的电路通常主要由数个晶体管构成，通过向电路输入时钟信号以及起始脉冲信号，在输出端输出扫描信号。

[0004] 美国专利US10019930B2提供了一种扫描电路，如图1所示，图1示出现有技术的移位寄存器单元的电路图。此电路中，由于电路中的元器件较少，并且在输出端VOUT输出高电平时，N1’节点并非皆有电压源保持高电平以关闭T8’，导致当显示面板制程波动、IC电源讯号噪声和长时间操作等情况下，该电路的容忍度较低，信赖性不足。

[0005] 需要说明的是，在上述背景技术部分公开的信息仅用于加强对本发明的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。

发明内容

[0006] 有鉴于此，本发明提供一种扫描驱动电路以及显示面板，以至少解决上述问题。

[0007] 本发明的一个方面提供一种扫描驱动电路，包括多级移位寄存器单元，所述移位寄存器单元包括：

[0008] 第一晶体管，所述第一晶体管的第一极连接于第三节点，第二极连接于信号输入端，栅极连接于第三时序控制端；

[0009] 第二晶体管，所述第二晶体管的第一极连接于第一电源，第二极连接于所述第三节点，栅极连接于第一时序控制端；

[0010] 第三晶体管，所述第三晶体管的第一极连接于所述第三时序控制端，第二极连接于第一节点，栅极连接于所述第三节点；

[0011] 第四晶体管，所述第四晶体管的第一极连接于所述第三节点，第二极连接于第二节点，栅极连接于第二电源；

[0012] 第五晶体管，所述第五晶体管的第一极连接于所述第一电源，栅极连接于第二时序控制端；

[0013] 第六晶体管，所述第六晶体管的第一极连接于所述第五晶体管的第二极，第二极连接于所述第二节点，栅极连接于所述第一节点；

[0014] 第七晶体管，所述第七晶体管的第二极连接于所述第二电源，栅极连接于所述第一时序控制端；

[0015] 第八晶体管，所述第八晶体管的第一极连接于所述第一节点，第二极连接于所述第二电源，栅极连接于所述第三时序控制端；

[0016] 第九晶体管，所述第九晶体管的第一极连接于所述第一电源，第二极连接于信号输出端，栅极连接于所述第一节点；

[0017] 第十晶体管，所述第十晶体管的第一极连接于所述信号输出端，第二极连接于所述第二时序控制端，栅极连接于所述第二节点；

[0018] 第一电容，所述第一电容的第一极连接于所述第一电源，第二极连接于所述第一节点；

[0019] 第二电容，所述第二电容的第一极连接于所述第二节点，第二极连接于所述信号输出端。

[0020] 在一些实施例中，所述第七晶体管的第一极连接于所述第一节点。

[0021] 在一些实施例中，所述移位寄存器单元还包括：

[0022] 第十一晶体管，所述第十一晶体管的第一极连接于所述第一节点，第二极连接于所述第七晶体管的第一极，栅极连接于所述第一节点。

[0023] 在一些实施例中，所述扫描驱动电路还包括一时序控制器，所述时序控制器包括第一时序控制信号线、第二时序控制信号线和第三时序控制信号线。

[0024] 在一些实施例中，所述第一时序控制信号线用于输出第一时序控制信号；所述第二时序控制信号线用于输出第二时序控制信号；所述第三时序控制信号线用于输出第三时序控制信号。

[0025] 在一些实施例中，所述第一时序控制信号、所述第二时序控制信号和所述第三时序控制信号为输出频率相同、连续低电位占周期1/3的方波信号。

[0026] 在一些实施例中，所述移位寄存器单元用于在所述第一时序控制信号、所述第二时序控制信号和所述第三时序控制信号的控制下对接受自所述信号输入端的信号进行延时处理，处理后的信号由所述信号输出端输出。

[0027] 在一些实施例中，上一级所述移位寄存器单元输出一扫描信号至下一级所述移位寄存器单元，最后一级所述移位寄存器单元输出一扫描信号。

[0028] 在一些实施例中，在第3N‑2级所述移位寄存器单元中，所述第一时序控制端连接于所述第一时序控制信号线，所述第二时序控制端连接于所述第二时序控制信号线，所述第三时序控制端连接于所述第三时序控制信号线，其中，N为正整数。

[0029] 在一些实施例中，在第3N‑1级所述移位寄存器单元中，所述第一时序控制端连接于所述第三时序控制信号线，所述第二时序控制端连接于所述第一时序控制信号线，所述第三时序控制端连接于所述第二时序控制信号线，其中，N为正整数。

[0030] 在一些实施例中，在第3N级所述移位寄存器单元中，所述第一时序控制端连接于所述第二时序控制信号线，所述第二时序控制端连接于所述第三时序控制信号线，所述第三时序控制端连接于所述第一时序控制信号线，其中，N为正整数。

[0031] 在一些实施例中，所述第一晶体管至所述第十一晶体管均为P型MOS管。

[0032] 本发明的另一个方面还提供一种显示面板，其特征在于，包括上述任一项所述的扫描驱动电路。

[0033] 本发明与现有技术相比的有益效果至少包括：

[0034] 本发明的扫描驱动电路以及显示面板，通过提供新的移位寄存器单元电路，增加元器件数量，使得在显示面板制程波动、集成电路电源讯号噪声和长时间操作等情况下，加强移位寄存器单元输出信号波形的稳定性，提升移位寄存器单元电路的容忍度，增加显示面板的信赖性。

[0035] 应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本发明。

附图说明

[0036] 此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本发明的实施例，并与说明书一起用于解释本发明的原理。显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

[0037] 图1示出现有技术的移位寄存器单元的电路图；

[0038] 图2示出本发明的显示面板的示意图；

[0039] 图3示出本发明的扫描驱动电路的级联示意图；

[0040] 图4示出本发明的第一实施例的移位寄存器单元的电路图；

[0041] 图5示出图4所示的移位寄存器单元工作时的波形图；

[0042] 图6示出图5中t1阶段的移位寄存器单元的导通状态示意图；

[0043] 图7示出图5中t2阶段的移位寄存器单元的导通状态示意图；

[0044] 图8示出图5中t3阶段的移位寄存器单元的导通状态示意图；

[0045] 图9示出图5中t4阶段的移位寄存器单元的导通状态示意图；

[0046] 图10示出图5中t5阶段的移位寄存器单元的导通状态示意图；

[0047] 图11示出图5中t6阶段的移位寄存器单元的导通状态示意图；

[0048] 图12示出本发明的第二实施例的移位寄存器单元的电路图。

[0049] 附图标记：

[0050] 10 显示面板

[0051] 11 显示区

[0052] 20 时序控制器

[0053] 30 扫描驱动电路

[0054] CKV1 第一时序控制信号线

[0055] CKV2 第二时序控制信号线

[0056] CKV3 第三时序控制信号线

[0057] c1 第一时序控制端

[0058] c2 第二时序控制端

[0059] c3 第三时序控制端

[0060] IN 信号输入端

[0061] Gout 信号输出端

[0062] T1 第一晶体管

[0063] T2 第二晶体管

[0064] T3 第三晶体管

[0065] T4 第四晶体管

[0066] T5 第五晶体管

[0067] T6 第六晶体管

[0068] T7 第七晶体管

[0069] T8 第八晶体管

[0070] T9 第九晶体管

[0071] T10 第十晶体管

[0072] T11 第十一晶体管

[0073] C1 第一电容

[0074] C2 第二电容

[0075] VDD 第一电源

[0076] VEE 第二电源

[0077] N1 第一节点

[0078] N2 第二节点

[0079] N3 第三节点

具体实施方式

[0080] 现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的实施方式。相反，提供这些实施方式使得本发明将全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。在图中相同的附图标记表示相同或类似的结构，因而将省略对它们的重复描述。

[0081] 具体描述时使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。此外，在本发明的描述中，术语“上”、“下”等指示的方位或位置关系是基于附图所示的方位或位置关系，其仅是为了便于描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。

[0082] 需要说明的是，在不冲突的情况下，本发明的实施例及不同实施例中的特征可以相互组合。

[0083] 本案发明人通过细致深入研究，对于现有技术，即图1中移位寄存器电路所存在的问题，提供了一种解决方案。如图2至4以及图12所示，图2示出本发明的显示面板的示意图；图3示出本发明的扫描驱动电路的级联示意图；图4示出本发明的第一实施例的移位寄存器单元的电路图；

[0084] 图12示出本发明的第二实施例的移位寄存器单元的电路图。本发明公开一种扫描驱动电路30以及显示面板10。其中，扫描驱动电路30包括多级移位寄存器单元和一个时序控制器20，其中，每一级移位寄存器单元包括10或11个晶体管、2个电容、一信号输入端IN、一信号输出端Gout以及三个时序控制端。时序控制器20包括三条时序控制信号线。本发明的扫描驱动电路以及显示面板，通过提供新的移位寄存器单元电路，增加元器件数量，使得在显示面板制程波动、集成电路电源讯号噪声和长时间操作等情况下，加强移位寄存器单元输出信号波形的稳定性，提升移位寄存器单元电路的容忍度，增加显示面板的信赖性。

[0085] 以下结合附图对本发明的具体实施方式作进一步详细的说明。

[0086] 如图2所示，本发明提供一种显示面板10，该显示面板10包括显示区11和非显示区。其中，扫描驱动电路30、数据驱动器和发光驱动电路位于显示面板10的非显示区。显示区11包括阵列排列的发光像素和像素电路。发光像素在扫描驱动电路30、数据驱动器、发光驱动电路和像素电路的共同作用下发光。

[0087] 如图2和3所示，本发明还提供一种扫描驱动电路30，其包括多级移位寄存器单元和一个时序控制器20。

[0088] 在一些实施例中，如图4和12所示，移位寄存器单元包括10或11个晶体管、2个电容、一信号输入端IN、一信号输出端Gout、第一时序控制端c1、第二时序控制端c2以及第三时序控制端c3。每一级移位寄存器单元均输出一扫描信号，该扫描信号输入显示面板10的显示区11中的一行像素电路，驱动该行像素发光。上一级移位寄存器单元同时将扫描信号输出至下一级移位寄存器单元的信号输入端IN作为启动信号。最后一级移位寄存器单元因不存在下一级，因此输出的扫描信号仅输入该行像素电路。

[0089] 具体地，图3中以5个级联的移位寄存器单元为例，第一级移位寄存器单元S1的信号输入端IN1输入起始脉冲信号STV作为输入信号。第一级移位寄存器单元S1的信号输出端Gout1输出扫描信号作为第二级移位寄存器单元S2的输入信号，第一级移位寄存器单元S1的信号输出端Gout1与第二级移位寄存器单元S2的信号输入端IN2连接。第二级移位寄存器单元S2的信号输出端Gout2输出扫描信号作为第三级移位寄存器单元S3的输入信号，第二级移位寄存器单元S2的信号输出端Gout2与第三级移位寄存器单元S3的信号输入端IN3连接。第三级移位寄存器单元S3的信号输出端Gout3输出扫描信号作为第四级移位寄存器单元S4的输入信号，第三级移位寄存器单元S3的信号输出端Gout3与第四级移位寄存器单元S4的信号输入端IN4连接。第四级移位寄存器单元S4的信号输出端Gout4输出扫描信号作为第五级移位寄存器单元S5的输入信号，第四级移位寄存器单元S4的信号输出端Gout4与第五级移位寄存器单元S5的信号输入端IN5连接……后续级移位寄存器单元以此重复，形成扫描驱动电路30。

[0090] 在一些实施例中，如图3所示，时序控制器20包括第一时序控制信号线CKV1、第二时序控制信号线CKV2和第三时序控制信号线CKV3。第一时序控制信号线CKV1用于输出第一时序控制信号。第二时序控制信号线CKV2用于输出第二时序控制信号。第三时序控制信号线CKV3用于输出第三时序控制信号。其中，第一时序控制信号、第二时序控制信号和第三时序控制信号为输出频率相同、连续低电位占周期1/3的方波信号。

[0091] 在一些优选的实施例中，继续参考图3，进一步的，在第3N‑2级移位寄存器单元中，第一时序控制端c1连接于第一时序控制信号线CKV1，用于接收第一时序控制信号。第二时序控制端c2连接于第二时序控制信号线CKV2，用于接收第二时序控制信号。第三时序控制端c3连接于第三时序控制信号线CKV3，用于接收第三时序控制信号。其中，N为正整数。在第3N‑1级移位寄存器单元中，第一时序控制端c1连接于第三时序控制信号线CKV3，用于接收第三时序控制信号。第二时序控制端c2连接于第一时序控制信号线CKV1，用于接收第一时序控制信号。第三时序控制端c3连接于第二时序控制信号线CKV2，用于接收第二时序控制信号。其中，N为正整数。在第3N级移位寄存器单元中，第一时序控制端c1连接于第二时序控制信号线CKV2，用于接收第二时序控制信号。第二时序控制端c2连接于第三时序控制信号线CKV3，用于接收第三时序控制信号。第三时序控制端c3连接于第一时序控制信号线CKV1，用于接收第一时序控制信号。其中，N为正整数。扫描驱动电路30的每一级移位寄存器单元均按照上述规律接收三种时序控制信号。

[0092] 在本发明的第一实施例中，参考图4至11，图5示出图4所示的移位寄存器单元工作时的波形图；图6示出图5中t1阶段的移位寄存器单元的导通状态示意图；图7示出图5中t2阶段的移位寄存器单元的导通状态示意图；图8示出图5中t3阶段的移位寄存器单元的导通状态示意图；图9示出图5中t4阶段的移位寄存器单元的导通状态示意图；图10示出图5中t5阶段的移位寄存器单元的导通状态示意图；图11示出图5中t6阶段的移位寄存器单元的导通状态示意图。

[0093] 如图4所示，本发明第一实施例的移位寄存器单元包括第一晶体管T1至第十晶体管T10、第一电容C1和第二电容C2、一信号输入端IN、一信号输出端Gout、第一时序控制端c1和第二时序控制端c2。其中，第一晶体管T1的第一极连接于第三节点N3，第二极连接于信号输入端IN，栅极连接于第三时序控制端c3。第二晶体管T2的第一极连接于第一电源VDD，第二极连接于第三节点N3，栅极连接于第一时序控制端c1。第三晶体管T3的第一极连接于第三时序控制端c3，第二极连接于第一节点N1，栅极连接于第三节点N3。第四晶体管T4的第一极连接于第三节点N3，第二极连接于第二节点N2，栅极连接于第二电源VEE。第五晶体管T5的第一极连接于第一电源VDD，栅极连接于第二时序控制端c2。第六晶体管T6的第一极连接于第五晶体管T5的第二极，第二极连接于第二节点N2，栅极连接于第一节点N1。第七晶体管T7的第二极连接于第二电源VEE，栅极连接于第一时序控制端c1。第八晶体管T8的第一极连接于第一节点N1，第二极连接于第二电源VEE，栅极连接于第三时序控制端c3。第九晶体管T9的第一极连接于第一电源VDD，第二极连接于信号输出端Gout，栅极连接于第一节点N1。第十晶体管T10的第一极连接于信号输出端Gout，第二极连接于第二时序控制端c2，栅极连接于第二节点N2。第一电容C1的第一极连接于第一电源VDD，第二极连接于第一节点N1。第二电容C2的第一极连接于第二节点N2，第二极连接于信号输出端Gout。特别地，在本实施例中，第七晶体管T7的第一极连接于第一节点N1。其中，第一电源VDD提供正电压信号，第二电源VEE提供负电压信号。

[0094] 在本实施例中，第一晶体管T1至第十晶体管T10均为P型MOS管。其中，PMOS晶体管的控制端为栅极，其第一极为源极，第二极为漏极，或者其第一极为漏极，第二极为源极。PMOS晶体管的导通电位为低电位，其关闭电位为高电位。在其他一些实施例中，本领域所属技术人员很容易地可以将本发明所提供的移位寄存器单元改成全为N型MOS晶体管或者CMOS晶体管。

[0095] 在本实施例中，参照图5，图5所示的波形图中包括6个过程：t1至t6。在这6个过程中，上述的移位寄存器单元的信号输出端Gout的输出信号完成一次从置位到复位的过程。需要说明的是，为方便理解，附图中高电位信号“H”表示，低电位信号用“L”表示。下面结合图5的波形图和图4的电路图对上述6个过程中移位寄存器单元的输入和输出的关系进行分析：

[0096] 在t1过程中，参照图5和6，起始脉冲信号STV或信号输入端IN输入低电位，第一时序控制信号线CKV1输入高电位，第二时序控制信号线CKV2输入高电位，第三时序控制信号线CKV3输入低电位。此时，第二晶体管T2和第七晶体管T7被第一时序控制信号线CKV1输入的高电位所关闭，第一晶体管T1和第八晶体管T8被第三时序控制信号线CKV3输入的低电位打开。第三节点N3被写入起始脉冲信号STV或信号输入端IN的低电位，第三晶体管T3被打开。第五晶体管T5被第二时序控制信号线CKV2输入的高电位关闭。第四晶体管T4被第二电源VEE的低电位所打开，并且在所有过程中一直维持开启状态。进而，第一节点N1被写入第三时序控制信号线CKV3和第二电源VEE的低电位。第二节点N2被写入起始脉冲信号STV或信号输入端IN的低电位。由此，第九晶体管T9和第十晶体管T10均被打开。最终，信号输出端Gout输出第一电源VDD和第二时序控制信号线CKV2的高电位。

[0097] 在t2过程中，参照图5和7，起始脉冲信号STV或信号输入端IN输入高电位，第一时序控制信号线CKV1输入高电位，第二时序控制信号线CKV2输入低电位，第三时序控制信号线CKV3输入高电位。此时，第一晶体管T1、第二晶体管T2、第七晶体管T7和第八晶体管T8被第一时序控制信号线CKV1和第三时序控制信号线CKV3输入的高电位关闭。第三节点N3维持上一过程的低电位，第三晶体管T3被打开，第一节点N1写入第三时序控制信号线CKV3的高电位，第六晶体管T6被关闭。第四晶体管T4被第二电源VEE的低电位打开，第二节点N2写入第三节点N3的低电位。由此，第九晶体管T9被第一节点N1的高电位关闭，第十晶体管T10被第二节点N2的低电位打开。最终，信号输出端Gout输出第二时序控制信号线CKV2的低电位。

[0098] 在t3过程中，参照图5和8，起始脉冲信号STV或信号输入端IN输入高电位，第一时序控制信号线CKV1输入低电位，第二时序控制信号线CKV2输入高电位，第三时序控制信号线CKV3输入高电位。此时，第一晶体管T1、第三晶体管T3、第五晶体管T5和第八晶体管T8被第二时序控制信号线CKV2和第三时序控制信号线CKV3输入的高电位关闭。第二晶体管T2、第四晶体管T4和第七晶体管T7被第一时序控制信号线CKV1和第二电源VEE的低电位打开。进而，第一节点N1被写入第二电源VEE的低电位。第二节点N2被写入第一电源VDD的高电位。
由此，第九晶体管T9被第一节点N1的低电位打开，第十晶体管T10被第二节点N2的高电位关闭。最终，信号输出端Gout输出第一电源VDD的高电位。

[0099] 在t4过程中，参照图5和9，起始脉冲信号STV或信号输入端IN输入高电位，第一时序控制信号线CKV1输入高电位，第二时序控制信号线CKV2输入高电位，第三时序控制信号线CKV3输入低电位。此时，第二晶体管T2、第五晶体管T5和第七晶体管T7被第一时序控制信号线CKV1和第二时序控制信号线CKV2输入的高电位关闭。第一晶体管T1、第四晶体管T4和第八晶体管T8被第三时序控制信号线CKV3和第二电源VEE输入的低电位开启。进而，第三节点N3被起始脉冲信号STV或信号输入端IN写入高电位，第三晶体管T3被关闭。进而，第一节点N1被写入第二电源VEE的低电位。第二节点N2被写入第三节点N3的高电位。由此，第九晶体管T9被第一节点N1的低电位打开，第十晶体管T10被第二节点N2的高电位关闭。最终，信号输出端Gout输出第一电源VDD的高电位。

[0100] 在t5过程中，参照图5和10，起始脉冲信号STV或信号输入端IN输入高电位，第一时序控制信号线CKV1输入高电位，第二时序控制信号线CKV2输入低电位，第三时序控制信号线CKV3输入高电位。此时，第一晶体管T1、第二晶体管T2、第七晶体管T7和第八晶体管T8被第一时序控制信号线CKV1和第三时序控制信号线CKV3输入的高电位关闭。第三节点N3维持上一过程的高电位，第三晶体管T3被关闭。第五晶体管T5被第二时序控制信号线CKV2输入的低电位。第一节点N1维持上一过程的低电位，第六晶体管T6被打开。第二节点N2被写入第一电源VDD的高电位。由此，第九晶体管T9被第一节点N1的低电位打开，第十晶体管T10被第二节点N2的高电位关闭。最终，信号输出端Gout输出第一电源VDD的高电位。

[0101] 在t6过程中，参照图5和11，起始脉冲信号STV或信号输入端IN输入高电位，第一时序控制信号线CKV1输入低电位，第二时序控制信号线CKV2输入高电位，第三时序控制信号线CKV3输入高电位。此时，第一晶体管T1和第八晶体管T8被第三时序控制信号线CKV3输入的高电位关闭。第二晶体管T2和第七晶体管T7被第一时序控制信号线CKV1输入的低电位开启。第三节点N3被写入第一电源VDD的高电位，第三晶体管T3被关闭。第五晶体管T5被第二时序控制信号线CKV2输入的高电位关闭。第四晶体管T4被第二电源VEE的低电位开启。进而，第一节点N1被写入第二电源VEE的低电位。第二节点N2被写入第一电源VDD的高电位。由此，第九晶体管T9被第一节点N1的低电位打开，第十晶体管T10被第二节点N2的高电位关闭。最终，信号输出端Gout输出第一电源VDD的高电位。

[0102] 移位寄存器单元在t6之后的工作步骤重复t4过程至t4过程，直至开始下一帧画面开始显示时，起始脉冲信号STV或者信号输入端IN输入低电位，重新进入下一轮t1过程。

[0103] 在本实施例中，移位寄存器单元的输入和输出的关系为：如果起始脉冲信号STV或者信号输入端IN在某一过程中为低电位，那么在第一时序控制信号线CKV1、第二时序控制信号线CKV2和第三时序控制信号线CKV3的作用下，信号输出端Gout在下一过程中也输出低电位。在其它过程中，起始脉冲信号STV或者信号输入端IN以及信号输出端Gout均维持高电位，直到起始脉冲信号STV或者信号输入端IN再次输入低电位，信号输出端Gout才再次输出低电位。相当于移位寄存器单元将来自起始脉冲信号STV或者信号输入端IN的低电位信号做延时处理后从信号输出端Gout输出。

[0104] 在本实施例中，移位寄存器单元的10T2C电路，相较现有技术，增加2个晶体管，并改变部分走线设置，取消现有技术电路中的N2’节点，使得N1’节点在输出端VOUT输出高电平时，皆有电压源保持高电平关闭第十晶体管T10，避免了电位漂移的可能，能够在显示面板制程波动、集成电路电源讯号噪声和长时间操作等情况下，有效提供稳定的输出信号波形，提升移位寄存器单元电路的容忍度，增加显示面板的信赖性。

[0105] 在本发明的第二实施例中，参考图2、3和12，本实施例的移位寄存器单元包括第一晶体管T1至第十一晶体管T11、第一电容C1和第二电容C2、一信号输入端IN、一信号输出端Gout、第一时序控制端c1和第二时序控制端c2。特别地，第十一晶体管T11的第一极连接于第一节点N1，第二极连接于第七晶体管T7的第一极，栅极连接于第一节点N1。其它元器件的连接方式均与本发明第一实施例相同。

[0106] 在本实施例中，上述的移位寄存器单元的工作过程也分为6个过程。在这6个过程中，上述的移位寄存器单元的信号输出端Gout的输出信号完成一次从置位到复位的过程。本实施例的输出结果与第一实施例相同。特别地，本实施例的第3过程中，第一节点N1保持前一时刻高电位，第九晶体管T9处于关闭状态，信号输出端Gout保持前一时刻高电位。

[0107] 在本实施例中，移位寄存器单元的输入和输出的关系与第一实施例相同，即相当于移位寄存器单元将来自起始脉冲信号STV或者信号输入端IN的低电位信号做延时处理后从信号输出端Gout输出。

[0108] 在本实施例中，移位寄存器单元的11T2C电路，相较现有技术，增加3个晶体管，并改变部分走线设置，所实现的技术效果也与第一实施例相同，此处不再赘述。

[0109] 基于同一发明构思，本发明的实施例还提供了一种显示装置，包括本发明实施例提供的上述显示面板10。该显示装置可以为：手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。该显示装置的实施可以参见上述显示面板10的实施例，重复之处不再赘述。

[0110] 本发明的扫描驱动电路以及显示面板，通过提供新的移位寄存器单元电路，增加元器件数量，使得在显示面板制程波动、集成电路电源讯号噪声和长时间操作等情况下，加强移位寄存器单元输出信号波形的稳定性，提升移位寄存器单元电路的容忍度，增加显示面板的信赖性。

[0111] 以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。