一种半导体存储器件及其制作方法

摘要

本发明公开了一种半导体存储器件及其制作方法，属于半导体技术领域，所述半导体存储器件包括：衬底，所述衬底包括并列设置的第一有源区和第二有源区，所述第一有源区包括紧邻设置的驱动区和传输区；第一沟道掺杂区，设置在所述第二有源区内；第二沟道掺杂区，设置在所述第一有源区内；第一外延层，设置在所述驱动区上；第二外延层，设置在所述第一外延层上；多个栅极结构，设置在所述第二外延层和所述衬底上；以及重掺杂区，设置在所述栅极结构的两侧。通过本发明提供的一种半导体存储器件及其制作方法，提高半导体存储器件的静态噪声容限，提高半导体存储器件的性能。

权利要求

1.一种半导体存储器件，其特征在于，包括：衬底，所述衬底包括并列设置的第一有源区和第二有源区，所述第一有源区包括紧邻设置的驱动区和传输区，所述驱动区和所述传输区的宽度相等；

第一沟道掺杂区，设置在所述第二有源区内；

第二沟道掺杂区，设置在所述第一有源区内；

第一外延层，仅设置在所述驱动区上，所述第一外延层为碳掺杂的硅外延层，碳原子的质量百分比为1% 2%；

~

第二外延层，设置在所述第一外延层上，所述第二外延层为本征硅层；

多个栅极结构，设置在所述第二外延层和所述衬底上，只在所述第二外延层上的所述栅极结构中的栅极材料层为N型掺杂；以及重掺杂区，设置在所述栅极结构的两侧。

2.根据权利要求1所述的半导体存储器件，其特征在于，且所述第一外延层的厚度为

5nm 15nm。

~

3.根据权利要求1所述的半导体存储器件，其特征在于，且所述第二外延层的厚度为

10nm 20nm。

~

4.根据权利要求1所述的半导体存储器件，其特征在于，所述第一沟道掺杂区为N型掺杂，所述第二沟道掺杂区为P型掺杂，且所述第二沟道掺杂区的掺杂浓度大于所述第一沟道掺杂区的掺杂浓度。

5.根据权利要求1所述的半导体存储器件，其特征在于，所述重掺杂区包括第一重掺杂区，所述第一重掺杂区的深度大于所述第二外延层、所述第一外延层和所述第二沟道掺杂区的厚度之和。

6.一种半导体存储器件的制作方法，其特征在于，包括：提供一衬底，所述衬底包括并列设置的第一有源区和第二有源区，所述第一有源区包括紧邻设置的驱动区和传输区，所述驱动区和所述传输区的宽度相等；

在所述第二有源区内形成第一沟道掺杂区；

在所述第一有源区内形成第二沟道掺杂区；

仅在所述驱动区上形成第一外延层，所述第一外延层为碳掺杂的硅外延层，碳原子的质量百分比为1% 2%；

~

在所述第一外延层上形成第二外延层，所述第二外延层为本征硅层；

在所述第二外延层和所述衬底上形成多个栅极结构，只在所述第二外延层上的所述栅极结构中的栅极材料层为N型掺杂；以及在所述栅极结构的两侧形成重掺杂区。

7.根据权利要求6所述的半导体存储器件的制作方法，其特征在于，所述制作方法还包括：在所述衬底内形成浅沟槽隔离结构，在形成所述浅沟槽隔离结构后，所述衬底上设置有垫氧化层；

在所述衬底上形成第一光阻层，所述第一光阻层暴露所述第二有源区；

以所述第一光阻层为掩膜，向所述第二有源区内注入第一沟道杂质离子，形成所述第一沟道掺杂区；

去除所述第一光阻层，形成第二光阻层，所述第二光阻层暴露所述第一有源区；

以所述第二光阻层为掩膜，向所述第一有源区内注入第二沟道杂质离子，形成所述第二沟道掺杂区；以及去除所述第二光阻层，对所述衬底进行退火处理。

8.根据权利要求7所述的半导体存储器件的制作方法，其特征在于，所述制作方法还包括：在所述衬底退火处理后，在所述衬底上形成第三光阻层，所述第三光阻层暴露所述驱动区；

去除所述驱动区上的所述垫氧化层；

去除第三光阻层，在所述驱动区上形成所述第一外延层；以及在所述第一外延层上形成所述第二外延层。

说明书

一种半导体存储器件及其制作方法

技术领域

[0001] 本发明属于半导体技术领域，特别涉及一种半导体存储器件及其制作方法。

背景技术

[0002] 静态随机存取存储器（Static Random‑Access Memory，SRAM）不用刷新电路，速度快，常用于各种集成电路的存储器。SRAM中是通过晶体管进行存储数据，晶体管包括驱动晶体管、负载晶体管及传输晶体管。其中，驱动晶体管和负载晶体管共用同一栅极线，从而造成栅极掺杂离子相互扩散，因此，驱动晶体管的阈值电压失配情况比传输晶体管更严重，而阈值电压的波动会降低静态随机存取存储器的静态噪声容限（Static Noise Margin，SNM），严重时甚至会造成静态随机存取存储器失效，造成静态随机存取存储器的良率不稳定。

发明内容

[0003] 本发明的目的在于提供一种半导体存储器件及其制作方法，能够抑制随机掺杂涨落所造成的阈值电压波动，提高驱动晶体管性能的均匀性，提升静态噪声容限，提高半导体存储器件的性能。

[0004] 为解决上述技术问题，本发明提供一种半导体存储器件，包括：

[0005] 衬底，所述衬底包括并列设置的第一有源区和第二有源区，所述第一有源区包括紧邻设置的驱动区和传输区；

[0006] 第一沟道掺杂区，设置在所述第二有源区内；

[0007] 第二沟道掺杂区，设置在所述第一有源区内；

[0008] 第一外延层，设置在所述驱动区上；

[0009] 第二外延层，设置在所述第一外延层上；

[0010] 多个栅极结构，设置在所述第二外延层和所述衬底上；以及

[0011] 重掺杂区，设置在所述栅极结构的两侧。

[0012] 在本发明一实施例中，所述驱动区和所述传输区的宽度相等。

[0013] 在本发明一实施例中，所述第一外延层为碳掺杂的硅外延层，且所述第一外延层的厚度为5nm 15nm。~

[0014] 在本发明一实施例中，所述第二外延层为本征硅层，且所述第二外延层的厚度为10nm 20nm。
~

[0015] 在本发明一实施例中，在所述第二外延层上的所述栅极结构中的栅极材料层为N型掺杂。

[0016] 在本发明一实施例中，所述第一沟道掺杂区为N型掺杂，所述第二沟道掺杂区为P型掺杂，且所述第二沟道掺杂区的掺杂浓度大于所述第一沟道掺杂区的掺杂浓度。

[0017] 在本发明一实施例中，所述重掺杂区包括第一重掺杂区，所述第一重掺杂区的深度大于所述第二外延层、所述第一外延层和所述第二沟道掺杂区的厚度之和。

[0018] 本发明还提供一种半导体存储器件的制作方法，包括：

[0019] 提供一衬底，所述衬底包括并列设置的第一有源区和第二有源区，所述第一有源区包括紧邻设置的驱动区和传输区；

[0020] 在所述第二有源区内形成第一沟道掺杂区；

[0021] 在所述第一有源区内形成第二沟道掺杂区；

[0022] 在所述驱动区上形成第一外延层；

[0023] 在所述第一外延层上形成第二外延层；

[0024] 在所述第二外延层和所述衬底上形成多个栅极结构；以及

[0025] 在所述栅极结构的两侧形成重掺杂区。

[0026] 在本发明一实施例中，所述制作方法还包括：

[0027] 在所述衬底内形成浅沟槽隔离结构，在形成所述浅沟槽隔离结构后，所述衬底上设置有垫氧化层；

[0028] 在所述衬底上形成第一光阻层，所述第一光阻层暴露所述第二有源区；

[0029] 以所述第一光阻层为掩膜，向所述第二有源区内注入第一沟道杂质离子，形成所述第一沟道掺杂区；

[0030] 去除所述第一光阻层，形成第二光阻层，所述第二光阻层暴露所述第一有源区；

[0031] 以所述第二光阻层为掩膜，向所述第一有源区内注入第二沟道杂质离子，形成所述第二沟道掺杂区；以及

[0032] 去除所述第二光阻层，对所述衬底进行退火处理。

[0033] 在本发明一实施例中，所述制作方法还包括：

[0034] 在所述衬底退火处理后，在所述衬底上形成第三光阻层，所述第三光阻层暴露所述驱动区；

[0035] 去除所述驱动区上的所述垫氧化层；

[0036] 去除第三光阻层，在所述驱动区上形成所述第一外延层；以及

[0037] 在所述第一外延层上形成所述第二外延层。

[0038] 综上所述，本发明提供一种半导体存储器件及其制作方法，对半导体存储器件的结构和制作方法进行改进，本发明意想不到的技术效果是：能够减少在晶体管的制作过程中的有源区的图案波动和可变性，降低传输晶体管的阈值电压波动。能够抑制随机掺杂涨落所造成的阈值电压波动，提高驱动晶体管性能的均匀性，从而提高SRAM的噪声容限和良率。能够提高驱动晶体管的电子迁移率，从而提高驱动晶体管的饱和电流和静态随机存取存储器的β比值，提高存储器件的噪声容限。能够在驱动晶体管中形成更大的工作电流，进一步提升静态噪声容限的值，提高半导体存储器件的性能。

[0039] 当然，实施本发明的任一产品并不一定需要同时达到以上所述的所有优点。

附图说明

[0040] 为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

[0041] 图1为一实施例中半导体存储器件的布局图。

[0042] 图2为一实施例中半导体存储器件的等效线路图。

[0043] 图3为本实施例中沿图1的A‑A方向保留垫氧化层的剖面图。

[0044] 图4为本实施例中沿图1的B‑B方向形成浅沟槽隔离结构和保留垫氧化层的剖面图。

[0045] 图5为本实施例中沿图1的A‑A方向形成第一光阻层的剖面图。

[0046] 图6为本实施例中沿图1的B‑B方向形成第一沟道掺杂区的剖面图。

[0047] 图7为本实施例中沿图1的A‑A方向形成第二沟道掺杂区的剖面图。

[0048] 图8为本实施例中沿图1的B‑B方向形成第二光阻层的剖面图。

[0049] 图9为本实施例中沿图1的A‑A方向去除驱动区上垫氧化层的剖面图。

[0050] 图10为本实施例中沿图1的B‑B方向形成第三光阻层的剖面图。

[0051] 图11为本实施例中沿图1的A‑A方向形成第一外延层和第二外延层的剖面图。

[0052] 图12为本实施例中在形成外延层时，沿图1的B‑B方向的剖面图。

[0053] 图13为本实施例中沿图1的A‑A方向去除垫氧化层的剖面图。

[0054] 图14为本实施例中沿图1的B‑B方向去除垫氧化层的剖面图。

[0055] 图15为本实施例中沿图1的A‑A方向形成栅极介质层和栅极材料层的剖面图。

[0056] 图16为本实施例中沿图1的B‑B方向形成栅极介质层和栅极材料层的剖面图。

[0057] 图17为本实施例中沿图1的A‑A方向在驱动区上形成掺杂栅极层的剖面图。

[0058] 图18为本实施例中沿图1的B‑B方向形成第四光阻层的剖面图。

[0059] 图19为本实施例中沿图1的A‑A方向形成栅极结构的剖面图。

[0060] 图20为本实施例中沿图1的B‑B方向形成栅极结构的剖面图。

[0061] 图21为本实施例中沿图1的A‑A方向形成侧墙结构的剖面图。

[0062] 图22为本实施例中沿图1的B‑B方向形成侧墙结构的剖面图。

[0063] 图23为本实施例中沿图1的A‑A方向形成第一重掺杂区的剖面图。

[0064] 图24为本实施例中沿图1的B‑B方向形成第二重掺杂区的剖面图。

[0065] 标号说明：

[0066] 10、衬底；111、第一有源区；112、第二有源区；113、第三有源区；114、第四有源区；101、第一阱区；1101、驱动区；1102、传输区；102、第二阱区；103、第三阱区；104、驱动栅极结构；105、传输栅极结构；106、负载栅极结构；107、连接栅极结构；201、第一栅极线；202、第二栅极线；203、第三栅极线；204、第四栅极线；301、连接孔；11、垫氧化层；12、浅沟槽隔离结构；13、第一光阻层；14、第一沟道掺杂区；15、第二光阻层；16、第二沟道掺杂区；17、第三光阻层；18、第一外延层；19、第二外延层；20、栅极介质层；21、栅极材料层；211、掺杂栅极层；
22、第四光阻层；23、侧墙结构；24、第一重掺杂区；25、第二重掺杂区。

具体实施方式

[0067] 下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。

[0068] 需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

[0069] 在本发明中，需要说明的是，如出现术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等，其所指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，如出现术语“第一”、“第二”仅用于描述和区分目的，而不能理解为指示或暗示相对重要性。

[0070] 静态随机存取存储器作为读写速度最快的内存介质，在计算时能够做到精度无损、读写延迟短，适用于诸如自动驾驶、无人机等对计算准确性和反应速度要求高的场景。本发明提供一种半导体存储器件及其制作方法，能够减少静态随机存取存储器中晶体管的阈值电压的波动，可以提高SRAM的静态噪声容限和良率。

[0071] 请参阅图1至图2所示，在本发明一实施例中，提供静态随机存取存储器的布局图和等效电路图，其中，静态随机存取存储器包括两个负载晶体管，即第一负载晶体管PU1和第二负载晶体管PU2，两个驱动晶体管，即第一驱动晶体管PD1和第二驱动晶体管PD2，两个传输晶体管，即第一传输晶体管PG1和第二传输晶体管PG2。且两个负载晶体管为PMOS晶体管，两个驱动晶体管为NMOS晶体管，从而形成两个交叉锁存的CMOS反相器的触发器电路，确保存储单元具有用于表示“0”和“1”的两个稳定状态，两个传输晶体管为NMOS晶体管，在读和写操作期间用于控制对存储单元的存取。其中，负载晶体管与外部供电电压VDD连接，驱动晶体管与接地线Vss连接，两个传输晶体管的漏极分别电连接到正常位线BT和BB，两个传输晶体管的栅极电连接到读字线信号WL。

[0072] 请参阅图1所示，在本发明一实施例中，半导体存储器件包括并排设置的多个阱区和多个有源区，用于设置多个半导体器件，且半导体器件分布在有源区上。其中，阱区包括并排设置第一阱区101、第二阱区102和第三阱区103。且在第一阱区101上设置有第一有源区111，在第二阱区102上设置有第二有源区112和第三有源区113，在第三阱区103上设置有第四有源区114，第一有源区111、第二有源区112、第三有源区113和第四有源区114并排设置，且有源区之间例如通过浅沟槽隔离结构进行隔离。第二有源区112位于第一有源区111的一侧，第三有源区113位于第二有源区112远离第一有源区111的一侧。且第二有源区112与第三有源区113的一侧延伸至第二阱区102的一侧，第二有源区112与第三有源区113的另一侧与第二阱区102的边缘具有一定的距离。

[0073] 请参阅图1所示，在本发明一实施例中，在有源区上设置多个半导体器件，且半导体器件形成于有源区上。具体地，第一传输晶体管PG1和第一驱动晶体管PD1设置在第一有源区111上，在关于衬底10中心对称的位置上，第二传输晶体管PG2和第二驱动晶体管PD2设置在第四有源区114上。第一负载晶体管PU1设置在第二有源区112上，且与第一驱动晶体管PD1的位置平行，在关于衬底10中心对称的位置上，第二负载晶体管PU2设置在第三有源区113上，且与第二驱动晶体管PD2的位置平行。其中，半导体器件的源极与漏极设置在有源区内。

[0074] 请参阅图1和图3所示，在本发明一实施例中，第一有源区111包括驱动区1101和传输区1102，其中，驱动区1101和传输区1102例如设置为矩形，且驱动区1101和传输区1102的宽度相等，长度也相等。即驱动区1101和传输区1102的两侧对齐，因此静态噪声容限会降低，但是结合后面对驱动区1101上晶体管的制作工艺上的改进，以提高存储器的β比值，其中，β比值为驱动晶体管的电流与传输晶体管的电流的比值。通过提高β比值，从而提高静态随机存取存储器的静态噪声容限，提升静态随机存取存储器的抗干扰性。同时，驱动区1101和传输区1102的宽度一致，能够减少在后续晶体管的制作过程中的有源区的图案波动和可变性，降低传输晶体管的阈值电压波动。

[0075] 请参阅图1所示，在本发明一实施例中，在第四有源区114中，同样设置驱动区和传输区，且和第一有源区111中心对称，在此不多做阐述。第二有源区112和第三有源区113的形状呈矩形，且第二有源区112和第三有源区113之间的距离、第二有源区112与第三有源区113至边界的距离大于第二有源区112和第三有源区113的宽度。

[0076] 请参阅图1所示，在本发明一实施例中，在衬底10及半导体器件上方形成栅极层，栅极层用于形成半导体器件的栅极，并用于部分半导体器件的电性连接。栅极层包括第一栅极线201、第二栅极线202、第三栅极线203和第四栅极线204。其中，第一栅极线201连接第一驱动晶体管PD1的栅极、第一负载晶体管PU1的栅极以及第二负载晶体管PU2的漏极，第二栅极线202连接第二驱动晶体管PD2的栅极、第二负载晶体管PU2的栅极和第一负载晶体管PU1的漏极。第三栅极线203连接第一传输晶体管PG1，第四栅极线204连接第二传输晶体管PG2。且在栅极线和有源区上设置多个连接孔301，用于将多个半导体器件的电极进行布线连接，以形成半导体存储器件。

[0077] 请参阅图1、图3至图4所示，在本发明一实施例中，图3显示为图1在A‑A方向的剖面图，图4显示为图1在B‑B方向的剖面图。在本实施例中，以半导体存储器件在A‑A方向和B‑B方向的剖视图为例，对半导体存储器件的制作过程进行说明。其中，衬底10为任意适用的半导体材料，例如为蓝宝石、硅片、碳化硅（SiC）、氮化镓（GaN）、氮化铝（AlN）、氮化铟（InN）或硅锗（GeSi）等基板，还包括这些半导体构成的叠层结构等，或者为绝缘体上硅，绝缘体上层叠硅、绝缘体上层叠锗化硅、绝缘体上锗化硅以及绝缘体上锗等，具体可根据半导体器件的制作要求进行选择。在本实施例中，衬底10例如为硅片半导体衬底。

[0078] 请参阅图3至图4所示，在本发明一实施例中，在衬底10内形成多个浅沟槽隔离结构12，以隔离不同晶体管。其中，浅沟槽隔离结构12可选择任意的形成工艺进行制作，且形成浅沟槽隔离结构12后，在衬底10上保留形成浅沟槽隔离结构12时，在衬底10上形成的垫氧化层11，在本实施例中，垫氧化层11的厚度例如为10nm 20nm。~

[0079] 请参阅图1、图5至图6所示，在本发明一实施例中，图5显示为图1在A‑A方向的剖面图，图6显示为图1在B‑B方向的剖面图。在形成浅沟槽隔离结构12后，在衬底10上形成第一光阻层13，对第一光阻层13进行曝光显影，确保第一光阻层13暴露负载晶体管所在的第二有源区112和第三有源区113。以第一光阻层13为掩膜，以第一注入能量注入第一沟道杂质离子，形成第一沟道掺杂区14。其中，第一沟道杂质离子例如为磷（P）、锡（Sn）或砷（As）等N型杂质，第一注入能量例如为10KeV 50KeV，第一沟道杂质离子的注入剂量例如为1×~
13 2 14 2
10 atoms/cm 1×10 atoms/cm。在本实施例中，第一沟道掺杂区14由衬底10的表面向衬~
底10内延伸，且第一沟道掺杂区14的掺杂深度例如为5nm 10nm。通过形成第一沟道掺杂区~
14，在衬底10的表面上形成N型沟道，并定义为负载区，以用于形成负载晶体管。在形成第一沟道掺杂区14后，去除第一光阻层13，且第一光阻层13例如通过灰化或湿法刻蚀去除。

[0080] 请参阅图1、图7至图8所示，在本发明一实施例中，图7显示为图1在A‑A方向的剖面图，图8显示为图1在B‑B方向的剖面图。在形成第一沟道掺杂区14后，在衬底10上重新形成第二光阻层15，对第二光阻层15进行曝光显影，确保第二光阻层15暴露驱动晶体管和传输晶体管所在第一有源区111和第四有源区114。以第二光阻层15为掩膜，以第二注入能量注入第二沟道杂质离子，形成第二沟道掺杂区16。其中，第二沟道杂质离子例如为硼（B）、铟+（In）或氟化硼离子（BF2）等P型杂质，第二注入能量例如为5KeV~40KeV，第二沟道杂质离子
14 2 15 2
的注入剂量例如为1×10 atoms/cm 1×10 atoms/cm。在本实施例中，第二沟道掺杂区16~
由衬底10的表面向衬底10内延伸，且第二沟道掺杂区16的掺杂深度例如为5nm 10nm。通过~
形成第二沟道掺杂区16，在衬底10的表面上形成P型沟道，形成第一有源区111，并将形成驱动晶体管的第一有源区111定义为驱动区1101，将形成传输晶体管的第一有源区111定义为传输区1102，且传输区1102的宽度等于驱动区1101的宽度。通过形成高浓度的第二沟道掺杂区16，以提高驱动晶体管和传输晶体管的性能。在形成第二沟道掺杂区16后，去除第二光阻层15，且第二光阻层15例如通过灰化或湿法刻蚀去除。

[0081] 请参阅图7至图8所示，在本发明一实施例中，在去除第二光阻层15后，对衬底10进行退火处理，且退火温度例如为800℃ 1100℃，退火时间例如为30min 60min。通过退火处~ ~理，能够激活第一沟道掺杂区14和第二沟道掺杂区16中的掺杂离子，能够修复制作过程中产生的晶格缺陷。

[0082] 请参阅图9至图10所示，在本发明一实施例中，图9显示为图1在A‑A方向的剖面图，图10显示为图1在B‑B方向的剖面图。在退火处理后，在衬底10上形成第三光阻层17，第三光阻层17暴露驱动区1101。以第三光阻层17为掩膜，去除驱动区1101上的垫氧化层11。其中，垫氧化层11例如通过干法刻蚀或湿法刻蚀去除。在本实施例中，例如通过湿法刻蚀去除，且湿法刻蚀的刻蚀液例如为缓冲氧化物刻蚀液（Buffered Oxide Etch，BOE）或氢氟酸等。然后，例如通过湿法刻蚀或灰化处理去除第三光阻层17。

[0083] 请参阅图11至图12所示，在本发明一实施例中，图11显示为图1在A‑A方向的剖面图，图12显示为图1在B‑B方向的剖面图。在去除第三光阻层17后，在驱动区1101上形成第一外延层18。其中，第一外延层18例如为碳掺杂的硅外延层，且碳原子的质量百分比例如为1%2%，第一外延层18的厚度例如为5nm 15nm。在本实施例中，第一外延层18例如通过选择性~ ~
外延生长法（Selective Epitaxial Growth，SEG）形成，其中，外延生长的气体源例如为二氯二氢硅（Dichlorodihydrosilane，DCS）和乙烯（C2H4）的混合。且二氯二氢硅的流量例如为
200sccm 600sccm，乙烯的流量例如为30sccm 80sccm，外延生长的温度例如为500℃ 700~ ~ ~
℃。通过外延生长法形成第一外延层18，因其余区域存在垫氧化层11，第一外延层18仅在驱动区1101上形成。在外延生长过程中，生长的硅层中会掺杂部分碳原子，即第一外延层18为碳掺杂的硅外延层，其中，碳原子掺杂处于硅晶格间隙位置。

[0084] 请参阅图11至图12所示，在本发明一实施例中，在形成第一外延层18后，在第一外延层18上形成第二外延层19。其中，第二外延层19例如为本征硅层，且第二外延层19例如通过选择性外延生长法形成。具体的，外延生长气体源例如为硅烷（SiH4）、三氯氢硅（SiHCl3）或二氯二氢硅等中的一种或几种混合，又例如为二氯二氢硅，且二氯二氢硅的流量例如为200sccm 600sccm，外延生长的温度例如为700℃ 900℃，获得的第二外延层19的厚度例如~ ~
为10nm 20nm。在驱动区1101上，第二外延层19底部形成有第一外延层18，第一外延层18可~
以抑制第二沟道掺杂区16中的沟道掺杂离子向第二外延层19的扩散，从而抑制随机掺杂涨落所造成的阈值电压波动，提高驱动晶体管PD性能的均匀性，从而提高SRAM的噪声容限和良率。第二外延层19为未掺杂的本征硅层，电子迁移率高于经过沟道掺杂的硅层的电子迁移率，从而提高驱动晶体管PD的饱和电流Ion和静态随机存取存储器的β比值，提高存储器件的噪声容限。

[0085] 请参阅图11、图13和图14所示，在本发明一实施例中，图13显示为图1在A‑A方向的剖面图，图14显示为图1在B‑B方向的剖面图。在形成第二外延层19后，去除衬底10上剩余区域的垫氧化层11，其中，垫氧化层11例如通过干法刻蚀或湿法刻蚀去除。在本实施例中，垫氧化层11例如通过湿法刻蚀去除，且湿法刻蚀液例如为氢氟酸或缓冲氧化物刻蚀液等。

[0086] 请参阅图15至图16所示，在本发明一实施例中，图15显示为图1在A‑A方向的剖面图，图16显示为图1在B‑B方向的剖面图。在去除垫氧化层后，在第二外延层19和衬底10上形成栅极介质层20和栅极材料层21，其中，栅极材料层21设置在栅极介质层20上。在本实施例中，栅极介质层20例如为氧化硅层，且栅极介质层20例如通过热氧化法、原位水汽生长法（In‑Situ Steam Generation ，ISSG）或化学气相沉积等方法形成，且栅极介质层20的厚度例如为2nm 10nm。栅极材料层21例如为多晶硅层，且多晶硅层例如为未掺杂的多晶硅，栅极~材料层21例如通过化学气相沉积或物理气相沉积（Physical Vapor Deposition，PVD）等方式形成。在本实施例中，栅极材料层21的厚度例如为100nm 400nm。在其他实施例中，栅极介~
质层20和栅极材料层21的材料和厚度可以根据实际需要进行设定。

[0087] 请参阅图17至图18所示，在本发明一实施例中，图17显示为图1在A‑A方向的剖面图，图18显示为图1在B‑B方向的剖面图。在形成栅极材料层21后，在栅极材料层21上形成第四光阻层22，第四光阻层22暴露驱动区1101上的栅极材料层21。以第四光阻层22为掩膜，对驱动区1101上的栅极材料层21进行掺杂，形成掺杂栅极层211。其中，掺杂栅极层211中的掺杂离子例如为磷、锡或砷等N型杂质。在形成掺杂栅极层211后，去除第四光阻层22。通过只对驱动区1101上的栅极材料层21进行掺杂，驱动晶体管中会形成更大的工作电流，因此静态噪声容限的值会增加，提高半导体存储器件的性能。

[0088] 请参阅图1、图19至图20所示，在本发明一实施例中，图19显示为图1在A‑A方向的剖面图，图20显示为图1在B‑B方向的剖面图。在形成掺杂栅极层211后，在栅极材料层21上图案化的光阻层（图中未显示），以定位栅极结构的位置。以图案化的光阻层为掩膜，然后刻蚀栅极材料层21和栅极介质层20，形成多个栅极结构。在本实施例中，例如采用干法刻蚀工艺的各向异性依次刻蚀栅极材料层21和栅极介质层20。其中，将驱动区1101上剩余的栅极材料层21和栅极介质层20的定义为驱动栅极结构104，将传输区1102上的剩余的栅极材料层21和栅极介质层20的定义为传输栅极结构105，将第二有源区112上剩余的栅极材料层21和栅极介质层20的定义为负载栅极结构106，将横跨在第二有源区112和浅沟槽隔离结构12上剩余的栅极材料层21和栅极介质层20的定义为连接栅极结构107，用于后期形成共享接触孔(Shared Contact，SCT)。

[0089] 请参阅图21至图22所示，在本发明一实施例中，图21显示为图1在A‑A方向的剖面图，图22显示为图1在B‑B方向的剖面图。在形成多个栅极结构后，在栅极结构两侧形成侧墙结构23。其中，侧墙结构23例如为氧化硅层或氮化硅层，又例如为氧化硅层和氮化硅层的叠层结构。具体的，在衬底10上形成侧墙介质层（图中未显示），侧墙介质层覆盖全部衬底10的表面。在本实施例中，侧墙介质层的材料例如为氧化硅和氮化硅的叠层，形成侧墙介质层之后，例如可采用干法刻蚀等刻蚀工艺去除位于驱动栅极结构104、传输栅极结构105、负载栅极结构106、连接栅极结构107以及部分衬底10上的侧墙介质层，以形成侧墙结构23。其中，侧墙结构23的高度与栅极结构的高度相同，且侧墙结构23的形状例如为圆弧状，在其他实施例中，侧墙结构23可以选择任意形状。

[0090] 请参阅图1、图23至图24所示，在本发明一实施例中，图23显示为图1在A‑A方向的剖面图，图24显示为图1在B‑B方向的剖面图。在形成侧墙结构23后，在栅极结构两侧形成重掺杂区。首先在衬底10上形成第一图案化光阻层（图中未显示），第一图案化光阻层暴露出驱动区1101和传输区1102。然后通过离子注入方式在第一有源区内形成第一重掺杂区24，以用于传输晶体管和驱动晶体管的源极和漏极。其中，第一重掺杂区24的第一掺杂离子例如为磷（P）或砷（As）等N型杂质，且第一掺杂离子的注入能量例如为30KeV 60KeV，第一掺杂15 2 15 2 ~
离子的注入剂量例如为3×10 atoms/cm 5×10 atoms/cm，第一重掺杂区24的掺杂深度
~
例如大于第二外延层19、第一外延层18和第二沟道掺杂区16的深度之和。其中，驱动栅极结构104远离传输晶体管的一侧的第一重掺杂区24为驱动晶体管的源极，传输栅极结构105远离驱动晶体管的一侧的第一重掺杂区24为传输晶体管的源极，传输晶体管和驱动晶体管中间的第一重掺杂区24为传输晶体管和驱动晶体管的漏极。

[0091] 请参阅图1、图23至图24所示，在本发明一实施例中，在形成第一重掺杂区24后，在负载栅极结构106和连接栅极结构107两侧形成第二重掺杂区25。首先去除衬底10上的第一图案化光阻层，重新形成第二图案化光阻层（图中未显示），图第二图案化光阻层暴露负载晶体管区域，然后通过离子注入方式在第二有源区内形成第二重掺杂区25，以用于负载晶体管的源极和漏极。其中，第二重掺杂区25的第二掺杂离子例如为硼或氟化硼离子等P型杂15 2
质，且第二掺杂离子的注入能量例如为20KeV 60KeV，注入剂量例如为2×10 atoms/cm 3~ ~
15 2
×10 atoms/cm，第二重掺杂区25的掺杂深度大于第一沟道掺杂区14的深度。以确保重掺杂区与低掺杂浓度的衬底接触，有利于在漏极施加电压时，耗尽层的扩展，避免增大结电流，提高击穿电压，提高半导体存储器件的性能。其中，负载栅极结构106一侧的第二重掺杂区25为负载晶体管的源极，负载栅极结构106另一侧的第二重掺杂区25为负载晶体管的漏极。在形成重掺杂区后，还会进行自对准硅化物阻挡层、金属布线层以及连接孔301等的制作，在此不多做阐述。

[0092] 综上所述，本发明提供一种半导体存储器件及其制作方法，对半导体存储器件的结构和制作方法进行改进，本发明意想不到的技术效果是通过驱动区和传输区的宽度一致，能够减少在晶体管的制作过程中的有源区的图案波动和可变性，降低传输晶体管的阈值电压波动。在驱动区上设置第一外延层和第二外延层，第一外延层可以抑制第二沟道掺杂区中的沟道掺杂离子向第二外延层的扩散，从而抑制随机掺杂涨落所造成的阈值电压波动，提高驱动晶体管性能的均匀性，从而提高SRAM的噪声容限和良率。能够提高驱动晶体管的电子迁移率，从而提高驱动晶体管的饱和电流和静态随机存取存储器的β比值，提高存储器件的噪声容限。通过只对驱动区上的栅极材料层进行掺杂，驱动晶体管中会形成更大的工作电流，因此静态噪声容限的值会进一步增加，提高半导体存储器件的性能。

[0093] 以上公开的本发明实施例只是用于帮助阐述本发明。实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施方式。显然，根据本说明书的内容，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地理解和利用本发明。本发明仅受权利要求书及其全部范围和等效物的限制。