一种硅基显示模组和显示装置

摘要

本发明实施例公开了一种硅基显示模组和显示装置。该硅基显示模组中设置有硅基面板、柔性线路板以及逻辑控制板，柔性线路板一端绑定于硅基面板的第一绑定区；逻辑控制板设置于柔性线路板上；逻辑控制板中集成时序控制模块、算法处理模块、第一输入接口模块、第一输出接口模块和电源模块，逻辑控制板至少用于进行高速数据接收和高速数据处理，解决了目前硅基显示模组中DDIC设计均为扁长形不利于高速部分的布局的问题，能够使需要图像压缩和图像处理及图像算法功能的逻辑控制板不再受限于硅基面板上长条形绑定区的限制，可以自由设计形状，实现比较方正的布局，有利于降低设计和制造难度，简化制程复杂度，节约成本。

权利要求

1.一种硅基显示模组，其特征在于，包括：

硅基面板，所述硅基面板包括显示区、栅极行驱动电路、源信号驱动电路和第一绑定区；所述显示区包括多条数据信号线和多条栅极扫描线，所述多条数据信号线沿第一方向依次排列并沿第二方向延伸，所述多条栅极扫描线沿所述第二方向依次排列并沿所述第一方向延伸；所述显示区还包括由所述数据信号线和所述栅极扫描线交叉形成的多个像素单元；所述栅极行驱动电路用于向所述栅极扫描线提供栅极扫描信号，所述源信号驱动电路用于向所述数据信号线提供数据信号；所述第一方向与所述第二方向为所述硅基面板所在平面上任意相交的两个方向；

柔性线路板，一端绑定于所述第一绑定区；

逻辑控制板，设置于所述柔性线路板上；

所述逻辑控制板中集成有时序控制模块、算法处理模块、第一输入接口模块、第一输出接口模块和电源模块，所述逻辑控制板至少用于进行高速数据接收和高速数据处理；

所述源信号驱动电路中集成有移位寄存模块、线缓冲区模块、电平转换模块、数模转换模块、数据信号运放模块、第二输入接口模块和伽马电压产生模块；

所述移位寄存模块、所述线缓冲区模块、所述电平转换模块、所述数模转换模块和所述数据信号运放模块依次电连接，所述第二输入接口模块与所述移位寄存模块电连接，所述伽马电压产生模块与所述数模转换模块电连接；所述第二输入接口模块与所述第一输出接口模块的通讯协议匹配。

2.根据权利要求1所述的硅基显示模组，其特征在于，还包括源信号驱动板，所述源信号驱动板绑定于所述硅基面板上；

所述源信号驱动电路集成于所述源信号驱动板中。

3.根据权利要求2所述的硅基显示模组，其特征在于，所述硅基面板还包括第二绑定区，所述第二绑定区包括多个焊盘；所述源信号驱动板通过所述焊盘绑定于所述硅基面板上。

4.根据权利要求1‑3任一项所述的硅基显示模组，其特征在于，所述硅基面板还包括模拟存储区和缓冲区；所述模拟存储区和所述缓冲区依次排列于所述源信号驱动电路和所述显示区之间；

所述模拟存储区中集成有模拟存储电路，所述模拟存储电路用于在第一阶段存储由所述源信号驱动电路中生成并向所述数据信号线上传输的数据信号；

所述缓冲区中集成有缓冲电路，所述缓冲电路分别与所述模拟存储电路和所述数据信号线电连接，所述缓冲电路用于在第二阶段将所述模拟存储电路中存储的所述数据信号传输给所述数据信号线；

其中，所述第一阶段和所述第二阶段为所述像素单元驱动过程中互不交叠的两个阶段。

5.根据权利要求4所述的硅基显示模组，其特征在于，所述模拟存储电路包括第一存储单元和第二存储单元；所述第一存储单元和所述第二存储单元均与同一所述缓冲电路电连接于第三节点；

每个所述存储单元均包括第一开关、节点稳定单元和存储子单元；

所述第一开关分别与所述存储子单元和所述源信号驱动电路电连接，且所述第一开关与所述存储子单元电连接于第一节点；所述存储子单元还与所述节点稳定单元电连接于第二节点和第三节点；所述节点稳定单元还与所述缓冲电路电连接于第三节点；

所述像素单元的数据驱动过程包括第一阶段和第二阶段；

所述第一开关用于在所述第一阶段内导通，以控制所述源信号驱动电路提供的数据信号写入至所述第一节点，并存储至所述存储子单元；

所述节点稳定单元用于在所述第一阶段内，控制所述第二节点和所述第三节点的电压维持在第一电压，以及在所述第二阶段控制所述存储子单元存储的数据信号提供至所述第三节点；

与同一条所述数据信号线电连接的且相邻的两个所述像素单元中，位于前一行的所述像素单元为第n行像素单元，位于后一行的所述像素单元为第n+1行像素单元；n为正整数；

所述第一存储单元用于控制第n行像素单元的数据信号传输至所述缓冲电路；所述第二存储单元用于控制第n+1行像素单元的数据信号传输至缓冲电路；

其中，第n行像素单元的数据驱动过程中的第二阶段与第n+1行像素单元的数据驱动过程中的第一阶段至少部分交叠。

6.根据权利要求5所述的硅基显示模组，其特征在于，所述存储子单元包括第一电容；

所述第一电容的第一极板电连接于所述第一节点，所述第一电容的第二极板电连接于所述第二节点；

所述节点稳定单元包括跨导运算放大器、第二开关和第三开关；所述跨导运算放大器的同相输入端与参考电压源电连接，所述运算放大器的反相输入端电连接于所述第二节点，所述跨导运算放大器的输出端电连接于所述第三节点；所述第三开关电连接于所述第二节点与所述第三节点之间；所述第二开关电连接于所述第一节点与所述第三节点之间；

所述第三开关用于在所述第一阶段内导通，以使所述第二节点与所述第三节点的电压相同；所述第二开关用于在所述第二阶段内导通，以使所述第一节点与所述第三节点的电压相同。

7.根据权利要求5所述的硅基显示模组，其特征在于，每个所述存储单元还包括第四开关，所述第四开关电连接于第三节点与所述节点稳定单元之间；

所述第一存储单元的所述第四开关用于在第n行像素单元的数据驱动过程中的所述第二阶段内导通；所述第二存储单元的所述第四开关用于在第n+1行像素单元的数据驱动过程中的所述第二阶段内导通。

8.根据权利要求5所述的硅基显示模组，其特征在于，所述缓冲电路包括第一运算放大器、第五开关和第六开关；

所述第五开关分别与所述第三节点和所述第一运算放大器的同相输入端电连接；

所述第一运算放大器的反相输入端与所述第一运算放大器的输出端电连接；所述第一运算放大器的输出端与数据信号线电连接；

所述第二阶段包括连续的第一子阶段和第二子阶段；所述第一子阶段位于第一阶段与第二子阶段之间；

所述第五开关用于在所述第一子阶段中断开，以及在所述第二子阶段中导通，以控制所述第三节点的信号传输至所述第一运算放大器的同相输入端；

所述第六开关电连接于预充电压信号端与所述第一运算放大器的同相输入端之间；

所述第六开关用于在所述第一阶段的起始时刻至所述第一子阶段的终止时刻之间的时间内导通，以使所述预充电压信号端的预充电压信号提供至所述第一运算放大器的同相输入端。

9.根据权利要求4所述的硅基显示模组，其特征在于，所述硅基面板上还集成有电源模块、振荡器、锁相环和一次性可编程存储器；

所述电源模块、所述振荡器、所述锁相环和所述一次性可编程存储器分别设置于所述显示区之外的区域。

10.根据权利要求1‑3任一项所述的硅基显示模组，其特征在于，所述第一输入接口模块为高速接口模块，所述第一输出接口模块和所述第二输入接口模块为低速接口模块。

11.根据权利要求10所述的硅基显示模组，其特征在于，所述高速接口模块中的接口包括MIPI接口或eDP接口，所述低速接口模块中的接口包括LVDS接口或P2P接口。

12.一种显示装置，其特征在于，包括如权利要求1‑11任一项所述的硅基显示模组。

说明书

一种硅基显示模组和显示装置

技术领域

[0001] 本发明实施例涉及显示技术领域，尤其涉及一种硅基显示模组和显示装置。

背景技术

[0002] 硅基OLED产品（如硅基OLED微显示器件）区别于常规利用非晶硅、微晶硅或低温多晶硅薄膜晶体管为背板的AMOLED器件，它以单晶硅芯片为基底，像素尺寸为传统显示器件的十分之一，精细度远远高于传统器件。其中，硅基OLED显示面板(硅基OLED芯片)可以采用现有成熟的集成电路CMOS工艺，不但实现了显示屏OLED显示像素的有源寻址矩阵，还可以在硅基OLED显示面板上实现了多种功能的驱动控制电路，减少了器件的外部连线，增加了可靠性，实现了轻量化。

[0003] 目前硅基OLED产品为了采用不同阶制造工艺制备有源寻址矩阵部分和驱动控制电路部分，实现高分辨率高帧频驱动，一般会选择将驱动控制电路部分从单晶硅芯片上拆出独立制备，作为显示驱动芯片（Display Driver IC，DDIC）绑定在单晶硅芯片上。

[0004] 然而，上述方案中由于DDIC上不仅集成有高速数据和高速图像等的接收、处理、压缩功能，还集成有有源信号驱动部分，受限于有源信号驱动部分需要与硅基OLED芯片上的数据线、电源线等信号线电连接，即DDIC上的输入焊盘需要与单晶硅芯片上的输入焊盘绑定，作为信号输入和电源输入，需要将DDIC设计为扁长形，而此形状不利于设计和布局图像压缩、图像处理及图像算法等高速功能区域。

发明内容

[0005] 本发明提供一种硅基显示模组和显示装置，以便于需要图像压缩和图像处理及图像算法功能的高速部分可以自由设计形状，实现比较方正的布局，有利于降低设计和制造难度，节约成本。

[0006] 第一方面，本发明实施例提供了一种硅基显示模组，包括：

[0007] 硅基面板，所述硅基面板包括显示区、栅极行驱动电路、源信号驱动电路和第一绑定区；所述显示区包括多条数据信号线和多条栅极扫描线，所述多条数据信号线沿第一方向依次排列并沿第二方向延伸，所述多条栅极扫描线沿所述第二方向依次排列并沿所述第一方向延伸；所述显示区还包括由所述数据信号线和所述栅极扫描线交叉形成的多个像素单元；所述栅极行驱动电路用于向所述栅极扫描线提供栅极扫描信号，所述源信号驱动电路用于向所述数据信号线提供数据信号；所述第一方向与所述第二方向为所述硅基面板所在平面上任意相交的两个方向；

[0008] 柔性线路板，一端绑定于所述第一绑定区；

[0009] 逻辑控制板，设置于所述柔性线路板上；

[0010] 所述逻辑控制板中集成有时序控制模块、算法处理模块、第一输入接口模块、第一输出接口模块和电源模块，所述逻辑控制板至少用于进行高速数据接收和高速数据处理。

[0011] 第二方面，本发明实施例还提供了一种显示装置，包括如第一方面所述的硅基显示模组。

[0012] 本发明实施例提供的一种硅基显示模组和显示装置，通过在硅基显示模组中设置硅基面板、柔性线路板以及逻辑控制板，柔性线路板一端绑定于硅基面板的第一绑定区；逻辑控制板设置于柔性线路板上；逻辑控制板中集成时序控制模块、算法处理模块、第一输入接口模块、第一输出接口模块和电源模块，逻辑控制板至少用于进行高速数据接收和高速数据处理，解决了目前硅基显示模组中DDIC设计均为扁长形不利于高速部分的布局的问题，能够使需要图像压缩和图像处理及图像算法功能的逻辑控制板不再受限于硅基面板上长条形绑定区的限制，可以自由设计形状，实现比较方正的布局，有利于降低设计和制造难度，简化制程复杂度，节约成本。

附图说明

[0013] 图1是相关技术中的硅基显示模组的结构示意图；

[0014] 图2是本发明实施例提供的一种硅基显示模组的结构示意图；

[0015] 图3是图2所示硅基显示模组中源信号驱动电路的结构示意图；

[0016] 图4是本发明实施例提供的另一种硅基显示模组的结构示意图；

[0017] 图5是本发明实施例提供的另一种硅基显示模组的结构示意图；

[0018] 图6是本发明实施例提供的另一种硅基显示模组的结构示意图；

[0019] 图7是图5和图6所示硅基显示模组中模拟存储区和缓冲区的电路结构示意图；

[0020] 图8是图7所示模拟存储电路和缓冲电路的控制时序图；

[0021] 图9是本发明实施例提供的一种显示装置的结构示意图。

具体实施方式

[0022] 下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。

[0023] 在本发明实施例中使用的术语是仅仅出于描述特定实施例的目的，而非旨在限制本发明。需要注意的是，本发明实施例所描述的“上”、“下”、“左”、“右”等方位词是以附图所示的角度来进行描述的，不应理解为对本发明实施例的限定。此外在上下文中，还需要理解的是，当提到一个元件被形成在另一个元件“上”或“下”时，其不仅能够直接形成在另一个元件“上”或者“下”，也可以通过中间元件间接形成在另一元件“上”或者“下”。术语“第一”、“第二”等仅用于描述目的，并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。

[0024] 本发明使用的术语“包括”及其变形是开放性包括，即“包括但不限于”。术语“基于”是“至少部分地基于”。术语“一个实施例”表示“至少一个实施例”。

[0025] 需要注意，本发明中提及的“第一”、“第二”等概念仅用于对相应内容进行区分，并非用于限定顺序或者相互依存关系。

[0026] 需要注意，本发明中提及的“一个”、“多个”的修饰是示意性而非限制性的，本领域技术人员应当理解，除非在上下文另有明确指出，否则应该理解为“一个或多个”。

[0027] 图1是相关技术中的硅基显示模组的结构示意图，参考图1，如背景技术部分所述，相关硅基显示模组中，单晶硅芯片10’包括显示区110’、栅极行驱动电路120’和显示驱动芯片（Display Driver IC，DDIC）130’，显示区110’包括多条数据信号线111’和多条栅极扫描线112’，数据信号线111’和栅极扫描线112’交叉形成的多个像素单元11’。显示驱动芯片130’绑定在单晶硅芯片10’的显示区110’之外，显示驱动芯片130’中集成有有源信号驱动部分，有源信号驱动部分需要向显示区110’中的数据信号线111’以及电源信号线（图中未示出）等提供相应的驱动信号，例如数据信号和电源信号。因此，受限于有源信号驱动部分的功能，显示驱动芯片130’上需要设置引脚，以与单晶硅芯片10’上设置的焊盘1301’实现绑定，进而通过单晶硅芯片10’上的焊盘1301’连接数据信号线111’以及电源信号线，作为信号输入和电源输入。示例性地，以8K分辨率（7680×4320解像度）、120Hz帧频的硅基显示模组为例，对应驱动R、G、B像素单元的数据信号线111’的数目为4320×3=12960根，也即，单晶硅芯片10’和显示驱动芯片130’之间的焊盘1301’的数目有12960个之多，并且，焊盘
1301’沿图1中示例的X方向排列。由此，受限于有源信号驱动部分需要与焊盘1301’绑定，显示驱动芯片30’的形状需要设置成扁长形。然而，由于显示驱动芯片130’上不仅集成有有源信号驱动部分，还集成有高速数据和高速图像等的接收、处理、压缩功能模块，扁长形的形状并不利于高速数据和高速图像的接收、处理压缩模块的设计和布局。

[0028] 基于上述技术问题，本发明实施例提供了一种硅基显示模组。图2是本发明实施例提供的一种硅基显示模组的结构示意图，参考图2，该硅基显示模组包括硅基面板10、柔性线路板20和逻辑控制板30。

[0029] 硅基面板10包括显示区110、栅极行驱动电路120、源信号驱动电路（SD）130和第一绑定区141。显示区110包括多条数据信号线111和多条栅极扫描线112，多条数据信号线111沿第一方向X依次排列并沿第二方向Y延伸，多条栅极扫描线112沿第二方向Y依次排列并沿第一方向X延伸；显示区110还包括由数据信号线111和栅极扫描线112交叉形成的多个像素单元11；栅极行驱动电路120用于向栅极扫描线112提供栅极扫描信号，源信号驱动电路130用于向数据信号线111提供数据信号；第一方向X与第二方向Y为硅基面板10所在平面上任意相交的两个方向。

[0030] 柔性线路板20的一端绑定于硅基面板10的第一绑定区141。

[0031] 逻辑控制板30设置于柔性线路板20上。逻辑控制板30中集成有时序控制模块（T‑CON）31、算法处理模块（Analog）32、第一输入接口模块（Interface）33、第一输出接口模块（TX）34和电源模块（POWER）35。逻辑控制板30至少用于进行高速数据接收和高速数据处理。

[0032] 其中，硅基面板10其上设置有用于集成有源寻址矩阵。具体的，该硅基面板10上设置有显示区110，该显示区110即为集成有源寻址矩阵的区域，负责通过寻址驱动实现显示功能。显示区110中设置有沿第一方向X示例为行方向延伸的多条栅极扫描线112，还设置有沿第二方向Y示例为列方向延伸的多条数据信号线111，栅极扫描线112和数据信号线111交叉限定出多个像素单元11，该多个像素单元11形成该有源寻址矩阵，并且通过栅极扫描线112和数据线111即可寻址到各像素单元11，从而驱动像素单元11进行显示。硅基面板10上除该显示区110外，还设置有用于进行寻址驱动显示区110显示画面的栅极行驱动电路120以及源信号驱动电路130。图中示例栅极行驱动电路120位于显示区110的两侧，源信号驱动电路130则位于显示电路110的下侧，在其他实施方式中，栅极行驱动电路也可以只设置在显示区在的单侧。在本实施例中，两侧的栅极行驱动电路120可以分别驱动奇偶行的栅极扫描线112，也可以连接同一条栅极扫描线112的两端同步驱动，通过栅极行驱动电路120依次向各条栅极扫描线112提供栅极扫描信号，以开启各条栅极扫描线112对应行的像素单元
11；同时，通过源信号驱动电路130依次向各条数据信号线111提供数据信号，以此使各像素单元11以目标亮度进行显示，从而组成整幅目标画面。

[0033] 可以理解，源信号驱动电路130和栅极行驱动电路120驱动显示区110显示的过程，其本质为外部输入图像数据后，经转换为时序信号和数据信号分别提供给栅极行驱动电路120和源信号驱动电路130，再由栅极行驱动电路120和源信号驱动电路130传输至显示区
110的相应信号线。

[0034] 对于外部输入的图像数据的接收、处理等功能，本发明实施例中将其主要集中于逻辑控制板30上。具体地，本发明实施例中的逻辑控制板30实质上通过覆晶薄膜（Chip On Film，COF）的封装方式与硅基面板10实现电连接，逻辑控制板30作为芯片贴附于柔性线路板20上，柔性线路板20则绑定在硅基面板10的第一绑定区141上，由此通过柔性线路板20接收外部图像数据，负责进行图像数据的处理，并将处理后的数据信号再由柔性线路板20输入给硅基面板10进行显示驱动。第一绑定区141则为设置在硅基面板10的显示区110之外的区域，负责通过柔性线路板20等外部连接器件与外部结构实现连接。

[0035] 本领域技术人员还可知，此处逻辑控制板30负责的高速数据接收和高速数据处理功能，需要对应设置时序控制模块31和算法处理模块32，算法处理模块32主要用于进行数据处理，时序控制模块31负责生成时序控制信号。第一输入接口模块（Interface）33和第一输出接口模块（TX）34则分别负责接收外部输入的图像数据和向硅基面板10输出时序控制信号，电源模块35则负责给该逻辑控制板30上的模块进行供电。

[0036] 如上所述，本发明实施例实质上是将硅基显示模组中需要进行高速数据接收、高速数据处理、高速图像压缩、高速图像处理等功能单元集成独立制备的逻辑控制板30上，并通过覆晶薄膜的方式实现电连接。此时，硅基面板10和逻辑控制板30分别作为独立的芯片可以以不同工艺能力的产线进行制作，具体地，考虑到逻辑控制板30需要进行高速数据处理，存在数据处理速度要求，因此可采用较高阶的制备工艺例如28nm工艺制备，以保证在较小面积上制备且具有较高的良率。对于硅基面板10而言，其高分辨率的硅基OLED的面积相对较大，对应的制备要求较低，因此可采用较低阶的工艺例如55nm工艺制备，以此实现降低成本的目的。

[0037] 上述实施例的技术方案中，在硅基显示模组中设置有硅基面板、柔性线路板以及逻辑控制板，硅基面板包括显示区、栅极行驱动电路、源信号驱动电路和第一绑定区；显示区包括多条数据信号线和多条栅极扫描线，多条数据信号线沿第一方向依次排列并沿第二方向延伸，多条栅极扫描线沿第二方向依次排列并沿第一方向延伸；显示区还包括由数据信号线和栅极扫描线交叉形成的多个像素单元；栅极行驱动电路用于向栅极扫描线提供栅极扫描信号，源信号驱动电路用于向数据信号线提供数据信号；第一方向与第二方向为硅基面板所在平面上任意相交的两个方向；柔性线路板一端绑定于第一绑定区；逻辑控制板设置于柔性线路板上；逻辑控制板中集成有时序控制模块、算法处理模块、第一输入接口模块、第一输出接口模块和电源模块，逻辑控制板至少用于进行高速数据接收和高速数据处理。

[0038] 参考图1，在高分辨率的显示装置中如8K分辨率，现有技术的显示驱动芯片130’需要设置为扁长形用于对应设置和数据线111’连接的焊盘1301’，同时显示驱动芯片130’内还设置有高速数据和高速图像等的接收、处理、压缩功能的模块，在扁长形布局中，该些模块会存在设置位置受到限制、布局不合理、占用面积较大等问题，比如显示驱动芯片130’在第二方向Y上会具有多大的长度的问题。在本发明实施里中，将图1所示的显示驱动芯片130’内的功能模块拆分为源信号驱动电路130和逻辑控制板30两个部件中进行分布，源信号驱动电路130可以设置为扁长形，以对应和数据线进行连接，在逻辑控制板30中设置其他模块，避免了扁长形布局对其他模块设置的限制；另外，逻辑控制板30通过柔性线路板20与硅基面板10实现电连接，柔性线路板20可以整体向硅基面板10的背侧翻转和硅基面板10重合放置，柔性线路板20连带设置于其上的逻辑控制板30不占用额外的面积。再者，源信号驱动电路130可以和硅基面板10同样采用较低阶的工艺例如55nm工艺制备、逻辑控制板30采用较高阶的制备工艺例如28nm工艺制备，可以降低成本。

[0039] 综上，本发明实施例解决了目前硅基显示模组中显示驱动芯片设计均为扁长形不利于高速部分的布局的问题，能够使需要图像压缩和图像处理及图像算法功能的逻辑控制板不再受限于硅基面板上长条形绑定区的限制，可以自由设计形状，实现比较方正的布局，有利于降低设计和制造难度，简化制程复杂度，节约成本，并且也减小了占用面积，更适用于小型化微型化显示。

[0040] 图3是图2所示硅基显示模组中源信号驱动电路的结构示意图，参考图2和图3，在本发明的一个实施例中，可选地，源信号驱动电路130中集成有移位寄存模块（Shift Register）131、线缓冲区模块（Line Buffer）132、电平转换模块（Level shift）133、数模转换模块（DAC）134、数据信号运放模块（Source OP）135、第二输入接口模块（Interface）136和伽马电压产生模块（GAMMA）137。

[0041] 移位寄存模块131、线缓冲区模块132、电平转换模块133、数模转换模块134和数据信号运放模块135依次电连接，第二输入接口模块136与移位寄存模块131电连接，伽马电压产生模块137与数模转换模块134电连接；第二输入接口模块136与第一输出接口模块34的通讯协议匹配。

[0042] 由于逻辑控制板30负责进行高速数据的接收和处理，其上集成的接口模块需设置为高速接口，而对于硅基面板10，其上源信号驱动电路130的数据信号输出过程相对数据传输速度较低，故在本发明的具体实施例中，可选第一输入接口模块33为高速接口模块，第一输出接口模块34和第二输入接口模块136为低速接口模块。更具体地，高速接口模块中可选择MIPI接口和eDP接口等接口，低速接口模块中可选择LVDS接口和P2P接口等接口。其中，MIPI接口是指移动产业处理器接口联盟（Mobile Industry Processor Interface，MIPI）接口，eDP接口是指嵌入式显示（Embedded DisplayPort，eDP）接口，LVDS接口是指低电压差分信号（Low Voltage Differential Signaling，LVDS）接口，P2P接口是指点对点（point to point）信号接口。相对而言，MIPI接口和eDP接口的传输速率远高于LVDS接口和P2P接口，由此可以利用MIPI接口和eDP接口与外部进行高速数据的传输。

[0043] 下面对图3中源信号驱动电路130中各模块的工作流程进行说明如下：首先，第二输入接口模块（Interface）136与第一输出接口模块（TX）34进行高速通讯，获得外部输入的图像数据信号、同步信号以及数据写入控制信号，利用同步信号、数据写入控制信号可以在图像数据信号中区分像素单元对应的数据信号；移位寄存模块（Shift Register）131和线缓冲区模块（Line Buffer）132则负责根据同步信号和数据写入控制信号，对各像素单元的数据信号进行储存。此时移位寄存模块（Shift Register）131和线缓冲区模块（Line Buffer）132存储的数据信号为低压数字信号，电平转换模块（Level shift）133和数模转换模块（DAC）134则负责将该数据信号转换为模拟信号，其中，伽马电压产生模块（GAMMA）137能够输出伽马电压至数模转换模块（DAC）134中，以使数模转换模块（DAC）134根据伽马电压和数据驱动信号，将各数据驱动信号一一对应地转换为模拟的显示驱动信号，由此输出至与其电连接的数据信号运放模块（Source OP）135中。

[0044] 继续参考图1，需要补充的是，相关硅基显示模组中，由于焊盘1301’数量较多，将显示驱动芯片的引脚与焊盘1301’一一对应绑定的过程中，容易出现接触不良，会存在较大的良率问题。而如图2所示，本发明实施例中，将高速数据接收和处理功能集成在逻辑控制板30上，并通过柔性线路板20与硅基面板10绑定连接，同时，将显示驱动芯片的有源信号驱动部分以源信号驱动电路130的形式，直接集成在硅基面板10上，而无需进行芯片绑定，可以有效避免数据线和引脚的绑定不良问题，有助于改善硅基显示模组的质量。

[0045] 图4是本发明实施例提供的另一种硅基显示模组的结构示意图，参考图3和图4，在本发明的另一实施例中，可选地，硅基显示模组中还包括源信号驱动芯片40，源信号驱动芯片40绑定于硅基面板10上；

[0046] 源信号驱动电路130集成于源信号驱动芯片40中，源信号驱动芯片40包括移位寄存模块131、线缓冲区模块132、电平转换模块133、数模转换模块134、数据信号运放模块135、第二输入接口模块136和伽马电压产生模块137；

[0047] 移位寄存模块131、线缓冲区模块132、电平转换模块133、数模转换模块134和数据信号运放模块135依次电连接，第二输入接口模块136与移位寄存模块131电连接，伽马电压产生模块137与数模转换模块134电连接；第二输入接口模块136与第一输出接口模块34的通讯协议匹配。

[0048] 此实施例中更具体地，硅基面板10还包括第二绑定区142，第二绑定区142包括多个焊盘1421；源信号驱动芯片40通过焊盘1421绑定于硅基面板10上。

[0049] 同样地，该实施例中，也可选第一输入接口模块33为高速接口模块，第一输出接口模块34和第二输入接口模块136为低速接口模块。更具体地，高速接口模块中可选择LVDS接口和P2P接口等接口，低速接口模块中可选择MIPI接口和eDP接口等接口。

[0050] 上述实施例主要是将图像数据信号的缓存和转换等如图3所示源信号驱动电路中的相关模块集成在独立的驱动芯片即源信号驱动板芯片40上，通过在硅基面板10上设置绑定区即第二绑定区142绑定，实现源信号的驱动过程，其具体各模块的工作流程如前所述，此处不再赘述。可以理解，将源信号驱动的相关功能模块独立在一个芯片中设计，同样可以采用更高代（世代）产线例如28nm工艺进行制作该芯片，实现扁长形布局，同时，采用高速接口进行数据接收，也可以保证数据处理速度。图4所示实施例，将源信号驱动芯片40和逻辑控制板30设置为两个独立的部件，源信号驱动芯片40可以设置为扁长形，对应于和数据线的连接，逻辑控制板30单独设置不受源信号驱动芯片40形状的限制，并且逻辑控制板30通过柔性线路板20与硅基面板10实现电连接，柔性线路板20可以整体向硅基面板10的背侧翻转和硅基面板10重合放置，柔性线路板20连带设置于其上的逻辑控制板30不占用额外的面积。

[0051] 图5是本发明实施例提供的另一种硅基显示模组的结构示意图，图6是本发明实施例提供的另一种硅基显示模组的结构示意图，参考图5和图6，在上述实施例方案的基础上，还包括模拟存储区150和缓冲区160。具体地，结合图5和图2，硅基面板10除源信号驱动电路130外，还包括模拟存储区150和缓冲区160，模拟存储区150和缓冲区160依次排列于源信号驱动电路130和显示区110之间；结合图6和图4，硅基面板10上设置有模拟存储区150和缓冲区160，模拟存储区150和缓冲区160依次排列于源信号驱动芯片40和显示区110之间。

[0052] 模拟存储区150中集成有模拟存储电路(AMC)151，模拟存储电路(AMC)151用于在第一阶段存储由源信号驱动电路130中生成并向数据信号线111上传输的数据信号；

[0053] 缓冲区160中集成有缓冲电路(Buffer)161，缓冲电路(Buffer)161分别与模拟存储电路(AMC)151和数据信号线111电连接，缓冲电路(Buffer)161用于在第二阶段将模拟存储电路(AMC)151中存储的数据信号传输给数据信号线111；

[0054] 其中，第一阶段和第二阶段为像素单元11驱动过程中互不交叠的两个阶段。

[0055] 继续参考图1，需要补充的是，现有技术中的硅基显示模组，具体仍以8K分辨率、120Hz帧频的硅基显示模组为例，其一行像素单元11’的扫描时间为1微秒，每行像素单元
11’的扫描时长过短，单根数据信号线111’的供电时间仅为1微秒，数据信号线111’向像素单元11’中充电的时间不足，容易导致像素单元11’无法达到目标亮度，使得显示效果不佳。
而该实施例中，将源信号驱动电路130对显示区110中像素单元11驱动的过程分为两个阶段，即第一阶段和第二阶段。在第一阶段，将数据信号存储在模拟存储区150的模拟存储电路(AMC)151上，而在第二阶段才将存储的数据信号传输给数据信号线111，避免了源信号驱动电路130写入数据信号的过程中直接传输给数据信号线111。由此可知，该实施例在硅基面板还设置模拟存储区150和缓冲区160，主要用于将源信号驱动电路130直接与数据信号线111隔开，源信号驱动电路130向模拟存储区150输入数据信号时，缓冲区160处于断开状态，此时源信号驱动电路150的负载实质上仅为模拟存储区150中的模拟存储电路(AMC)
151，并且由于此处模拟存储电路(AMC)151一般较为简单，相较于一条数据信号线111及其上连接的一列像素单元111而言，其负载可以大大减小，实现了阻抗转换功能，从而可以大大提高数据信号写入的速度，从而避免每行像素单元在写入数据信号的过程中，时间过短，无法满足充电需求的问题，进而可以保证每个像素单元完全充电，保证像素单元的准确发光，有助于改善显示效果。

[0056] 图7是图5和图6所示硅基显示模组中模拟存储区和缓冲区的电路结构示意图，图8是图7所示模拟存储电路和缓冲电路的控制时序图，参考图5‑图8，具体地，模拟存储电路(AMC)151包括两个存储单元1510，两个存储单元1510分别为第一存储单元1510A和第二存储单元1510B；第一存储单元1510A和第二存储单元1510B均与同一缓冲电路(Buffer)161电连接于第三节点N3。

[0057] 每个存储单元1510均包括第一开关1511、节点稳定单元1512和存储子单元1513；第一开关1511分别与存储子单元1513和源信号驱动电路130电连接，且第一开关1511与存储子单元1513电连接于第一节点N1；存储子单元1513还与节点稳定单元1512电连接于第二节点N2和第三节点N3；节点稳定单元1512还与缓冲电路(Buffer)161电连接于第三节点N3，第四开关1514电连接于第三节点N3与节点稳定单元1512之间。

[0058] 像素单元11的数据驱动过程包括第一阶段t10和第二阶段t20；第一开关1511用于在第一阶段t10内导通，以控制源信号驱动电路130提供的数据信号写入至第一节点N1，并存储至存储子单元1513；节点稳定单元1512用于在第一阶段t10内，控制第二节点N2和第三节点N3的电压维持在第一电压，以及在第二阶段t20控制存储子单元1513存储的数据信号提供至第三节点N3。

[0059] 与同一条数据信号线111电连接的且相邻的两个像素单元11中，位于前一行的像素单元11为第n行像素单元11，位于后一行的像素单元11为第n+1行像素单元11；n为正整数；第一存储单元1510A用于控制第n行像素单元11的数据信号传输至缓冲电路(Buffer)161；第二存储单元1510B用于控制第n+1行像素单元11的数据信号传输至缓冲电路(Buffer)161；其中，第n行像素单元11的数据驱动过程中的第二阶段t20与第n+1行像素单元11的数据驱动过程中的第一阶段t10至少部分交叠。

[0060] 继续参考图7和图8，更具体地，存储子单元1513包括第一电容C1；第一电容C1的第一极板电连接于第一节点N1，第一电容C1的第二极板电连接于第二节点N2。

[0061] 节点稳定单元1512包括跨导运算放大器15121、第二开关15122和第三开关15123；跨导运算放大器15121的同相输入端与参考电压源Vref1电连接，运算放大器121的反相输入端电连接于第二节点N2，跨导运算放大器15121的输出端电连接于第三节点N3；第三开关
15123电连接于第二节点N2与第三节点N3之间；第二开关15122电连接于第一节点N1与第三节点N3之间。第三开关15123用于在第一阶段t10内导通，以使第二节点N2与第三节点N3的电压相同；第二开关15122用于在第二阶段t20内导通，以使第一节点N1与第三节点N3的电压相同。

[0062] 再进一步地，每个存储单元1510还包括第四开关1514，第一存储单元1510A的第四开关1514用于在第n行像素单元的数据驱动过程中的第二阶段内导通；第二存储单元1510B的第四开关1514用于在第n+1行像素单元的数据驱动过程中的第二阶段内导通。

[0063] 仍参考图7和图8，本发明实施例中，缓冲电路(Buffer)161可包括第一运算放大器1611、第五开关1612和第六开关1613；第五开关1612分别与第三节点N3和第一运算放大器
1611的同相输入端电连接；第一运算放大器1611的反相输入端与第一运算放大器1611的输出端电连接；第一运算放大器1611的输出端与数据信号线111电连接。

[0064] 第二阶段t20包括连续第一子阶段t21和第二子阶段t22；第一子阶段t21位于第一阶段t10与第二子阶段t22之间；第五开关1612用于在第一子阶段t21中断开，以及在第二子阶段t22中导通，以控制第三节点N3的信号传输至第一运算放大器1611的同相输入端。

[0065] 第六开关1613电连接于预充电压信号端Vref2与第一运算放大器1611的同相输入端之间；第六开关1613用于在第一阶段t10的起始时刻至第一子阶段t21的终止时刻之间的时间内导通，以使预充电压信号端Vref2的预充电压信号vref2提供至第一运算放大器1611的同相输入端。

[0066] 下面参考图7和图8，对该模拟存储电路(AMC)151和缓冲电路(Buffer)161的工作过程以及数据写入过程进行具体介绍，首先需要说明的是，此处以控制第一开关1511、第二开关15122、第三开关15123、第四开关1514、第五开关1612和第六开关1613的导通信号均为高电平，控制第一开关1511、第二开关15122、第三开关15123、第四开关1514、第五开关1612和第六开关1613的断开信号均为低电平为例，并且，如图7中所示，控制第一存储单元1510A中的第一开关1511通断的信号为k1，控制第一存储单元1510A中的第二开关15122通断的信号为k2，控制第一存储单元1510A中的第三开关15123通断的信号为k3，控制第一存储单元1510A中的第四开关1514通断的信号为k4，控制第二存储单元1510B中的第一开关1511通断的信号为k1’，控制第二存储单元1510B中的第二开关15122通断的信号为k2’，控制第二存储单元1510B中的第三开关15123通断的信号为k3’，控制第二存储单元1510B中的第四开关
1514通断的信号为k4’，控制缓冲电路(Buffer)161中第五开关1612通断的信号为k5，控制缓冲电路(Buffer)161中第六开关1613通断的信号为k6，Scan(n)表示第n行扫描信号，Scan(n+1)表示第n+1行扫描信号，第n行像素单元11的数据驱动过程可以包括第一阶段t10_A和第二阶段t20_A，并由第一存储单元1510A完成数据存储和传输，第n+1行像素单元11的数据驱动过程可以包括第一阶段t10_B和第二阶段t20_B，并由第二存储单元1510B完成数据存储和传输。此外，需要强调的是，在图8所示驱动时序中，第n+1行像素单元11的数据驱动过程的第一阶段t10_B位于第n行像素单元11的数据驱动过程的第二阶段t20_A中。具体驱动过程如下：

[0067] 在第n行的像素单元11的数据驱动过程中的第一阶段t10_A，第n行扫描信号Scan(n)为高电平，第n行像素单元11处于关闭状态；同时，第一存储单元1510A中，k1为高电平，第一开关1511导通，源信号驱动电路130提供的数据信号写入至第一节点N1，并存储在第一电容C1中；k2为低电平，第二开关15122关断；k3为高电平，第三开关15123导通，第二节点N2与跨导运算放大器15121输出端的电压保持一致，稳定为正相输入端的参考电压Vref1与跨导运算放大器15121的失调电压Vos之和，即Vref1+Vos；k4为低电平，第四开关1514关断。

[0068] 在第n行的像素单元11的数据驱动过程中的第二阶段t20_A，第n行扫描信号Scan(n)为低电平，第n行像素单元11处于开启状态；同时，第一存储单元1510A中，k1为低电平，第一开关1511关断；k2为高电平，第二开关15122导通，k3为低电平，k4为高电平，第一节点N1与第三节点N3短路，第一电容C1在第一阶段t10_A存储的数据信号提供至第三节点N3；k5由低电平变为高电平，k6由高电平变为低电平，第五开关1612由关断切换为导通，第六开关1613由导通切换为关断，第三节点N3的数据信号经第一运算放大器1611放大后写入至第n行像素单元11中。

[0069] 在第n+1行的像素单元11的数据驱动过程中的第一阶段t10_B，第n+1行扫描信号Scan(n+1)为高电平，第n+1行像素单元11处于关闭状态；同时，第二存储单元1510B中，k1’为高电平，第一开关1511导通，源信号驱动电路130提供的数据信号写入至第一节点N1，并存储在第一电容C1中；k2’为低电平，第二开关15122关断；k3’为高电平，第三开关15123导通，第二节点N2与跨导运算放大器15121输出端的电压保持一致，稳定为正相输入端的参考电压Vref1与跨导运算放大器15121的失调电压Vos之和，即Vref1+Vos；k4’为低电平，第四开关1514关断。

[0070] 在第n+1行的像素单元11的数据驱动过程中的第二阶段t20_B，第n+1行扫描信号Scan(n+1)为低电平，第n+1行像素单元11处于开启状态；同时，第二存储单元1510B中，k1’为低电平，第一开关1511关断；k2’为高电平，第二开关15122导通，k3’为低电平，k4’为高电平，第一节点N1与第三节点N3短路，第一电容C1在第一阶段t10_B存储的数据信号提供至第三节点N3；k5由低电平变为高电平，k6由高电平变为低电平，第五开关1612由关断切换为导通，第六开关1613由导通切换为关断，第三节点N3的数据信号经第一运算放大器1611放大后写入至第n+1行像素单元11中。

[0071] 由上可知，本发明实施例中，将第n行像素单元11的第二阶段t20_A与第n+1行像素单元11的第一阶段t10_B交叠，可以在其中一个存储单元1510即第一存储单元1510A执行第二阶段操作时，另一存储单元1510即第二存储单元1510B执行第一阶段操作，由此可以保证该数据信号线111的相邻两行像素单元11可以依次且时间间隔较短甚至无时间间隔地写入数据信号，节省数据信号写入时间，提高输入效率。

[0072] 此外，还需要补充的是，在第n行的像素单元11的数据驱动过程中第二阶段t20_A内的前面部分时间段中，以及在第n+1行的像素单元11的数据驱动过程中第二阶段t20_B内的前面部分时间段中，k5为低电平，k6为高电平，第五开关1612关断，第六开关1613导通，可以将预充电压信号端Vref2的预充电压信号经第一运算放大器1611放大后对第n行像素单元11进行预充电，由此既可以避免上一帧的数据信号对下一帧的显示产生影响，提升显示效果，还可以提升数据信号的写入速度。

[0073] 继续参考图8，还想补充的是，对于任意一行像素单元11，在实际驱动过程中，以第n行像素单元1为例，还可设置T2时刻至T3时刻之间的时间段，k1和k2均为低电平，k3为高电平，第一开关11和第二开关122均断开，第三开关123导通，由此使得第二节点N2和第三节点N3的电压维持在Vref1+Vos，避免第二节点N2或第三节点N3的电压出现变化而在存储单元1510的耦合作用下，影响第一节点N1的电压，并且第一节点N1的电压保持为数据信号的电压。

[0074] 进一步地，还可设置在T3时刻至T4时刻之间的时间段，k1、k2、k3均为低电平，第一开关11、第二开关122和第三开关123均断开，进一步使得第一电容C1两端的电压保持不变。

[0075] 继续参考图2、图4、图5和图6，可选地，硅基面板10上还集成有电源模块（POWER）50、振荡器（OSC）60、锁相环（PLL）70和一次性可编程存储器（E‑FUSE）80；电源模块（POWER）
50、振荡器（OSC）60、锁相环（PLL）70和一次性可编程存储器（E‑FUSE）80分别设置于模拟存储区150和缓冲区160在第一方向X上的两侧；在其他实施方式中，上述模块还可以设置于硅基面板10显示区110以外的其他区域。

[0076] 此实施例中将电源模块（POWER）50、振荡器（OSC）60、锁相环（PLL）70和一次性可编程存储器（E‑FUSE）80同样设置在硅基面板上，主要因为其与显示区像素单元的制作工艺一致或接近，相较于制程复杂、要求精细的源信号驱动部分以及图像数据接收和处理部分以独立芯片的形式制作，该些模块或电路的工艺要求较低，不需要工艺能力较强的制程来制作，可以达到简化工艺、节约成本的作用。

[0077] 本发明实施例提供的驱动架构为一种高分辨率高帧频的驱动系统架构，特别适用于硅基微型显示面板。硅基微型显示面板适用于近眼显示如虚拟现实显示（VR，Virtual Reality）、增强现实显示（AR，Augmented Reality），硅基微型显示面板的面板尺寸很小，只有一枚硬币大小，其显示的画面需要经过光学放大系统的放大；同时，硅基微型显示面板的像素尺寸远远小于传统像素的尺寸，当用于近眼显示时，人眼不能分辨单个像素进而避免沙窗效应的影响，即硅基微型显示面板有高分辨率的要求；并且硅基微型显示面板还有高帧频的要求，在近眼显示中人眼也不能分辨两帧画面之间的停顿，提供了流畅、细腻、清晰的显示效果。

[0078] 基于同一发明构思，本发明实施例还提供了一种显示装置。图9是本发明实施例提供的一种显示装置的结构示意图，参考图9，该显示装置包括如上实施例提供的任意一种硅基显示模组1。并且，由于该显示装置包括本发明实施例提供的硅基显示模组1，故而具备本发明实施例提供的硅基显示模组1相同或相似的有益效果，此处不再赘述。该显示装置具体可以是手机、平板、电脑、VR或AR等显示设备。

[0079] 注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整、相互结合和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。