转换接口电路实现了功耗、面积、噪声的优化，同本发明公开了一种低噪声模数转换接口电 时实现了基准电路无片外电容。路，属于低噪声集成电路技术领域。所述低噪声模数转换接口电路包括电容耦合斩波调制仪表放大器和连续时间Delta‑Sigma调制器，所述电容耦合斩波调制仪表放大器，用于对模拟输入信号进行低噪声放大，获得第一输出信号；所述模拟输入信号为差分信号；所述连续时间Delta‑Sigma调制器，用于对所述第一输出信号进行调制，获得数字输出信号；所述连续时间Delta‑Sigma调制器包括门控积分器，所述门控积分器
一种低噪声模数转换接口电路
技术领域
[0001] 本发明属于低噪声集成电路技术领域，尤其涉及一种低噪声模数转换接口电路。
背景技术
[0002] Delta Sigma调制器分为离散时间Delta‑Sigma调制器和连续时间Delta‑Sigma调制器，离散时间Delta‑Sigma调制器为开关电容采样的ADC（Analog‑to‑Digital Converter，模数转换器），连续时间Delta‑Sigma调制器为电阻输入的连续时间积分的ADC。
[0003] 为了实现超低的等效输入噪声，ADC前会加低噪声放大器，组成实现低噪声的数据转换通道。电容耦合斩波调制仪表放大器，利用电容耦合代替传统的电阻放大器实现超低噪声，但是其输出信号中会在斩波处有抖动。
[0004] 在计量等应用场合，在实现超低噪声的同时，对功耗、面积等的要求越来越苛刻，同时实现噪声、功耗和面积的共同优化，是现在的设计难点。
发明内容
[0005] 发明目的：本发明所要解决的技术问题是针对现有技术的不足，提供一种低噪声模数转换接口电路。
[0006] 为了解决上述技术问题，本发明公开了一种低噪声模数转换接口电路，包括电容耦合斩波调制仪表放大器和连续时间Delta‑Sigma调制器，所述电容耦合斩波调制仪表放大器，用于对模拟输入信号进行低噪声放大，获得第一输出信号；所述模拟输入信号为差分信号；
[0007] 所述连续时间Delta‑Sigma调制器，用于对所述第一输出信号进行调制，获得数字输出信号；所述连续时间Delta‑Sigma调制器包括门控积分器，所述门控积分器用于消除所述第一输出信号的斩波抖动以及实现积分电阻的寄生电荷互相抵消。
[0008] 电容耦合斩波调制仪表放大器和连续时间Delta‑Sigma调制器，可实现面积、功耗、噪声的均衡优化。
[0009] 进一步地，所述门控积分器包括门控电阻电路、第二斩波运算放大器和积分电容对，所述门控电阻电路输入端与所述电容耦合斩波调制仪表放大器输出端连接，所述门控电阻电路输出端与第二斩波运算放大器输入端连接，所述积分电容对的两端分别与第二斩波运算放大器的输入端和输出端连接。
[0010] 进一步地，所述门控电阻电路包括第一积分电阻对、第二积分电阻对和第一门控开关对，所述第一积分电阻对的一端连接所述电容耦合斩波调制仪表放大器输出端，第一积分电阻对的另一端与第一门控开关对的一端连接，第一门控开关对的另一端与第二积分电阻对的一端连接，第二积分电阻对的另一端与第二斩波运算放大器输入端连接。第一门控开关对能够实现对输入信号中抖动的关断，第一门控开关对置于积分电阻对中间，可以减小对噪声的影响，实现两侧电阻对的寄生电荷的平衡。
[0011] 进一步地，所述门控电阻电路还包括第一共模电阻对和第二门控开关对，所述第一共模电阻对的一端连接第一共模电压VCM1，另一端连接第二门控开关对的一端，第二门控开关对的另一端连接至第一积分电阻对和第一门控开关对的连接处。第二门控开关对连通后，能够使得电容耦合斩波调制仪表放大器的输出共模点是稳定的状态。
[0012] 进一步地，所述门控电阻电路还包括第二共模电阻对和第三门控开关对，所述第二共模电阻对的一端连接第二共模电压VCM2，另一端与第三门控开关对的一端连接，第三门控开关对的另一端与第二积分电阻对连接。第三门控开关对连通后，能够使得连续时间Delta‑Sigma调制器的输入共模点是稳定的状态。
[0013] 进一步地，所述门控电阻电路还包括第三共模电阻对和第四门控开关对，所述第三共模电阻对的一端连接第一共模电压VCM1，另一端连接第四门控开关对的一端，第四门控开关对的另一端连接至第二共模电阻对和第三门控开关对的连接处。门控电阻电路同时实现共模电压的匹配，进一步降低对信号的影响。
[0014] 进一步地，第一门控开关对和第四门控开关对为同相开关，共同由门控时钟信号Φgate控制；第二门控开关对和第三门控开关对为同相开关，共同由门控时钟信号Φgate的反相信号控制。
[0015] 进一步地，第一积分电阻对、第二积分电阻对、第一共模电阻对、第二共模电阻对和第三共模电阻对中的电阻值相同。
[0016] 进一步地，所述第一共模电压VCM1为门控积分器虚地点的共模电压。
[0017] 进一步地，所述第二共模电压VCM2为所述第一输出信号的共模电压。
[0018] 进一步地，所述门控积分器还包括反馈电阻电路，所述反馈电阻电路的一端连接反馈电压VREF和GND，另一端与第二斩波运算放大器输入端连接。
[0019] 进一步地，所述反馈电阻电路包括第一反馈电阻对、反馈开关组和第二反馈电阻对，所述第一反馈电阻对的一端连接第二斩波运算放大器输入端，另一端与所述反馈开关组的一端连接，反馈开关组的另一端与第二反馈电阻对的一端连接，第二反馈电阻对的另一端与反馈电压VREF和GND连接。反馈开关组置于反馈电阻对中间，可实现开关两侧电阻的寄生电容电荷变化的互相抵消，可以实现省去片外电容，实现更高的集成度。
[0020] 进一步地，所述反馈开关组包括第一反馈开关对SW10、SW11和第二反馈开关对SW9、SW12，第一反馈开关对SW10、SW11和第二反馈开关对SW9、SW12互为反相开关对。
[0021] 进一步地，第一反馈电阻对和第二反馈电阻对的电阻相同。
[0022] 进一步地，所述电容耦合斩波调制仪表放大器包括斩波输入电路、第一斩波运算放大器和斩波反馈电路，所述斩波输入电路的输入端连接所述模拟输入信号，输出端连接所述第一斩波运算放大器输入端，第一斩波运算放大器输出端输出所述第一输出信号；所述斩波反馈电路的两端分别连接第一斩波运算放大器的输入端和输出端；
[0023] 所述斩波输入电路包括第一斩波器CH1，所述第一斩波器CH1用于将所述模拟输入信号斩波至远离闪烁噪声的频率fc；所述第一斩波运算放大器包括第二斩波器CH2，所述第二斩波器CH2用于实现斩波解调，恢复信号本来的频率；所述斩波反馈电路包括第三斩波器CH3和电容电阻反馈电路，所述第三斩波器CH3用于将所述第一输出信号斩波调制至频率fc处，所述电容电阻反馈电路用于对斩波至频率fc处的第一输出信号直流负反馈至第一斩波运算放大器的输入端。
[0024] 进一步地，所述电容电阻反馈电路包括第三电阻R3、第四电阻R4、第五电容C5和第六电容C6，所述第三电阻R3和第五电容C5并联连接，并联连接的一端连接第三斩波器CH3的正输出端，并联连接的另一端连接第一斩波运算放大器的负输入端；所述第四电阻R4和第六电容C6并联连接，并联连接的一端连接第三斩波器CH3的负输出端，并联连接的另一端连接第一斩波运算放大器的正输入端。第三电阻R3和第四电阻R4可以实现直流负反馈，能够省去斩波抖动取消环路，减小面积，降低电路的复杂度，提供输入直流点，同时减小斩波抖动。
[0025] 进一步地，在实现电阻的过程中，即希望第三电阻R3和第四电阻R4足够大，以提高电容耦合斩波调制仪表放大器增益的稳定性和准确度。所述第三电阻R3和第四电阻R4分别采用占空比电阻结构实现，所述占空比电阻结构包括依次连接的第一占空比电阻、第二占空比电阻和占空比开关，占空比开关由占空比为1/N的时钟信号控制，此时第三电阻R3和第四电阻R4的等效阻值分别为各自的第一占空比电阻和第二占空比电阻之和*N，N ≥ 1。电容耦合斩波调制仪表放大器采用占空比电阻作为直流负反馈，可以提供输入直流点，减小斩波抖动。
[0026] 进一步地，所述第一斩波运算放大器还包括第一跨导放大器GM1、第二跨导放大器GM2和第一米勒补偿电路，所述第一跨导放大器GM1的正输入端和负输入端分别连接所述斩波输入电路的正输出端和负输出端，第一跨导放大器GM1的负输出端和正输出端分别连接至第二斩波器CH2的正输入端和负输入端，第二斩波器CH2的正输出端和负输出端分别连接至第二跨导放大器GM2的正输入端和负输入端；所述第二跨导放大器GM2的负输出端和正输出端分别作为第一输出信号的正端和负端，分别连接至第三斩波器CH3的正输入端和负输入端；所述第一米勒补偿电路包括第一电阻R1、第二电阻R2和第三电容C3、第四电容C4，所述第一电阻R1和第三电容C3串联连接，串联连接的两端分别连接第二跨导放大器GM2的正输入端和负输出端；所述第二电阻R2和第四电容C4串联连接，串联连接的两端分别连接第二跨导放大器GM2的负输入端和正输出端。第一米勒补偿电路可以提供相位补偿。
[0027] 进一步地，所述第二斩波运算放大器包括第一级电路和输出级电路，所述第一级电路包括第四斩波器CH4、轨到轨输入电路和共栅放大级电路，第四斩波器CH4输入端连接门控电阻电路输出端，第四斩波器CH4输出端与轨到轨输入电路连接，第四斩波器CH4用于将门控电阻电路的输出信号斩波至远离闪烁噪声的频率，所述轨到轨输入电路支持大幅度的输入电压，连接至共栅放大级电路；所述共栅放大级电路用于恢复信号本来的频率，连接至输出级电路，为输出级电路提供偏置电压；所述输出级电路用于实现轨到轨输出。
[0028] 进一步地，所述共栅放大级电路包括第一电流源、第二电流源、第五斩波器CH5、第六斩波器CH6、第一共栅极放大电路、第二共栅极放大电路和浮动电流源，所述第一电流源一端与电源电压VDD连接，另一端连接第五斩波器CH5输入端，第五斩波器CH5输入端还与轨到轨输入电路连接，用于实现斩波解调，恢复信号本来的频率，第五斩波器CH5输出端与第一共栅极放大电路连接，第一共栅极放大电路将信号放大后，输出至浮动电流源；第二电流源一端接地，另一端连接第六斩波器CH6输入端，第六斩波器CH6输入端还与轨到轨输入电路连接，用于实现斩波解调，恢复信号本来的频率，第六斩波器CH6输出端与第二共栅极放大电路连接，第二共栅极放大电路将信号放大后，输出至浮动电流源。
[0029] 进一步地，所述第一共栅极放大电路包括一对栅极相连的PMOS管MP6和MP7，第二共栅极放大电路包括一对栅极相连的NMOS管MN6和MN7，所述浮动电流源包括第一CMOS浮动电流源和第二CMOS浮动电流源，所述第一CMOS浮动电流源包括PMOS管MP8和NMOS管MN4，PMOS管MP8的源极和NMOS管MN4的漏极连接，连接处与PMOS管MP6漏极连接；PMOS管MP8的漏极和NMOS管MN4的源极相连，连接处与NMOS管MN6的漏极相连；
[0030] 所述第二CMOS浮动电流源包括NMOS管MN5和PMOS管MP9，NMOS管MN5的漏极和PMOS管MP9的源极相连，连接处与PMOS管MP7的漏极相连；NMOS管MN5的源极和PMOS管MP9的漏极相连，连接处与NMOS管MN7的漏极相连。
[0031] 进一步地，所述输出级电路包括PMOS管MP10和MP11，以及NMOS管MN10和MN11，所述PMOS管MP10和MP11的源极接电源电压VDD，NMOS管MN10和MN11的源极接地；
[0032] PMOS管MP8的源极连接PMOS管MP11的栅极，NMOS管MN4的源极连接NMOS管MN11的栅极，PMOS管MP11的漏极和NMOS管MN11的漏极相连，作为差分输出的正端；
[0033] PMOS管MP9的源极连接PMOS管MP10的栅极，NMOS管MN5的源极连接NMOS管MN10的栅极，PMOS管MP10的漏极和NMOS管MN10的漏极相连，作为差分输出的负端。
[0034] 进一步地，所述输出级电路的每个MOS管包括一个第二米勒补偿电路，所述第二米勒补偿电路的两端分别连接MOS管的栅极和漏极；所述第二米勒补偿电路包括串联连接的电阻和电容。
[0035] 进一步地，所述连续时间Delta‑Sigma调制器还包括剩余环路滤波器、差分比较器和对称DFF（D Flip‑Flop，D型触发器），所述剩余环路滤波器输入端与第二斩波运算放大器输出端连接，剩余环路滤波器输出端与差分比较器输入端连接，差分比较器输出端分别连接至对称DFF的D输入端和DN输入端，差分DFF的时钟信号为采样时钟，输出正相码流数据BSP和反相码流数据BSN；所述正相码流数据BSP控制第一反馈开关对SW10、SW11，反相码流数据BSN控制第二反馈开关对SW9、SW12，正相码流数据BSP和反相码流数据BSN互为反相信号，BSP和BSN的上升沿和下降沿完全对称。对称差分DFF可以提高反馈电流的稳定性，减小偶次谐波等非理想因素。
[0036] 进一步地，所述对称DFF包括第一反相输入级、第二反相输入级和锁存结构，所述第一反相输入级一端与D输入端连接，另一端与锁存结构连接；所述第二反相输入级一端与DN输入端连接，另一端与锁存结构连接，所述锁存结构输出正相码流数据BSP和反相码流数据BSN；所述第一反相输入级和第二反相输入级镜像对称。
[0037] 进一步地，所述第一反相输入级包括PMOS管MP20和MP21，以及NMOS管MN17和MN18，PMOS管MP20的栅极和NMOS管MN18的栅极均连接D输入端，PMOS管MP20的源极连接电源电压VDD，NMOS管MN18的源极接地；
[0038] PMOS管MP20的漏极与PMOS管MP21的源极连接，PMOS管MP21的漏极与NMOS管MN17的漏极连接；NMOS管MN17的源极与NMOS管MN18的漏极连接；PMOS管MP21的栅极连接连续时间Delta‑Sigma调制器采样时钟的反相信号CKN，NMOS管MN17的栅极连接连续时间Delta‑Sigma调制器采样时钟的正向信号CK。
[0039] 进一步地，所述锁存结构包括镜像对称的第一锁存电路和第二锁存电路，所述第一锁存电路包括PMOS管MP22和MP23，以及NMOS管MN19和MN20，所述PMOS管MP22的源极连接电源电压VDD，漏极连接PMOS管MP23的源极；PMOS管MP23的漏极连接NMOS管MN19的漏极，连接处输出反相码流数据BSN，连接处还与PMOS管MP21和NMOS管MN17的连接处连接；NMOS管MN19的源极连接NMOS管MN20的漏极，NMOS管MN20的源极接地；
[0040] PMOS管MP23的栅极连接连续时间Delta‑Sigma调制器采样时钟的正向信号CK，NMOS管MN19的栅极连接连续时间Delta‑Sigma调制器采样时钟的反相信号CKN；
[0041] 所述第二锁存电路包括与PMOS管MP22、PMOS管MP23、NMOS管MN19、NMOS管MN20依次镜像设置的PMOS管MP24、PMOS管MP25、NMOS管MN21、NMOS管MN22，PMOS管MP25漏极与NMOS管MN21漏极的连接处输出正相码流数据BSP，连接处还与PMOS管MP27和NMOS管MN23的连接处连接；
[0042] PMOS管MP22的栅极和NMOS管MN20的栅极连接，连接处与正相码流数据BSP连接；PMOS管MP24的栅极和NMOS管MN22的栅极连接，连接处与反相码流数据BSN连接。
[0043] 进一步地，还包括基准电路和基准电压缓冲器，所述基准电路输出端与基准电压缓冲器输入端连接，用于为基准电压缓冲器产生输入电压VBGP，所述基准电压缓冲器输出端输出反馈电压VREF，同时为反馈电阻电路提供输出电流。
[0044] 进一步地，所述基准电压缓冲器包括第一级共源共栅级联结构和第二级FVF（Flipped Voltage Follower，翻转电压跟随器）结构，所述第一级共源共栅级联结构包括第三电流源、第一共源共栅电路、第二共源共栅电路和电容电路，所述第三电流源，用于为第一共源共栅电路提供电流；所述第一共源共栅电路，用于放大输入电压VBGP和反馈电压VREF的差值，提供电压增益；所述第二共源共栅电路，作为第一共源共栅电路的负载，实现差分转单端输出到第二级FVF结构，同时确保第一级共源共栅级联结构的高增益；所述电容电路用于将第一级共源共栅级联结构的输出点设置为主极点。
[0045] 进一步地，所述第二级FVF结构用于实现小的输出阻抗，同时实现对外提供电流的能力，包括PMOS管MP17、MP18、MP19，以及第四电流源，所述PMOS管MP17的源极连接电源电压VDD，PMOS管MP17的漏极与PMOS管MP18的源极连接，PMOS管MP17的漏极还与PMOS管MP17的栅极连接；
[0046] PMOS管MP18的漏极与PMOS管MP19的源极连接，连接处输出反馈电压VREF；PMOS管MP19的漏极与第四电流源连接，PMOS管MP19的漏极还与PMOS管MP18的栅极连接，PMOS管MP19的栅极与PMOS管MP16的漏极和NMOS管MN13的漏极连接处连接。
[0047] 第一级采用共源共栅级联结构，提高电压增益，第二级采用FVF跟随级，提高输出电流能力，减小输出阻抗，提高输出节点的带宽，减小反馈开关的切换带来的抖动。因此采用FVF结构的基准电压缓冲器作为基准电压的驱动电路，实现极低的输出阻抗和电流的驱动能力。
[0048] 有益效果：本发明实现一种低噪声、面积小、全集成的模数转换接口电路，采用电容耦合斩波调制仪表放大器作为放大级，采用带门控开关和共模匹配电路的连续时间Delta‑Sigma调制器作为模数转换器，同时反馈电阻的开关位于反馈电阻的中间位置，可降低对基准电压缓冲器的要求，实现基准电路无片外电容。电容耦合斩波调制仪表放大器实现低噪声信号放大，而连续时间模数转换器一方面屏蔽电容耦合斩波调制仪表放大器输出信号中的斩波抖动，另一方面降低门控开关带来的非理想因素，实现低噪声、低功耗和全集成的模数转换接口电路。
附图说明
[0049] 下面结合附图和具体实施方式对本发明做更进一步的具体说明，本发明的上述和/或其他方面的优点将会变得更加清楚。
[0050] 图1为本申请实施例提供的一种低噪声模数转换接口电路的结构示意图。
[0051] 图2为本申请实施例提供的一种低噪声模数转换接口电路中电容耦合斩波调制仪表放大器的电路图。
[0052] 图3为本申请实施例提供的一种低噪声模数转换接口电路中电容耦合斩波调制仪表放大器的占空比电阻结构示意图。
[0053] 图4为本申请实施例提供的一种低噪声模数转换接口电路中电容耦合斩波调制仪表放大器的输出波形示意图。
[0054] 图5为本申请实施例提供的一种低噪声模数转换接口电路中连续时间Delta‑Sigma调制器电路结构示意图。
[0055] 图6为本申请实施例提供的一种低噪声模数转换接口电路中连续时间Delta‑Sigma调制器中的斩波运算放大器电路图。
[0056] 图7为本申请实施例提供的一种低噪声模数转换接口电路中基准电压缓冲器电路图。
[0057] 图8为本申请实施例提供的一种低噪声模数转换接口电路中差分DFF电路图。
具体实施方式
[0058] 下面将结合附图，对本发明的实施例进行描述。
[0059] 在实现本发明过程中，研究发现：
[0060] 电容耦合斩波调制仪表放大器和离散时间Delta‑Sigma调制器组合时，得益于离散时间Delta‑Sigma调制器的开关电容采样，通过合理设置采样时钟，可以使得电容耦合斩波调制仪表放大器输出信号中的抖动不影响通道性能。但是由于离散时间Delta‑Sigma调制器的开关电容采样的特性，电容耦合斩波调制仪表放大器输出信号中的噪声会被采样折叠回信号带宽内，严重降低整个通道的噪声性能。
[0061] 电容耦合斩波调制仪表放大器和连续时间Delta‑Sigma调制器组合时，连续时间Delta‑Sigma调制器的第一级积分器为电阻和电容形成的积分器，电容耦合斩波调制仪表放大器后接电阻，电容耦合斩波调制仪表放大器输出信号中的斩波抖动会被积分，从而造成通道的非线性。针对斩波抖动可以增加门控开关，在斩波抖动产生的时刻将电容耦合斩波调制仪表放大器的输出和ADC的输入断开，从而斩波抖动不会被积分。但是该门控开关放在虚地点，门控开关引入的抖动和积分电阻的寄生电容的电荷变化，也会影响通道的噪声性能。
[0062] 常规基准电压输出会接片外电容，反馈开关置于片外电容处，而后接反馈积分电阻。对于连续时间Delta‑Sigma调制器，当基准电压REF无片外电容时，反馈开关的抖动也会降低噪声性能，该抖动也会被反馈积分回路积分。当为了实现全集成的模数转换接口电路时，反馈回路的开关路径需要优化。
[0063] 电容耦合斩波调制仪表放大器和离散时间Delta‑Sigma调制器组合时，由于噪声折叠的问题，噪声难以做到很小，同时功耗和面积均较大。如图1所示，本申请实施例采用电容耦合斩波调制仪表放大器和连续时间Delta‑Sigma调制器组合方式，可实现面积、功耗、噪声的均衡优化。
[0064] 本申请实施例公开一种低噪声模数转换接口电路，包括电容耦合斩波调制仪表放大器和连续时间Delta‑Sigma调制器，所述电容耦合斩波调制仪表放大器，用于对模拟输入信号进行低噪声放大，获得第一输出信号；所述模拟输入信号为差分信号，可以包括电力计量领域的信号、音频传感器的输出信号以及医疗领域的心电、脑电传感器的输出信号等，当信号本身为单端信号时，可将信号和地一起作为差分信号输入到电容耦合斩波调制仪表放大器中；
[0065] 所述连续时间Delta‑Sigma调制器，用于对所述第一输出信号进行调制，获得数字输出信号；所述连续时间Delta‑Sigma调制器包括门控积分器，所述门控积分器用于消除所述第一输出信号的斩波抖动以及实现积分电阻的寄生电荷互相抵消。
[0066] 本实施例中，如图2所示，所述电容耦合斩波调制仪表放大器包括斩波输入电路21、第一斩波运算放大器22和斩波反馈电路23，所述斩波输入电路21的输入端连接所述模拟输入信号，输出端连接所述第一斩波运算放大器22输入端，第一斩波运算放大器22输出端输出所述第一输出信号；所述斩波反馈电路23的两端分别连接第一斩波运算放大器22的输入端和输出端；
[0067] 所述斩波输入电路21包括第一斩波器CH1，所述第一斩波器CH1用于将所述模拟输入信号斩波至远离闪烁噪声的频率fc；所述第一斩波运算放大器22包括第二斩波器CH2，所述第二斩波器CH2用于实现斩波解调，恢复信号本来的频率；所述斩波反馈电路23包括第三斩波器CH3和电容电阻反馈电路24，所述第三斩波器CH3用于将所述第一输出信号斩波调制至频率fc处，所述电容电阻反馈电路24用于对斩波至频率fc处的第一输出信号直流负反馈至第一斩波运算放大器22的输入端。
[0068] 所述电容电阻反馈电路24包括第三电阻R3、第四电阻R4、第五电容C5和第六电容C6，所述第三电阻R3和第五电容C5并联连接，并联连接的一端连接第三斩波器CH3的正输出端，并联连接的另一端连接第一斩波运算放大器22的负输入端；所述第四电阻R4和第六电容C6并联连接，并联连接的一端连接第三斩波器CH3的负输出端，并联连接的另一端连接第一斩波运算放大器22的正输入端。
[0069] 在具体实现过程中，电容耦合斩波调制仪表放大器如图2所示，输入差分信号Vin连接至第一斩波器CH1的输入端，第一斩波器的差分输出分别连接至第一电容C1的一端和第二电容C2的一端，第一电容C1的另一端和第二电容C2的另一端连接至第一斩波运算放大器的输入端，第一斩波运算放大器包括两级跨导放大器，两级中间有第二斩波器CH2，用于对调制在斩波频率的信号进行斩波解调，使信号恢复到其本来的频率。所述第一电容C1的另一端和第二电容C2的另一端分别接至第一跨导放大器GM1的正输入端和负输入端，第一跨导放大器GM1的负输出端和正输出端分别连接至第二斩波器CH2的正输入端和负输入端，第二斩波器CH2的正输出端和负输出端分别连接至第二跨导放大器GM2的正输入端和负输入端。第二跨导放大器的负输出端和正输出端分别连接至第三电容C3的一端和第四电容C4的一端，第三电容C3的另一端连接至第一电阻R1的一端，第四电容C4的另一端连接至第二电阻R2的一端，第一电阻R1的另一端和第二电阻R2的另一端分别连接至第二跨导放大器GM2的正输入端和负输入端。第一电阻R1、第二电阻R2和第三电容C3、第四电容C4组成第二跨导放大器GM2的第一米勒补偿电路，提供相位补偿。第二跨导放大器GM2的负输出端和正输出端分别作为差分输出Vout的正端和负端，分别连接至第三斩波器CH3的正输入端和负输入端。第三斩波器CH3的正输出端连接至第三电阻R3和第五电容C5的一端，第三电阻R3和第五电容C5的另一端连接至第一跨导放大器GM1的负输入端；第三斩波器CH3的负输出端连接至第四电阻R4和第六电容C6的一端，第四电阻R4和第六电容C6的另一端连接至第一跨导放大器GM1的正输入端。
[0070] 电容耦合斩波调制仪表放大器中第三电阻R3和第四电阻R4实现直流负反馈，可省去斩波抖动取消环路，减小面积，降低电路的复杂度，提供输入直流点，同时减小斩波抖动。图中C1=C2，C3=C4，C5=C6，R1=R2，R3=R4。第一斩波器CH1将低频的信号斩波到远离闪烁噪声的频率，第二斩波器CH2实现斩波的解调，恢复信号本来的频率。第三斩波器CH3将输出信号再进行斩波调制，通过第三电阻R3、第五电容C5、第四电阻R4、第六电容C6反馈回第一斩波运算放大器的输入端，实现负反馈。输入信号Vin经过第一斩波器CH1后，被调制在斩波频率fc处，而后经过第二斩波器CH2实现斩波解调，恢复其本来的频率，再经过第三斩波器CH3重新调制到fc处，实现负反馈，电容耦合斩波调制仪表放大器的增益为：
[0071]
[0072] 其中，|| 表示并联；当R3足够大，使得 可以忽略时，电容耦合斩波调制仪表放大器的增益为C1/C5。在实现电阻的过程中，即希望第三电阻R3和第四电阻R4足够大，以提高电容耦合斩波调制仪表放大器增益的稳定性和准确度。
[0073] 为实现足够大的第三电阻R3和第四电阻R4，普通的电阻实现大电阻将占据太大的面积，有些方案精确度低，随工艺、温度的变化大。本实施例采用占空比电阻方式实现大电阻，利用低占空比的开关和电阻实现等效的大电阻，精确度高，占用面积小。所述占空比电阻结构包括依次连接的第一占空比电阻、第二占空比电阻和占空比开关，占空比开关由占空比为1/N的时钟信号控制，此时第三电阻R3和第四电阻R4的等效阻值分别为各自的第一占空比电阻和第二占空比电阻之和*N，N ≥ 1。占空比电阻结构如图3所示，第三电阻R3由电阻R3_1、开关SW_R3和电阻R3_2组成，第四电阻R4由电阻R4_1、开关SW_R4和电阻R4_2组成，开关SW_R3和开关SW_R4由占空比为1/N的时钟信号控制，即开关的导通时间Ton为1/(N*fSW)，fSW为开关SW_R3和SW_R4的时钟信号的频率。此时占空比电阻R3的等效阻值为N*(R3_1+R3_2)，阻值提高了N倍。
[0074] 电容耦合斩波调制仪表放大器的输出波形如图4所示，其输出波形在斩波时钟的上下边沿处会有抖动，本实施例中，电容耦合斩波调制仪表放大器后接连续时间Delta‑Sigma调制器，该抖动会影响接收通道的线性度。因此需要增加门控电阻电路将其去除。
[0075] 电容耦合斩波调制仪表放大器和连续时间Delta‑Sigma调制器组合时，如果将门控开关放置于门控积分器的虚地点，门控开关引入的抖动和积分电阻的寄生电容的电荷变化，也会影响通道的噪声性能。
[0076] 本实施例中，如图5所示，所述门控积分器包括门控电阻电路51、第二斩波运算放大器52和积分电容对53，所述门控电阻电路51输入端与所述电容耦合斩波调制仪表放大器输出端连接，所述门控电阻电路51输出端与第二斩波运算放大器52输入端连接，所述积分电容对53的两端分别与第二斩波运算放大器52的输入端和输出端连接。
[0077] 所述门控电阻电路51包括第一积分电阻对511、第二积分电阻对512和第一门控开关对513，所述第一积分电阻对511的一端连接所述电容耦合斩波调制仪表放大器输出端，第一积分电阻对511的另一端与第一门控开关对513的一端连接，第一门控开关对513的另一端与第二积分电阻对512的一端连接，第二积分电阻对512的另一端与第二斩波运算放大器52输入端连接。
[0078] 所述门控电阻电路51还包括第一共模电阻对514和第二门控开关对515，所述第一共模电阻对514的一端连接第一共模电压VCM1，另一端连接第二门控开关对515的一端，第二门控开关对515的另一端连接至第一积分电阻对511和第一门控开关对513的连接处。
[0079] 所述门控电阻电路51还包括第二共模电阻对516和第三门控开关对517，所述第二共模电阻对516的一端连接第二共模电压VCM2，另一端与第三门控开关对517的一端连接，第三门控开关对517的另一端与第二积分电阻对512连接。
[0080] 所述门控电阻电路51还包括第三共模电阻对518和第四门控开关对519，所述第三共模电阻对518的一端连接第一共模电压VCM1，另一端连接第四门控开关对519的一端，第四门控开关对519的另一端连接至第二共模电阻对516和第三门控开关对517的连接处。
[0081] 第一门控开关对513和第四门控开关对519为同相开关，共同由门控时钟信号Φgate控制；第二门控开关对515和第三门控开关对517为同相开关，共同由门控时钟信号Φgate的反相信号控制。
[0082] 第一积分电阻对511、第二积分电阻对512、第一共模电阻对514、第二共模电阻对516和第三共模电阻对518中的电阻值相同。
[0083] 所述门控积分器还包括反馈电阻电路54，所述反馈电阻电路54的一端连接反馈电压VREF和GND，另一端与第二斩波运算放大器52输入端连接。
[0084] 所述反馈电阻电路54包括第一反馈电阻对541、反馈开关组542和第二反馈电阻对543，所述第一反馈电阻对541的一端连接第二斩波运算放大器52输入端，另一端与所述反馈开关组542的一端连接，反馈开关组542的另一端与第二反馈电阻对543的一端连接，第二反馈电阻对543的另一端与反馈电压VREF和GND连接。
[0085] 所述反馈开关组542包括第一反馈开关对SW10、SW11和第二反馈开关对SW9、SW12，第一反馈开关对SW10、SW11和第二反馈开关对SW9、SW12互为反相开关对。
[0086] 第一反馈电阻对541和第二反馈电阻对543的电阻相同。
[0087] 输入信号门控开关位于输入电阻中间位置，可使得两侧电阻的寄生电容互相抵消；门控电阻电路同时实现共模电压的匹配，降低对信号的影响；反馈电阻的开关亦位于反馈电阻的中间位置，可降低对缓冲器的要求，实现带隙基准电路无片外电容。
[0088] 如图5所示，在具体实现过程中，门控电阻电路51可以为如下电路结构：
[0089] 第一积分电阻对511包括第五电阻R5和第六电阻R6，第二积分电阻对512包括第十三电阻R13和第十四电阻R14，第一门控开关对513包括第一开关SW1和第二开关SW2；第一共模电阻对514包括第九电阻R9和第十电阻R10，第二门控开关对515包括第五开关SW5和第六开关SW6；第二共模电阻对516包括第七电阻R7和第八电阻R8，第三门控开关对517包括第三开关SW3和第四开关SW4；第三共模电阻对518包括第十一电阻R11和第十二电阻R12，第四门控开关对519包括第七开关SW7和第八开关SW8；第一反馈电阻对541包括第十五电阻R15和第十六电阻R16，第二反馈电阻对543包括第十七电阻R17和第十八电阻R18。
[0090] 差分输入的正端和负端分别连接至第五电阻R5的一端和第六电阻R6的一端，第五电阻R5的另一端连接至第一开关SW1的一端和第五开关SW5的一端，第一开关SW1的另一端连接至第十三电阻R13的一端和第三开关SW3的一端，第五开关SW5的另一端连接至第九电阻R9的一端，第九电阻R9的另一端连接至第一共模电压VCM1；第三开关SW3的另一端连接至第七电阻R7的一端和第八开关SW8的一端，第七电阻R7的另一端连接至第二共模电压VCM2，第八开关SW8的另一端连接至第十二电阻R12的一端，第十二电阻R12的另一端连接至第一共模电压VCM1，第十三电阻R13的另一端连接至第二斩波运算放大器的正输入端。第六电阻R6的另一端连接至第二开关SW2的一端和第六开关SW6的一端，第二开关SW2的另一端连接至第十四电阻R14的一端和第四开关SW4的一端，第六开关SW6的另一端连接至第十电阻R10的一端，第十电阻R10的另一端连接至第一共模电压VCM1；第四开关SW4的另一端连接至第八电阻R8的一端和第七开关SW7的一端，第八电阻R8的另一端连接至第二共模电压VCM2，第七开关SW7的另一端连接至第十一电阻R11的一端，第十一电阻R11的另一端连接至第一共模电压VCM1，第十四电阻R14的另一端连接至第二斩波运算放大器的负输入端。
[0091] 积分电容对53包括第七电容C7和第八电容C8，第二斩波运算放大器的负输出端连接至第七电容C7的一端和剩余环路滤波器的正输入端，第七电容C7的另一端连接至第二斩波运算放大器的正输入端。第二斩波运算放大器的正输出端连接至第八电容C8的一端和剩余环路滤波器的负输入端，第八电容C8的另一端连接至第二斩波运算放大器的负输入端。
[0092] 剩余环路滤波器的正输出端和负输出端分别连接至差分比较器的正输入端和负输入端，差分比较器的正输入端和负输入端分别连接至对称DFF的D输入端和DN输入端，差分DFF的时钟信号为采样时钟，输出正相码流数据BSP和反相码流数据BSN。
[0093] 反馈回路的开关位于基准电压处，当基准电压无片外电容时，反馈开关的抖动也会降低噪声性能，该抖动也会被反馈积分回路积分，降低系统性能。
[0094] 在具体实现过程中，反馈电阻电路54可以为如下电路结构：
[0095] VREF和GND为反馈电压，其中VREF由缓冲器提供。VREF和GND分别连接至第十七电阻R17的一端和第十八电阻R18的一端，第十七电阻R17的另一端连接至第九开关SW9的一端和第十开关SW10的一端，第九开关SW9的另一端连接至第十五电阻R15的一端，第十五电阻R15的另一端连接至第二斩波运算放大器的正输入端；第十八电阻R18的另一端连接至第十一开关SW11和第十二开关SW12的一端，第十一开关SW11的另一端连接至第十五电阻R15和第九开关SW9的一端，第十二开关SW12的另一端连接至第十开关SW10的一端和第十六电阻R16的一端，第十六电阻R16的另一端连接至第二斩波运算放大器的负输入端。第九开关SW9、第十开关SW10、第十一开关SW11和第十二开关SW12由正相码流数据BSP和反相码流数据BSN控制，正相码流数据BSP和反相码流数据BSN互为反相信号，正相码流数据BSP为正时，第十开关SW10和第十一开关SW11导通，第九开关SW9和第十二开关SW12截止；反相码流数据BSN为正时，第九开关SW9和第十二开关SW12导通，第十开关SW10和第十一开关SW11截止。
[0096] 其中，R5=R6=R7=R8=R9=R10=R11=R12=R13=R14，R15=R16=R17=R18，第一开关SW1和第二开关SW2为门控主开关，实现对输入信号中抖动的关断。
[0097] 第一共模电压VCM1为门控积分器虚地点的共模电压，第二共模电压VCM2为电容耦合斩波调制仪表放大器输出信号的共模电压。
[0098] 第一开关SW1、第二开关SW2、第七开关SW7和第八开关SW8为同相开关，共同由门控时钟信号Φgate控制，即Φgate为高电平时开关导通；第三开关SW3、第四开关SW4、第五开关SW5和第六开关SW6为同相开关，共同由门控时钟信号Φgate的反相信号控制，即Φgate为低电平时开关导通。
[0099] 本实施例中，开关放置于电阻中间，使得电阻的寄生电荷互相抵消，对门控积分器的影响降到最低。例如当第一开关SW1、第二开关SW2断开时，第五电阻R5、第六电阻R6的寄生电容电荷变化和第十三电阻R13、第十四电阻R14的寄生电容电荷变化呈反相，当第一开关SW1、第二开关SW2接通时，电阻上的寄生电容的电荷变化互相抵消，极大的减小了对门控积分器的影响。反馈回路的第九开关SW9、第十开关SW10、第十一开关SW11、第十二开关SW12亦是同样的，可实现开关两侧电阻的寄生电容电荷变化的互相抵消。
[0100] 本实施例中，如图6所示，所述第二斩波运算放大器52包括第一级电路61和输出级电路62，所述第一级电路61包括第四斩波器CH4、轨到轨输入电路63和共栅放大级电路64，第四斩波器CH4输入端连接门控电阻电路51输出端，第四斩波器CH4输出端与轨到轨输入电路63连接，第四斩波器CH4用于将门控电阻电路51的输出信号斩波至远离闪烁噪声的频率，所述轨到轨输入电路63支持大幅度的输入电压，连接至共栅放大级电路64；所述共栅放大级电路64用于恢复信号本来的频率，连接至输出级电路62，为输出级电路62提供偏置电压；所述输出级电路62用于实现轨到轨输出。
[0101] 所述共栅放大级电路64包括第一电流源65、第二电流源66、第五斩波器CH5、第六斩波器CH6、第一共栅极放大电路67、第二共栅极放大电路68和浮动电流源69，所述第一电流源65一端与电源电压VDD连接，另一端连接第五斩波器CH5输入端，第五斩波器CH5输入端还与轨到轨输入电路63连接，用于实现斩波解调，恢复信号本来的频率，第五斩波器CH5输出端与第一共栅极放大电路67连接，第一共栅极放大电路67将信号放大后，输出至浮动电流源69；第二电流源66一端接地，另一端连接第六斩波器CH6输入端，第六斩波器CH6输入端还与轨到轨输入电路63连接，用于实现斩波解调，恢复信号本来的频率，第六斩波器CH6输出端与第二共栅极放大电路68连接，第二共栅极放大电路68将信号放大后，输出至浮动电流源69。
[0102] 所述第一共栅极放大电路67包括一对栅极相连的PMOS管MP6和MP7，第二共栅极放大电路68包括一对栅极相连的NMOS管MN6和MN7，所述浮动电流源69包括第一CMOS浮动电流源和第二CMOS浮动电流源，所述第一CMOS浮动电流源包括PMOS管MP8和NMOS管MN4，PMOS管MP8的源极和NMOS管MN4的漏极连接，连接处与PMOS管MP6漏极连接；PMOS管MP8的漏极和NMOS管MN4的源极相连，连接处与NMOS管MN6的漏极相连；
[0103] 所述第二CMOS浮动电流源包括NMOS管MN5和PMOS管MP9，NMOS管MN5的漏极和PMOS管MP9的源极相连，连接处与PMOS管MP7的漏极相连；NMOS管MN5的源极和PMOS管MP9的漏极相连，连接处与NMOS管MN7的漏极相连。
[0104] 所述输出级电路62包括PMOS管MP10和MP11，以及NMOS管MN10和MN11，所述PMOS管MP10和MP11的源极接电源电压VDD，NMOS管MN10和MN11的源极接地；
[0105] PMOS管MP8的源极连接PMOS管MP11的栅极，NMOS管MN4的源极连接NMOS管MN11的栅极，PMOS管MP11的漏极和NMOS管MN11的漏极相连，作为差分输出的正端；
[0106] PMOS管MP9的源极连接PMOS管MP10的栅极，NMOS管MN5的源极连接NMOS管MN10的栅极，PMOS管MP10的漏极和NMOS管MN10的漏极相连，作为差分输出的负端。
[0107] 所述输出级电路62的每个MOS管包括一个第二米勒补偿电路，所述第二米勒补偿电路的两端分别连接MOS管的栅极和漏极；所述第二米勒补偿电路包括串联连接的电阻和电容。
[0108] 如图6所示，在具体实现过程中，第二斩波运算放大器52可以为如下轨到轨输入、轨到轨输出的运算放大器结构，由第四斩波器CH4，第五斩波器CH5，第六斩波器CH6，第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5、第六NMOS管MN6、第七NMOS管MN7、第八NMOS管MN8、第九NMOS管MN9、第十NMOS管MN10、第十一NMOS管MN11，第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP5、第六PMOS管MP6、第七PMOS管MP7、第八PMOS管MP8、第九PMOS管MP9、第十PMOS管MP10、第十一PMOS管MP11，第十九电阻R19、第二十电阻R20、第二十一电阻R21、第二十二电阻R22和第九电容C9、第十电容C10、第十一电容C11、第十二电容C12组成。第四PMOS管MP4和第五PMOS管MP5组成第一电流源65，第八NMOS管MN8和第九NMOS管MN9组成第二电流源66。
[0109] 差分输入信号分别连接至第四斩波器CH4的正输入端和负输入端，第四斩波器CH4的正输出端连接至第一NMOS管MN1的栅极和第一PMOS管MP1的栅极，第四斩波器CH4的负输出端连接至第二NMOS管MN2的栅极和第二PMOS管MP2的栅极。第一NMOS管MN1的源极和第二NMOS管MN2的源极均连接至第三NMOS管MN3的漏极，第三NMOS管MN3的源极接地，栅极连接至偏置电压VN1。第一PMOS管MP1的源极和第二PMOS管MP2的源极均连接至第三PMOS管MP3的漏极，第三PMOS管MP3的源极接电源，栅极连接至偏置电压VP1。
[0110] 第一NMOS管MN1和第二NMOS管MN2的漏极分别连接至第四PMOS管MP4和第五PMOS管MP5的漏极，第四PMOS管MP4的栅极和第五PMOS管MP5的栅极均连接至偏置电压VP2，第四PMOS管MP4的源极和第五PMOS管MP5的源极均连接至电源，第四PMOS管MP4的漏极和第五PMOS管MP5的漏极分别连接至第五斩波器CH5的正输入端和负输入端，第五斩波器CH5的正输出端和负输出端分别连接至第六PMOS管MP6的源极和第七PMOS管MP7的源极。第六PMOS管MP6的栅极和第七PMOS管MP7的栅极均连接至偏置电压VP3，第六PMOS管MP6的漏极连接至第八PMOS管MP8的源极和第四NMOS管MN4的漏极，第七PMOS管MP7的漏极连接至第五NMOS管MN5的漏极和第九PMOS管MP9的源极。第八PMOS管MP8的栅极和第九PMOS管MP9的栅极均连接至偏置电压VFP，第四NMOS管MN4的栅极和第五NMOS管MN5的栅极均连接至偏置电压VFN。
[0111] 第八PMOS管MP8的漏极和第四NMOS管MN4的源极连接在一起，同时连接至第六NMOS管MN6的漏极，第九PMOS管MP9的漏极和第五NMOS管MN5的源极连接在一起，同时连接至第七NMOS管MN7的漏极。第六NMOS管MN6的栅极和第七NMOS管MN7的栅极均连接至偏置电压VN2。
[0112] 第一PMOS管MP1的漏极和第二PMOS管MP2的漏极分别连接至第八NMOS管MN8的漏极和第九NMOS管MN9的漏极，第八NMOS管MN8的栅极和第九NMOS管MN9的栅极均连接至偏置电压VN3，第八NMOS管MN8的源极和第九NMOS管MN9的源极均接地，第八NMOS管MN8的漏极和第九NMOS管MN9的漏极分别连接至第六斩波器CH6的正输入端和负输入端，第六斩波器CH6的正输出端和负输出端分别连接至第六NMOS管MN6的源极和第七NMOS管MN7的源极。
[0113] 第六NMOS管MN6的漏极和第七NMOS管MN7的漏极分别连接至第十一NMOS管MN11的栅极和第十NMOS管MN10的栅极，第十NMOS管MN10的源极和第十一NMOS管MN11的源极均接地，第十NMOS管MN10的漏极连接至第十电容C10的一端，第十电容C10的另一端连接至第二十电阻R20的一端，第二十电阻R20的另一端连接至第十NMOS管MN10的栅极；第十一NMOS管MN11的漏极连接至第十二电容C12的一端，第十二电容C12的另一端连接至第二十二电阻R22的一端，第二十二电阻R22的另一端连接至第十一NMOS管MN11的栅极。
[0114] 第六PMOS管MP6的漏极和第七PMOS管MP7的漏极分别连接至第十一PMOS管MP11的栅极和第十PMOS管MP10的栅极，第十PMOS管MP10的源极和第十一PMOS管MP11的源极均接电源，第十PMOS管MP10的漏极连接至第九电容C9的一端，第九电容C9的另一端连接至第十九电阻R19的一端，第十九电阻R19的另一端连接至第十PMOS管MP10的栅极；第十一PMOS管MP11的漏极连接至第十一电容C11的一端，第十一电容C11的另一端连接至第二十一电阻R21的一端，第二十一电阻R21的另一端连接至第十一PMOS管MP11的栅极。
[0115] 第十PMOS管MP10的漏极和第十NMOS管MN10的漏极连接在一起，作为差分输出的负端，第十一PMOS管MP11的漏极和第十一NMOS管MN11的漏极连接在一起，作为差分输出的正端。
[0116] 第一NMOS管MN1、第二NMOS管MN2、第一PMOS管MP1、第二PMOS管MP2形成差分轨到轨的输入，第八PMOS管MP8、第四NMOS管MN4、第五NMOS管MN5、第九PMOS管MP9作为浮动电流源，为第十一PMOS管MP11、第十一NMOS管MN11、第十NMOS管MN10、第十PMOS管MP10提供栅极偏置电压。第十PMOS管MP10、第十NMOS管MN10、第十一PMOS管MP11、第十一NMOS管MN11形成轨到轨的输出级。
[0117] 第十PMOS管MP10和第十一PMOS管MP11的栅极偏置电压分别由第九PMOS管MP9和第八PMOS管MP8决定，VFP是直流电压，VFP确定后，第十PMOS管MP10的栅极电压连接第九PMOS管MP9的源极，第九PMOS管MP9的源极到VFP就是第九PMOS管MP9的Vgs，第九PMOS管MP9的Vgs变化比较小，可以钳制住第十PMOS管MP10的栅极偏置电压。同理，第八PMOS管MP8可以钳制住第十一PMOS管MP11的栅极电压，第五NMOS管MN5可以钳制住第十NMOS管MN10的栅极偏置电压，第四NMOS管MN4可以钳制住第十一NMOS管MN11的栅极偏置电压。
[0118] 本实施例中，如图1所示，所述低噪声模数转换接口电路还包括基准电路和基准电压缓冲器，所述基准电路输出端与基准电压缓冲器输入端连接，用于为基准电压缓冲器产生输入电压VBGP，所述基准电压缓冲器输出端输出反馈电压VREF，同时为反馈电阻电路54提供输出电流。
[0119] 所述基准电压缓冲器包括第一级共源共栅级联结构71和第二级FVF结构72，所述第一级共源共栅级联结构71包括第三电流源73、第一共源共栅电路74、第二共源共栅电路75和电容电路76，所述第三电流源73，用于为第一共源共栅电路74提供电流；所述第一共源共栅电路74，用于放大输入电压VBGP和反馈电压VREF的差值，提供电压增益；所述第二共源共栅电路75，作为第一共源共栅电路74的负载，实现差分转单端输出到第二级FVF结构72，同时确保第一级共源共栅级联结构71的高增益；所述电容电路76用于将第一级共源共栅级联结构71的输出点设置为主极点。
[0120] 具体的，所述第一共源共栅电路74包括第一PMOS管对MP13和MP14、第二PMOS管对MP15和MP16，第二共源共栅电路75包括第一NMOS管对MN12和MN13，以及第二NMOS管对MN14和MN15。所述电容电路76包括第十三电容C13。
[0121] 所述第二级FVF结构72，用于实现小的输出阻抗，同时实现对外提供电流的能力，包括PMOS管MP17、MP18、MP19，以及第四电流源77，所述PMOS管MP17的源极连接电源电压VDD，PMOS管MP17的漏极与PMOS管MP18的源极连接，PMOS管MP17的漏极还与PMOS管MP17的栅极连接；
[0122] PMOS管MP18的漏极与PMOS管MP19的源极连接，连接处输出反馈电压VREF；PMOS管MP19的漏极与第四电流源77连接，PMOS管MP19的漏极还与PMOS管MP18的栅极连接，PMOS管MP19的栅极与PMOS管MP16的漏极和NMOS管MN13的漏极连接处连接。
[0123] 基准电压缓冲器，采用FVF结构，该电路具有极低的输出阻抗，同时有输出电流能力，为反馈电阻提供电流。第二级利用FVF结构，将输出阻抗进一步降低，提高输出节点的带宽，减小反馈开关的切换带来的抖动。
[0124] 如图7所示，在具体实现过程中，基准电压缓冲器可以为如下电路结构：包括第十二PMOS管MP12、第十三PMOS管MP13、第十四PMOS管MP14、第十五PMOS管MP15、第十六PMOS管MP16、第十七PMOS管MP17、第十八PMOS管MP18、第十九PMOS管MP19，第十二NMOS管MN12、第十三NMOS管MN13、第十四NMOS管MN14、第十五NMOS管MN15、第十六NMOS管MN16，基准电路的输出电压VBGP连接至第十三PMOS管MP13的栅极，第十三PMOS管MP13的源极和第十四PMOS管MP14的源极均连接至第十二PMOS管MP12的漏极，第十二PMOS管MP12的栅极连接至偏置电压VP4，第十二PMOS管MP12的源极连接至电源，第三电流源73通过第十二PMOS管MP12实现。
[0125] 第十三PMOS管MP13的漏极和第十四PMOS管MP14的漏极分别连接至第十五PMOS管MP15的源极和第十六PMOS管MP16的源极，第十五PMOS管MP15的栅极和第十六PMOS管MP16的栅极均连接至偏置电压VP5，第十五PMOS管MP15的漏极和第十六PMOS管MP16的漏极分别连接至第十二NMOS管MN12的漏极和第十三NMOS管MN13的漏极，第十二NMOS管MN12的栅极和第十三NMOS管MN13的栅极均连接至偏置电压VN4，第十二NMOS管MN12的源极和第十三NMOS管MN13的源极分别连接至第十四NMOS管MN14的漏极而后第十五NMOS管MN15的漏极，第十四NMOS管MN14的栅极和第十五NMOS管MN15的栅极连接至一起，同时连接于第十二NMOS管MN12的漏极，第十四NMOS管MN14的源极和第十五NMOS管MN15的源极均接地。
[0126] 第十三NMOS管MN13的漏极连接至第十三电容C13的一端，同时连接至第十九PMOS管MP19的栅极。第十三电容C13的另一端连接至地。第十九PMOS管MP19的漏极连接至第十六NMOS管MN16的漏极，第十六NMOS管MN16的栅极连接至偏置电压VN5，第十六NMOS管MN16的源极接地，第四电流源77通过第十六NMOS管MN16实现。第十九PMOS管MP19的漏极同时连接于第十八PMOS管MP18的栅极，第十九PMOS管MP19的源极连接至第十八PMOS管MP18的漏极，同时输出电压VREF。第十八PMOS管MP18的源极连接至第十七PMOS管MP17的漏极和第十七PMOS管MP17的栅极，第十七PMOS管MP17的源极接电源。第十七PMOS管MP17能够进行电压平移，例如将VDD（3.3V）平移到VREF（1.2V）。
[0127] 第一级采用常见的共源共栅级联结构，提高电压增益，第二级采用FVF跟随级，提高输出电流能力，减小输出阻抗。该电路为单位增益缓冲器，其输出阻抗为[0128]
[0129] 其中A1为第一级的电压增益，gm33、gm34为第十八PMOS管MP18和第十九PMOS管MP19的跨导，ro34为第十九PMOS管MP19的源极输出电阻。
[0130] 本实施例中，所述连续时间Delta‑Sigma调制器还包括剩余环路滤波器、差分比较器和对称DFF，所述剩余环路滤波器输入端与第二斩波运算放大器52输出端连接，剩余环路滤波器输出端与差分比较器输入端连接，差分比较器输出端分别连接至对称DFF的D输入端和DN输入端，差分DFF的时钟信号为采样时钟，输出正相码流数据BSP和反相码流数据BSN；所述正相码流数据BSP控制第一反馈开关对SW10，SW11，反相码流数据BSN控制第二反馈开关对SW9，SW12，正相码流数据BSP和反相码流数据BSN互为反相信号，BSP和BSN的上升沿和下降沿完全对称。
[0131] 所述对称DFF包括第一反相输入级81、第二反相输入级82和锁存结构83，所述第一反相输入级81一端与D输入端连接，另一端与锁存结构83连接；所述第二反相输入级82一端与DN输入端连接，另一端与锁存结构83连接，所述锁存结构83输出正相码流数据BSP和反相码流数据BSN；所述第一反相输入级81和第二反相输入级82镜像对称。
[0132] 所述第一反相输入级81包括PMOS管MP20和MP21，以及NMOS管MN17和MN18，PMOS管MP20的栅极和NMOS管MN18的栅极均连接D输入端，PMOS管MP20的漏极连接电源电压VDD，NMOS管MN18的源极接地；
[0133] PMOS管MP20的漏极与PMOS管MP21的源极连接，PMOS管MP21的漏极与NMOS管MN17的漏极连接；NMOS管MN17的源极与NMOS管MN18的漏极连接；PMOS管MP21的栅极连接连续时间Delta‑Sigma调制器采样时钟的反相信号CKN，NMOS管MN17的栅极连接连续时间Delta‑Sigma调制器采样时钟的正向信号CK。
[0134] 所述锁存结构83包括镜像对称的第一锁存电路84和第二锁存电路85，所述第一锁存电路84包括PMOS管MP22和MP23，以及NMOS管MN19和MN20，所述PMOS管MP22的源极连接电源电压VDD，漏极连接PMOS管MP23的源极；PMOS管MP23的漏极连接NMOS管MN19的漏极，连接处输出反相码流数据BSN，连接处还与PMOS管MP21和NMOS管MN17的连接处连接；NMOS管MN19的源极连接NMOS管MN20的漏极，NMOS管MN20的源极接地；
[0135] PMOS管MP23的栅极连接连续时间Delta‑Sigma调制器采样时钟的正向信号CK，NMOS管MN19的栅极连接连续时间Delta‑Sigma调制器采样时钟的反相信号CKN；
[0136] 所述第二锁存电路85包括与PMOS管MP22、PMOS管MP23、NMOS管MN19、NMOS管MN20依次镜像设置的PMOS管MP24、PMOS管MP25、NMOS管MN21、NMOS管MN22，PMOS管MP25漏极与NMOS管MN21漏极的连接处输出正相码流数据BSP，连接处还与PMOS管MP27和NMOS管MN23的连接处连接；
[0137] PMOS管MP22的栅极和NMOS管MN20的栅极连接，连接处与正相码流数据BSP连接；PMOS管MP24的栅极和NMOS管MN22的栅极连接，连接处与反相码流数据BSN连接。
[0138] 本实施例采用对称的差分DFF，使得BSP和BSN的上升沿和下降沿完全对称，减小偶次谐波。
[0139] 如图8所示，在具体实现过程中，该对称DFF可以为如下电路结构，由第二十PMOS管MP20、第二十一PMOS管MP21、第二十二PMOS管MP22、第二十三PMOS管MP23、第二十四PMOS管MP24、第二十五PMOS管MP25、第二十六PMOS管MP26、第二十七PMOS管MP27，第十七NMOS管MN17、第十八NMOS管MN18、第十九NMOS管MN19、第二十NMOS管MN20、第二十一NMOS管MN21、第二十二NMOS管MN22、第二十三NMOS管MN23、第二十四NMOS管MN24组成。CK和CKN为ADC采样时钟的正向信号和反相信号，D和DN为互为反相的输入信号。D连接至第二十PMOS管MP20和第十八NMOS管MN18的栅极，第二十PMOS管MP20的源极连接至电源，第二十PMOS管MP20的漏极连接至第二十一PMOS管MP21的源极，第二十一PMOS管MP21的栅极连接至CKN，第二十一PMOS管MP21的漏极连接至第十七NMOS管MN17的漏极，第十七NMOS管MN17的栅极连接至CK，第十七NMOS管MN17的源极连接至第十八NMOS管MN18的漏极，第十八NMOS管MN18的源极接地。第十七NMOS管MN17的漏极连接至第二十三PMOS管MP23的漏极和第十九NMOS管MN19的漏极，同时作为输出信号BSN。第二十三PMOS管MP23的栅极连接至CK，第二十三PMOS管MP23的源极连接至第二十二PMOS管MP22的漏极，第二十二PMOS管MP22的源极接电源，第二十二PMOS管MP22的栅极连接至第二十NMOS管MN20的栅极，第十九NMOS管MN19的栅极连接至CKN，第十九NMOS管MN19的源极连接至第二十NMOS管MN20的漏极，第二十NMOS管MN20的源极接地。
[0140] DN连接至第二十六PMOS管MP26和第二十四NMOS管MN24的栅极，第二十六PMOS管MP26的源极连接至电源，第二十六PMOS管MP26的漏极连接至第二十七PMOS管MP27的源极，第二十七PMOS管MP27的栅极连接至CKN，第二十七PMOS管MP27的漏极连接至第二十三NMOS管MN23的漏极，第二十三NMOS管MN23的栅极连接至CK，第二十三NMOS管MN23的源极连接至第二十四NMOS管MN24的漏极，第二十四NMOS管MN24的源极接地。第二十三NMOS管MN23的漏极连接至第二十五PMOS管MP25的漏极和第二十一NMOS管MN21的漏极，同时作为输出信号BSP。第二十五PMOS管MP25的栅极连接至CK，第二十五PMOS管MP25的源极连接至第二十四PMOS管MP24的漏极，第二十四PMOS管MP24的源极接电源，第二十四PMOS管MP24的栅极连接至第二十二NMOS管MN22的栅极，第二十一NMOS管MN21的栅极连接至CKN，第二十一NMOS管MN21的源极连接至第二十二NMOS管MN22的漏极，第二十二NMOS管MN22的源极接地。第二十二PMOS管MP22、第二十NMOS管MN20的栅极连接至BSP，第二十四PMOS管MP24、第二十二NMOS管MN22的栅极连接至BSN。
[0141] 左侧两支路和右侧两支路呈对称结构，即第二十PMOS管MP20和第二十六PMOS管MP26尺寸相同、第二十一PMOS管MP21和第二十七PMOS管MP27尺寸相同、MN17和第二十三NMOS管MN23尺寸相同、第十八NMOS管MN18和第二十四NMOS管MN24尺寸相同，第二十二PMOS管MP22和第二十四PMOS管MP24尺寸相同，第二十三PMOS管MP23和第二十五PMOS管MP25尺寸相同、第十九NMOS管MN19和第二十一NMOS管MN21尺寸相同、第二十NMOS管MN20和第二十二NMOS管MN22尺寸相同。 第二十二PMOS管MP22、第二十三PMOS管MP23、第十九NMOS管MN19、第二十NMOS管MN20支路和第二十四PMOS管MP24、第二十五PMOS管MP25、第二十一NMOS管MN21、第二十二NMOS管MN22支路组成锁存结构，在CK为低电平时锁存数据。设置第二十PMOS管MP20、第十八NMOS管MN18尺寸，使得输出端BSP和BSN的上升下降沿对齐，即上升沿和下降沿的相交点为VDD/2左右，以降低反馈回路的非理想因素。
[0142] 本发明提供了一种低噪声模数转换接口电路，具体实现该技术方案的方法和途径很多，以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。本实施例中未明确的各组成部分均可用现有技术加以实现。
