本发明涉及灵敏放大器设计技术领域，更具体的，涉及基于上交叉耦合的自控制型SRAM感应放大电路、模块。本发明包括：使能控制部、上交叉耦合部、自控制输入部、预充电路部。本发明避免了VDD到VSS间过多晶体管串联，节约了电压余度。本发明采用自控制输入部，根据Q、QB的电压变化，自适应控制目标位线的信号输入与非目标位线的信号关断，避免非目标位线对输出节点Q、QB产生影响，从而降低失调电压和放大延时。本发明采用上交叉耦合部放大电压信号，避免了反相器级联的控制方式，从而规避了现有专利的振荡风险。本发明解决了现有锁存型灵敏放大器存在失调电压干扰、以及现有专利存在振荡风险的问题。
1.基于上交叉耦合的自控制型SRAM感应放大电路，其特征在于，包括：使能控制部，其用于控制所述感应放大电路工作与否；
上交叉耦合部，其用于依据位线BL、BLB通过正反馈耦合放大输出节点Q、QB的电压差；
其中，所述上交叉耦合部包括2个PMOS管，记为P7、P8；P7的栅极连接QB，P7的源极连接BL，P7的漏极连接Q；P8的栅极连接Q，P8的源极连接BLB，P8的漏极连接QB；
自控制输入部，其用于根据Q、QB的电压变化自适应切断BLB或BL对上交叉耦合部的影响；其中，所述自控制输入部包括6个PMOS管和4个NMOS晶体管，记为P1、P2、P3、P4、P5、P6、N2、N3、N4、N5；P1的栅极连接Q，P1的源极连接BLB，P1的漏极连接控制节点H；P2的栅极连接H，P2的源极连接BLB；P3的栅极连接控制节点K，P3的源极连接P2的漏极，P3的漏极连接输入节点B；P4的栅极连接H，P4的漏极连接输入节点A；P5的栅极连接K，P5的源极连接BL，P5的漏极连接P4的源极；P6的栅极连接QB，P6的源极连接BL，P6的漏极连接K；N2的栅极连接K，N2的源极连接VSS，N2的漏极连接B；N3的栅极连接B，N3的漏极连接Q，N3的源极连接使能控制部；
N4的栅极连接A，N4的漏极连接QB，N4的源极连接使能控制部；N5的栅极连接H，N5的源极连接VSS，N5的漏极连接A；
预充电路部，其用于在所述感应放大电路不工作时将H、K通过VSS预充到低电平，将Q、QB通过VDD预充到高电平。
2.根据权利要求1所述的基于上交叉耦合的自控制型SRAM感应放大电路，其特征在于，所述使能控制部包括1个NMOS晶体管，记为N0；
N0的源极连接VSS，N0的漏极连接N3的源极、N4的源极，N0的栅极连接使能控制信号SAE。
3.根据权利要求2所述的基于上交叉耦合的自控制型SRAM感应放大电路，其特征在于，SAE为低电平时，所述感应放大电路不工作；SAE为高电平时，所述感应放大电路工作。
4.根据权利要求2所述的基于上交叉耦合的自控制型SRAM感应放大电路，其特征在于，所述预充电路部包括2个PMOS管和2个NMOS晶体管，记为P9、P10、N1、N6；
P9的栅极连接预充信号PRE，P9的源极连接VDD，P9的漏极连接Q；
P10的栅极连接预充信号PRE，P10的源极连接VDD，P10的漏极连接QB；
N1的栅极连接预充反信号NPRE，N1的源极连接VSS，N1的漏极连接H；
N6的栅极连接预充反信号NPRE，N6的源极连接VSS，N6的漏极连接K；
其中，预充信号PRE、预充反信号NPRE为相反的两个信号。
5.根据权利要求4所述的基于上交叉耦合的自控制型SRAM感应放大电路，其特征在于，预充信号PRE通过反相器连接预充反信号NPRE。
6.根据权利要求4所述的基于上交叉耦合的自控制型SRAM感应放大电路，其特征在于，所述感应放大电路未工作时，SAE为低电平，N0关断；PRE为低电平，NPRE为高电平；P9、P10导通，Q预充到高电平，QB预充到高电平；N1、N6导通，H预充至低电平，K预充至低电平；
P2、P3导通，N2关断，BLB电压通过P2、P3传输到B；P4、P5导通，N5关断，BL电压通过P4、P5传输到A。
7.根据权利要求4所述的基于上交叉耦合的自控制型SRAM感应放大电路，其特征在于，所述感应放大电路工作时，SAE为高电平，N0导通；PRE为高电平，NPRE为低电平，P9、P10、N1、N6关断；
若A的电压大于B的电压，则N4的导通电流大于N3的导通电流；Q、QB放电，使Q的电压大于QB的电压；由于上交叉耦合部形成正反馈耦合，促进Q充电至高电平，QB放电至低电平，将Q、QB的压差迅速放大；P6导通，P1关断；K充电到高电平，H继续维持低电平；P5关断以切断A与BL的连接；P3关断以切断B与BLB的连接；N5关断，P2、P4导通，N2导通；A继续维持高电平，QB继续放电；B放电到低电平，N3关断，切断BLB对上交叉耦合部的影响。
8.根据权利要求4所述的基于上交叉耦合的自控制型SRAM感应放大电路，其特征在于，所述感应放大电路工作时，SAE为高电平，N0导通；PRE为高电平，NPRE为低电平，P9、P10、N1、N6关断；
若A的电压小于B的电压，则N3的导通电流大于N4的导通电流；Q通过N3、N0向VSS放电，QB通过N4、N0向VSS放电，且Q的放电速度大于QB的放电速度，使QB的电压大于Q的电压；由于上交叉耦合部形成正反馈耦合，促进QB充电至高电平，Q放电至低电平，将QB、Q的压差迅速放大；P1导通，P6关断；H充电到高电平，K继续维持低电平；P4关断以切断A与BL的连接；P2关断以切断B与BLB的连接；N5导通，P5、P3导通，N2关断；B继续维持高电平，Q继续放电；A放电到低电平，N4关断，切断BL对上交叉耦合部的影响。
9.一种感应放大模块，其特征在于，采用了如权利要求1‑8任一所述的基于上交叉耦合的自控制型SRAM感应放大电路的电路布局。
10.根据权利要求9所述的感应放大模块，其特征在于，所述感应放大模块的引脚包括：第一引脚，其用于将P9、P10的源极连接VDD；
第二引脚，其用于将N0、N1、N2、N5、N6的源极连接VSS；
第六引脚，其用于将P5、P6、P7的源极连接BL；
第七引脚，其用于将P1、P2、P8的源极连接BLB；
基于上交叉耦合的自控制型感应放大电路、模块
技术领域
[0001] 本发明涉及灵敏放大器设计技术领域，更具体的，涉及基于上交叉耦合的自控制型SRAM感应放大电路，以及基于该电路设计的感应放大模块。
背景技术
[0002] 随着可穿戴设备的普及和CMOS工艺关键尺寸的不断缩小，芯片的集成度的不断提高，大容量高密度存储芯片的需求日益提升。但大容量高密度的存储阵列将在一条位线上挂载更多的存储单元，这使得位线电容不断增大，并极大增加了位线全摆幅放电的延时及其动态功耗。
[0003] 为避免由于位线放电缓慢导致存储信息读取延时过大的问题，在静态随机存储器（SRAM）中，通常采用灵敏放大器来感应位线两端的电压差，并进行存储数据的快速放大和读取操作。
[0004] 目前，凭借结构简单、内部通过交叉耦合正反馈能够快速放大位线压差信息的优势，锁存型灵敏放大器被广泛应用于SRAM电路中。锁存型灵敏放大器以两对交叉耦合的反相器组成数据放大的核心结构：通过一对压控传输管控制位线信息的输入，并通过一个NMOS晶体管作为电路的使能控制端和供电电流源。但由于锁存型灵敏放大器的内部为差分结构，因此会引入失调电压——即当位线压差信号小于一定电压时，锁存型灵敏放大器将无法识别或识别错误；并且随着工艺尺寸的减小，失调电压的干扰会越发严重。
[0005] 另外，发明人检索到现有专利CN202310410709.8公开了一种基于下交叉耦合的自适应关断型SRAM灵敏放大器电路，该专利虽然可以降低灵敏放大器的失调电压，但其由于是内外奇数个反相器控制信号级联耦合，在位线压差接近情况下存在发生电路振荡的风险。
发明内容
[0006] 基于此，有必要针对现有锁存型灵敏放大器存在失调电压干扰、以及现有专利存在振荡风险的问题，提供基于上交叉耦合的自控制型SRAM感应放大电路、模块。
[0007] 本发明采用以下技术方案实现：
[0008] 第一方面，本发明提供了基于上交叉耦合的自控制型SRAM感应放大电路，包括：使能控制部、上交叉耦合部、自控制输入部、预充电路部。
[0009] 使能控制部用于控制感应放大电路工作与否。
[0010] 上交叉耦合部用于依据位线BL、BLB通过正反馈耦合快速放大输出节点Q、QB的电压差。其中，上交叉耦合部包括2个PMOS管，记为P7、P8。P7的栅极连接QB，P7的源极连接BL，P7的漏极连接Q；P8的栅极连接Q，P8的源极连接BLB，P8的漏极连接QB。
[0011] 自控制输入部用于根据Q、QB的电压变化自适应切断BLB或BL对上交叉耦合部的影响。其中，自控制输入部包括6个PMOS管和4个NMOS晶体管，记为P1、P2、P3、P4、P5、P6、N2、N3、N4、N5。P1的栅极连接Q，P1的源极连接BLB，P1的漏极连接控制节点H；P2的栅极连接H，P2的源极连接BLB；P3的栅极连接控制节点K，P3的源极连接P2的漏极，P3的漏极连接输入节点B；P4的栅极连接H，P4的漏极连接输入节点A；P5的栅极连接K，P5的源极连接BL，P5的漏极连接P4的源极；P6的栅极连接QB，P6的源极连接BL，P6的漏极连接K；N2的栅极连接K，N2的源极连接VSS，N2的漏极连接B；N3的栅极连接B，N3的漏极连接Q，N3的源极连接使能控制部；N4的栅极连接A，N4的漏极连接QB，N4的源极连接使能控制部；N5的栅极连接H，N5的源极连接VSS，N5的漏极连接A。
[0012] 预充电路部用于在感应放大电路不工作时将H、K通过VSS预充到低电平，将Q、QB通过VDD预充到高电平。
[0013] 该种基于上交叉耦合的自控制型SRAM感应放大电路的实现根据本公开的实施例的方法或过程。
[0014] 第二方面，本发明公开了一种感应放大模块，采用了如第一方面的基于上交叉耦合的自控制型SRAM感应放大电路的电路布局。
[0015] 该种感应放大模块的实现根据本公开的实施例的方法或过程。
[0016] 与现有技术相比，本发明具备如下有益效果：
[0017] 1，本发明提供的基于上交叉耦合的自控制型SRAM感应放大电路，是对基于电路结构层面的直接改进，其结构简洁明了、方便实现。
[0018] 2，本发明在VDD到地之间仅采用上交叉耦合部与使能控制部串联的形式，避免了过多MOS管串联导致电压余度较小的问题，能够适应0.9V电压的工作环境；本发明采用自控制输入部，根据Q、QB的电压变化，自适应控制目标位线的信号输入与非目标位线的信号关断，避免非目标位线对Q、QB产生影响，从而降低失调电压和放大延时；本发明采用上交叉耦合部放大电压信号，避免了反相器级联的控制方式，从而规避了现有专利的振荡风险。
附图说明
[0019] 为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其它的附图。
[0020] 图1为本发明实施例1所提供的基于上交叉耦合的自控制型SRAM感应放大电路的电路结构图；
[0021] 图2为本发明实施例1的感应放大模块的引脚分布图；
[0022] 图3为本发明实施例2的感应放大电路的工作波形图；
[0023] 图4为本发明实施例3中传统CLSA感应放大电路的电路结构图；
[0024] 图5为本发明实施例3中在65nm CMOS工艺下采用图1电路的和图4电路在不同工艺角下进行差分放大时的失调电压对比图；
[0025] 图6为本发明实施例3中在65nm CMOS工艺下采用图1电路和图4电路在不同工艺角下进行差分放大时的放大延迟对比图；
[0026] 图7为本发明实施例3中在65nm CMOS工艺下采用图1电路和图4电路在不同工艺角下进行差分放大时的动态功耗对比图。
具体实施方式
[0027] 下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
[0028] 需要说明的是，当组件被称为“安装于”另一个组件，它可以直接在另一个组件上或者也可以存在居中的组件。当一个组件被认为是“设置于”另一个组件，它可以是直接设置在另一个组件上或者可能同时存在居中组件。当一个组件被认为是“固定于”另一个组件，它可以是直接固定在另一个组件上或者可能同时存在居中组件。
[0029] 除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“或/及”包括一个或多个相关的所列项目的任意的和所有的组合。
[0030] 实施例1
[0031] 参看图1，为本实施例1所提供的基于上交叉耦合的自控制型SRAM感应放大电路的电路结构图。
[0032] 直接按照部件上分，本感应放大电路包括：7个NMOS晶体管和10个PMOS晶体管。7个NMOS晶体管记为N0～N6；10个PMOS晶体管记为P1～P10。
[0033] 如图1所示：
[0034] N0的源极连接VSS，N0的漏极连接N3、N4、N5、N6的源极，N0的栅极连接使能信号SAE。N1的栅极连接预充反信号NPRE，N1的源极连接VSS，N1的漏极连接控制节点H。N2的栅极连接控制节点K，N2的源极连接VSS，N2的漏极连接输入节点B。N3的栅极连接输入节点B，N3的漏极连接输出节点Q，N3的源极连接N0管的漏极。N4的栅极连接输入节点A，N4的漏极连接输出节点QB，N4的源极连接N0管的漏极。N5的栅极连接控制节点H，N5的源极连接VSS，N5的漏极连接输入节点A。N6的栅极连接预充反信号NPRE，N6的源极连接VSS，N6的漏极连接控制节点K。
[0035] P1的栅极连接输出节点Q，P1的源极连接位线BLB，P1的漏极连接控制节点H。P2的栅极连接控制节点H，P2的源极连接位线BLB，P2的漏极连接P3的源极。P3的源极连接P2的漏极，P3的栅极连接控制节点K，P3的漏极连接节点B。P4的栅极连接控制节点H，P4的漏极连接输入节点A，P4的源极连接P5的漏极。P5的栅极连接控制节点K，P5的源极连接位线BL，P5的漏极连接P4的源极。P6的栅极连接输出节点QB，P6的源极连接位线BL，P6的漏极连接控制节点K。P7的栅极连接输出节点QB，P7的源极连接位线BL，P7的漏极连接输出节点Q。P8的栅极连接输出节点Q，P8的源极连接BLB，P8的漏极连接输出节点QB。P9的栅极连接预充信号PRE，P9的源极连接VDD，P9的漏极连接输出节点Q。P10的栅极连接预充信号PRE，P10的源极连接VDD，P10的漏极连接输出节点QB。
[0036] 从功能上分，本感应放大电路包括：使能控制部、上交叉耦合部、自控制输入部、预充电路部。
[0037] 下面逐一对各功能部进行说明：
[0038] ①使能控制部用于控制感应放大电路工作与否。参看图1，使能控制部包括1个NMOS晶体管，记为N0。
[0039] N0的源极连接VSS，N0的漏极连接N3的源极、N4的源极、N5的源极、N6的源极，N0的栅极连接使能控制信号SAE。
[0040] SAE为低电平时，N0关断，感应放大电路不工作；SAE为高电平时，N0导通，感应放大电路工作。
[0041] ②上交叉耦合部用于依据位线BL、BLB通过正反馈耦合快速放大输出节点Q、QB的电压差。参看图1，上交叉耦合部包括2个PMOS管，记为P7、P8。
[0042] P7的栅极连接QB，P7的源极连接BL，P7的漏极连接Q；P8的栅极连接Q，P8的源极连接BLB，P8的漏极连接QB。
[0043] P7、P8的上述连接方式构成了上交叉耦合，可以在感应放大电路工作时通过正反馈耦合快速放大输出节点Q、QB的电压差。
[0044] ③自控制输入部用于根据Q、QB的电压变化自适应切断BLB或BL对上交叉耦合部的影响。参看图1，自控制输入部包括6个PMOS管和4个NMOS晶体管，记为P1、P2、P3、P4、P5、P6、N2、N3、N4、N5。
[0045] P1的栅极连接Q，P1的源极连接BLB，P1的漏极连接控制节点H；P2的栅极连接H，P2的源极连接BLB；P3的栅极连接控制节点K，P3的源极连接P2的漏极，P3的漏极连接输入节点B；P4的栅极连接H，P4的漏极连接输入节点A；P5的栅极连接K，P5的源极连接BL，P5的漏极连接P4的源极；P6的栅极连接QB，P6的源极连接BL，P6的漏极连接K；N2的栅极连接K，N2的源极连接VSS，N2的漏极连接B；N3的栅极连接B，N3的漏极连接Q，N3的源极连接使能控制部；N4的栅极连接A，N4的漏极连接QB，N4的源极连接使能控制部；N5的栅极连接H，N5的源极连接VSS，N5的漏极连接A。
[0046] 自控制输入部是本发明的控制核心，可以自适应控制目标位线的信号输入与非目标位线的信号关断，避免非目标位线对Q、QB产生影响，从而降低失调电压和放大延时。
[0047] ④预充电路部用于在感应放大电路不工作时将H、K通过VSS预充到低电平、将Q、QB通过VDD预充到高电平。参看图1，预充电路部包括2个PMOS管和2个NMOS晶体管，记为P9、P10、N1、N6。
[0048] P9的栅极连接预充信号PRE，P9的源极连接VDD，P9的漏极连接Q。P10的栅极连接预充信号PRE，P10的源极连接VDD，P10的漏极连接QB。N1的栅极连接预充反信号NPRE，N1的源极连接VSS，N1的漏极连接H。N6的栅极连接预充反信号NPRE，N6的源极连接VSS，N6的漏极连接K。
[0049] 其中，预充信号PRE、预充反信号NPRE为相反的两个信号。一般的，预充信号PRE通过反相器连接预充反信号NPRE，从而使两者始终保持相反。
[0050] 本实施例1还同步公开了一种感应放大模块，采用了上述的基于上交叉耦合的自控制型SRAM感应放大电路的电路布局。封装成模块的模式，更易于上述感应放大电路的推广与应用。
[0051] 参看图3，该感应放大模块的引脚包括10个引脚。其中，第一引脚用于将P9、P10的源极连接VDD，第二引脚用于将N0、N1、N2、N5、N6的源极连接VSS。第三引脚用于将N0的栅极连接SAE。第四引脚用于将P9、P10的栅极连接PRE。第五引脚用于将N1、N8的栅极连接NPRE。第六引脚用于将P5、P6、P7的源极连接BL。 第七引脚用于将P1、P2、P8的源极连接BLB。第八引脚用于连接Q。第九引脚用于连接QB。
[0052] 实施例2
[0053] 本实施例2公开了实施例1的感应放大电路的工作方式。其控制方式为：
[0054] 感应放大电路未工作时，SAE为低电平，N0关断；PRE为低电平，NPRE为高电平；P9、P10导通，Q预充到高电平（即Q通过 P9被VDD充电至高电平），QB预充到高电平（即QB通过P10被VDD充电至高电平）；N1、N6导通，H预充至低电平（即H通过N1被VSS放电至低电平），K预充至低电平（即K通过N6被VSS放电至低电平）。
[0055] 在H、K预充至低电平的情况下，P2、P3导通，N2关断，BLB电压通过P2、P3传输到B；P4、P5导通，N5关断，BL电压通过P4、P5传输到A。
[0056] 感应放大电路工作时，SAE为高电平，N0导通；PRE为高电平，NPRE为低电平，P9、P10、N1、N6关断。
[0057] 由于在此之前的感应放大电路未工作时，A、B分别被BL、BLB充电，这样，A、B的电压分别就是BL、BLB的电压。而且输出节点Q、QB被VDD充到高电平，避免了在此之前的上一次放大结果对输出节点Q、QB的影响，消除掉电荷残留。
[0058] 若A的电压大于B的电压（即BL的位线电压大于BLB的位线电压），N4、N3虽然都导通，但N4的导通电流大于N3的导通电流。因此，Q、QB放电（即Q通过N3、N0向VSS放电，QB通过N4、N0向VSS放电），且Q的放电速度小于QB的放电速度，从而使Q的电压大于QB的电压。
[0059] 由于上交叉耦合部形成正反馈耦合（即P7导通，P8关断），促进Q充电至高电平，QB放电至低电平，将Q、QB的压差迅速放大；P6导通，P1关断；K充电到高电平（即K通过P6被BL充电到高电平），H继续维持低电平；P5关断以切断A与BL的连接，P3关断以切断B与BLB的连接，避免Q、QB充放电对于BL、BLB电压产生影响；N5关断，P2、P4导通，N2导通；A继续维持高电平，QB继续放电（即A通过N4、N0向VSS持续放电）；B放电到低电平（即B通过N2被VSS放电到低电平），N3关断，切断BLB （即此情况下的非目标位线）对上交叉耦合部的影响。
[0060] 综上，该情况下，上述结构可以实现对于输入位线信息自控制保持或切断的效果，同时减小了亚稳态情况下位线电压信号可能被放电的潜在风险和下交叉耦合结构中位线电位接近时可能发生振荡的潜在风险，并完成对位线压差信息的快速放大。
[0061] 类似的，若A的电压小于B的电压（即BL的位线电压小于BLB的位线电压），N4、N3虽然都导通，但N3的导通电流大于N4的导通电流。因此，Q、QB放电（即Q通过N3、N0向VSS放电，QB通过N4、N0向VSS放电），且Q的放电速度大于QB的放电速度，从而使QB的电压大于Q的电压。
[0062] 由于上交叉耦合部形成正反馈耦合（即P7导通，P8关断），促进QB充电至高电平，Q放电至低电平，将QB、Q的压差迅速放大；P6导通，P1关断；H充电到高电平（即H通过P1被BLB充电到高电平），K继续维持低电平；P4关断以切断A与BL的连接，P2关断以切断B与BLB的连接，避免Q、QB充放电对于BL、BLB电压产生影响；N5导通，P5、P3导通，N2关断；B继续维持高电平，Q继续放电（即Q通过N3、N0向VSS持续放电）；A放电到低电平（即A通过N5被VSS放电到低电平），N4关断，切断BL（即此情况下的非目标位线）对上交叉耦合部的影响。
[0063] 此情况下，上述结构也可达到相同的效果，不再重复。
[0064] 此外，还可以结合图2的工作波形图，图中的SAE表示使能信号，Q、QB表示输出信号。500ps之前，SAE置于低电平，即感应放大电路未工作，Q、QB被VDD预充到高电平。500ps时，SAE置为高电平，由于Q放电速度大于QB，Q的电压快速下降至0，而QB在短暂时间内先下降再上升、并输出为1，从而产生输出信号，完成位线压差信息的放大输出。
[0065] 实施例3
[0066] 本实施例3为了更加清晰地展现出实施例1所提供的技术方案以及所产生的技术效果，引入了图4所示的传统压控电流型SRAM感应放大电路（简称为CLSA），与实施例1的感应放大电路（简称为The proposed SA）进行了性能仿真，考察了在两者的性能差异。
[0067] 参看图5，为在65nm CMOS工艺下The proposed SA和CLSA在不同工艺角下差分放大时的失调电压对比图。仿真条件为VDD＝0.9V、温度＝27℃。
[0068] 由于灵敏放大器中失调电压的主要来源之一为其下拉途径中下拉晶体管的尺寸失配，即CLSA电路中交叉耦合结构中下拉管N1、N2与输入管N3、N4的尺寸失配，由于CLSA电路中两对下拉管呈串联的关系，两种失配因此存在相互叠加影响的风险。而The proposed SA电路中下拉管由自控制输入部的N3、N4组成，不存在串联的下拉管，其尺寸失配不会出现影响叠加的情况，同时The proposed SA工作过程中，通过自控制输入部能够将一侧输入节点的电压信号关断，另一侧则加速下拉，促进输出节点迅速拉开到高低电平，避免了小位线压差识别错误的风险，进一步降低了失调电压。由图5可知，The proposed SA的失调电压在各工艺角下均小于CLSA的失调电压，且最少降低50.3％以上。
[0069] 参看图6，为在65nm CMOS工艺下CLSA和The proposed SA在不同工艺角下差分放大工作时的放大延迟对比图。仿真条件为VDD＝0.9V、温度＝27℃、位线电容＝30fF。
[0070] 由于The proposed SA在放大过程中，通过对应的输入节点电压控制N3、N4辅助上交叉耦合部对输出节点Q或QB进行放电，加速了放电速度，降低了放大延迟。由图6可知，在不同工艺角下，Theproposed SA的放大延迟比CLSA均得到降低，延迟最少降低了23％以上。
[0071] 参看图7，为在65nm CMOS工艺下CLSA和The proposed SA在不同工艺角下差分放大工作时的放大期间的动态功耗对比图，仿真条件为VDD＝0.9V、温度＝27℃、位线电容＝30fF。
[0072] 由于P7、P8的源极分别连接位线BL 、BLB，且工作过程N1、N2关断， 因此The proposed SA的放大期间的直流电流通路减少，其动态功耗相比CLSA得到降低。由图7可知，在不同工艺角下，The proposed SA的放大期间动态功耗相比CLSA均降低，且最多降低了41.7％。
[0073] 总的来说，The proposed SA在上述性能指标上都有显著的提升。
[0074] 以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
[0075] 以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。
