本发明涉及一种集成JFET的MOS器件制备方法及MOS器件，属于半导体技术领域。包括：对外延层进行刻蚀，形成第一柱体、第二柱体和第一沟槽，在第一沟槽下方形成电流分散层；在电流分散层内靠近第一沟槽底壁一侧形成第一P‑区域，在第一P‑区域内靠近第一沟槽底壁一侧形成两个第一N‑区域；在两个第一N‑区域之间靠近第一沟槽底壁一侧形成第一P+区域；在两个第一N‑区域内靠近第一沟槽底壁一侧均形成第一N+区域以及第二P+区域；在第一沟槽内形成MOS器件的门极和源极，源极的底部与两个第一N+区域的顶部相接触。本申请在沟槽底部形成JFET区域提高了栅氧可靠性，降低了器件的漏电流，提高了器件的漏电性能和电气特性。
1.一种集成JFET的MOS器件制备方法，其特征在于，包括：对外延层进行刻蚀，形成第一柱体、第二柱体和所述第一柱体与所述第二柱体之间的第一沟槽，在所述第一沟槽下方形成电流分散层；
在所述电流分散层内靠近所述第一沟槽底壁一侧形成长度小于所述第一沟槽长度的第一P‑区域，在所述第一P‑区域内靠近所述第一沟槽底壁一侧形成两个第一N‑区域；
在两个第一N‑区域之间靠近所述第一沟槽底壁一侧形成与两个第一N‑区域相接触的第一P+区域；
在两个第一N‑区域内靠近所述第一沟槽底壁一侧均形成与所述第一P+区域相接触的第一N+区域以及与所述第一N+区域相接触的第二P+区域；
在所述第一沟槽内形成MOS器件的门极和源极，所述源极的底部与两个所述第一N+区域的顶部相接触。
2.根据权利要求1所述的集成JFET的MOS器件制备方法，其特征在于，在所述电流分散层内靠近所述第一沟槽底壁一侧形成长度小于所述第一沟槽长度的第一P‑区域，在所述第一P‑区域内靠近所述第一沟槽底壁一侧形成两个第一N‑区域包括：在所述第一柱体表面、所述第二柱体表面、所述第一沟槽底壁和所述第一沟槽两侧壁沉积第一多晶硅层，刻蚀去除所述第一柱体表面、所述第二柱体表面和所述第一沟槽底壁上的第一多晶硅层；
以所述第一沟槽两侧壁上的第一多晶硅层为边界，向电流分散层注入第一P‑离子，在所述电流分散层内形成第一P‑区域；
在所述第一柱体表面、所述第二柱体表面、所述第一沟槽底壁和所述第一多晶硅层表面沉积第二多晶硅层，刻蚀去除所述第一柱体表面、所述第二柱体表面和所述第一沟槽底壁上的第二多晶硅层；
以所述第一沟槽两侧壁上的第二多晶硅层为边界，向所述第一P‑区域注入N‑离子，在所述第一P‑区域内形成第二N‑区域；
刻蚀去除所述第一沟槽两侧壁上的第一多晶硅层和第二多晶硅层，并在所述第一沟槽内填充第一氧化层；
向所述第二N‑区域注入第二P‑离子，形成与所述第二N‑区域厚度相等的第二P‑区域以及两个关于第二P‑区域对称分布的第一N‑区域；
其中，所述第二P‑离子的浓度等于所述第一P‑离子的浓度。
3.根据权利要求2所述的集成JFET的MOS器件制备方法，其特征在于，在两个第一N‑区域之间靠近所述第一沟槽底壁一侧形成与两个第一N‑区域相接触的第一P+区域包括：向所述第二P‑区域注入第一P+离子，在所述第二P‑区域内靠近所述第一沟槽底壁一侧形成与两个第一N‑区域相接触的第一P+区域；
其中，所述第一P+离子的注入能量小于所述第二P‑离子的注入能量。
4.根据权利要求3所述的集成JFET的MOS器件制备方法，其特征在于，在两个第一N‑区域内靠近所述第一沟槽底壁一侧均形成与所述第一P+区域相接触的第一N+区域以及与所述第一N+区域相接触的第二P+区域包括：向每个第一N‑区域内注入第二P+离子，在每个第一N‑区域内靠近所述第一沟槽底壁一侧均形成与所述第一P+区域厚度相等的第二P+区域；
向每个第一N‑区域内注入N+离子，在每个第一N‑区域内靠近所述第一沟槽底壁一侧均形成与所述第一P+区域和所述第二P+区域相接触且厚度相等的第一N+区域。
5.根据权利要求4所述的集成JFET的MOS器件制备方法，其特征在于，在所述第一沟槽内形成MOS器件的门极和源极包括：去除所述第一沟槽内的第一氧化层，在所述第一沟槽底壁和所述第一沟槽两侧壁上沉积栅氧化层；
在所述栅氧化层上沉积第二氧化层，所述第二氧化层的上表面与所述第一柱体和所述第二柱体的上表面齐平；
对所述第二氧化层进行刻蚀，形成两个第二沟槽，在两个所述第二沟槽内填充多晶硅作为MOS器件的门极；
对两个所述第二沟槽之间的第二氧化层和栅氧化层进行刻蚀，形成第三沟槽，所述第三沟槽的底壁与两个所述第一N+区域的顶部相接触，在所述第三沟槽内填充铝金属作为MOS器件的源极。
6.根据权利要求2所述的集成JFET的MOS器件制备方法，其特征在于，所述第一多晶硅层的厚度为1 2μm；所述第二多晶硅层的厚度为2 4μm；所述第一N‑区域的长度为2 5μm。
7.根据权利要求4所述的集成JFET的MOS器件制备方法，其特征在于，所述第一P‑离子的浓度为 ；所述第一P+离子的浓度为 ；
8.根据权利要求4所述的集成JFET的MOS器件制备方法，其特征在于，所述第一P+区域的长度为0.7 1μm；所述第一N+区域的长度为0.5 0.7μm；所述第二P+区域的长度为1 3μm；
9.根据权利要求1所述的集成JFET的MOS器件制备方法，其特征在于，还包括在所述第一柱体和所述第二柱体上均形成第三P+区域、第二N+区域和第三P‑区域。
10.一种集成JFET的MOS器件，其特征在于，所述集成JFET的MOS器件由权利要求1‑9任一项所述的集成JFET的MOS器件制备方法制备得到。
一种集成JFET的MOS器件制备方法及MOS器件
技术领域
[0001] 本发明涉及半导体技术领域，尤其是指一种集成JFET的MOS器件制备方法及MOS器件。
背景技术
[0002] MOSFET器件是一种用于控制电流流动的半导体器件，可以在电子设备中作为开关或放大器使用。由于MOSFET器件具有低功耗、高速度和高电阻的特定，因此其在数字电路、模拟电路以及微处理器、逻辑门、功率放大器和电源管理等领域被广泛应用。
[0003] MOSFET器件在开关操作和过电压条件下，栅氧层会受到电场应力，这种应力会影响栅氧可靠性，从而导致栅氧缺陷和漏电流增加，并且在过电压条件下，栅氧层可能会遭受介质击穿，导致氧化层破损，漏电流增加，这也是由于栅氧可靠性较差导致的。除此之外，MOSFET器件中沟槽底部的电场集中效应也会导致底部栅氧可靠性较差，漏电流增加，导致器件在关闭状态时消耗更多功率，从而降低设备的效率和可靠性，使得器件在切换时出现延迟，从而影响器件在高频应用中的性能。
[0004] 综上所述，如何提高栅氧层的可靠性，降低器件的漏电流，从而提高器件的漏电性能和电气特性是目前需要解决的问题。
发明内容
[0005] 为此，本发明所要解决的技术问题在于克服现有技术中MOS器件的栅氧可靠性较低，漏电性能和电气特性较差的问题。
[0006] 为解决上述技术问题，本发明提供了一种集成JFET的MOS器件制备方法，包括：
[0007] 对外延层进行刻蚀，形成第一柱体、第二柱体和所述第一柱体与所述第二柱体之间的第一沟槽，在所述第一沟槽下方形成电流分散层；
[0008] 在所述电流分散层内靠近所述第一沟槽底壁一侧形成长度小于所述第一沟槽长度的第一P‑区域，在所述第一P‑区域内靠近所述第一沟槽底壁一侧形成两个第一N‑区域；
[0009] 在两个第一N‑区域之间靠近所述第一沟槽底壁一侧形成与两个第一N‑区域相接触的第一P+区域；
[0010] 在两个第一N‑区域内靠近所述第一沟槽底壁一侧均形成与所述第一P+区域相接触的第一N+区域以及与所述第一N+区域相接触的第二P+区域；
[0011] 在所述第一沟槽内形成MOS器件的门极和源极，所述源极的底部与两个所述第一N+区域的顶部相接触。
[0012] 在本发明的一个实施例中，在所述电流分散层内靠近所述第一沟槽底壁一侧形成长度小于所述第一沟槽长度的第一P‑区域，在所述第一P‑区域内靠近所述第一沟槽底壁一侧形成两个第一N‑区域包括：
[0013] 在所述第一柱体表面、所述第二柱体表面、所述第一沟槽底壁和所述第一沟槽两侧壁沉积第一多晶硅层，刻蚀去除所述第一柱体表面、所述第二柱体表面和所述第一沟槽底壁上的第一多晶硅层；
[0014] 以所述第一沟槽两侧壁上的第一多晶硅层为边界，向电流分散层注入第一P‑离子，在所述电流分散层内形成第一P‑区域；
[0015] 在所述第一柱体表面、所述第二柱体表面、所述第一沟槽底壁和所述第一多晶硅层表面沉积第二多晶硅层，刻蚀去除所述第一柱体表面、所述第二柱体表面和所述第一沟槽底壁上的第二多晶硅层；
[0016] 以所述第一沟槽两侧壁上的第二多晶硅层为边界，向所述第一P‑区域注入N‑离子，在所述第一P‑区域内形成第二N‑区域；
[0017] 刻蚀去除所述第一沟槽两侧壁上的第一多晶硅层和第二多晶硅层，并在所述第一沟槽内填充第一氧化层；
[0018] 向所述第二N‑区域注入第二P‑离子，形成与所述第二N‑区域厚度相等的第二P‑区域以及两个关于第二P‑区域对称分布的第一N‑区域；
[0019] 其中，所述第二P‑离子的浓度等于所述第一P‑离子的浓度。
[0020] 在本发明的一个实施例中，在两个第一N‑区域之间靠近所述第一沟槽底壁一侧形成与两个第一N‑区域相接触的第一P+区域包括：
[0021] 向所述第二P‑区域注入第一P+离子，在所述第二P‑区域内靠近所述第一沟槽底壁一侧形成与两个第一N‑区域相接触的第一P+区域；
[0022] 其中，所述第一P+离子的注入能量小于所述第二P‑离子的注入能量。
[0023] 在本发明的一个实施例中，在两个第一N‑区域内靠近所述第一沟槽底壁一侧均形成与所述第一P+区域相接触的第一N+区域以及与所述第一N+区域相接触的第二P+区域包括：
[0024] 向每个第一N‑区域内注入第二P+离子，在每个第一N‑区域内靠近所述第一沟槽底壁一侧均形成与所述第一P+区域厚度相等的第二P+区域；
[0025] 向每个第一N‑区域内注入N+离子，在每个第一N‑区域内靠近所述第一沟槽底壁一侧均形成与所述第一P+区域和所述第二P+区域相接触且厚度相等的第一N+区域。
[0026] 在本发明的一个实施例中，在所述第一沟槽内形成MOS器件的门极和源极包括：
[0027] 去除所述第一沟槽内的第一氧化层，在所述第一沟槽底壁和所述第一沟槽两侧壁上沉积栅氧化层；
[0028] 在所述栅氧化层上沉积第二氧化层，所述第二氧化层的上表面与所述第一柱体和所述第二柱体的上表面齐平；
[0029] 对所述第二氧化层进行刻蚀，形成两个第二沟槽，在两个所述第二沟槽内填充多晶硅作为MOS器件的门极；
[0030] 对两个所述第二沟槽之间的第二氧化层和栅氧化层进行刻蚀，形成第三沟槽，所述第三沟槽的底壁与两个所述第一N+区域的顶部相接触，在所述第三沟槽内填充铝金属作为MOS器件的源极。
[0031] 在本发明的一个实施例中，所述第一多晶硅层的厚度为1 2μm；所述第二多晶硅层~的厚度为2 4μm；所述第一N‑区域的长度为2 5μm。
~ ~
[0032] 在本发明的一个实施例中，所述第一P‑离子的浓度为 ；所述第一P+离子的浓度为 ；所述第二P+离子的浓度为
。
[0033] 在本发明的一个实施例中，所述第一P+区域的长度为0.7 1μm；所述第一N+区域的~长度为0.5 0.7μm；所述第二P+区域的长度为1 3μm；所述第一氧化层的厚度为1.7 3.8μm。
~ ~ ~
[0034] 在本发明的一个实施例中，还包括在所述第一柱体和所述第二柱体上均形成第三P+区域、第二N+区域和第三P‑区域。
[0035] 本发明还提供了一种集成JFET的MOS器件，所述集成JFET的MOS器件由上述的集成JFET的MOS器件制备方法制备得到。
[0036] 本申请提供的集成JFET的MOS器件制备方法包括对外延层进行刻蚀，形成第一柱体、第二柱体和第一沟槽，在第一沟槽下方形成电流分散层；在电流分散层内靠近第一沟槽一侧形成第一P‑区域，在第一P‑区域内靠近第一沟槽底壁一侧形成两个第一N‑区域；在两个第一N‑区域之间靠近第一沟槽底壁一侧形成第一P+区域，在每个第一N‑区域内靠近第一沟槽底壁一侧形成第二P+区域和第一N+区域；在第一沟槽内形成MOS器件的门级和与两个第一N+区域相接触的源极。本申请通过上述制备方法在沟槽底部形成JFET区域，并利用JFET区域内的PNP结实现放大、开关和调节电流的功能。并且使用本申请提供的方法制备的MOS器件，在使用过程中，电子从源极流入，流经JFET区域内的第一N+区域和第一N‑区域再流出，改变了现有MOS器件中的电子传输方向，减少了沟槽下方氧化物受到的应力，有效抑制了沟槽底部的电荷聚集，限制了沟槽底部的电场集中效应，提高了栅氧可靠性；另外，当MOS器件处于反向偏置时，JFET区域内的第一N+区域和第一N‑区域完全耗尽，电子通过第一N+区域和第二N‑区域的电阻增大，有效降低了器件的漏电流，提高了器件的漏电性能和电气特性。
附图说明
[0037] 为了使本发明的内容更容易被清楚的理解，下面根据本发明的具体实施例并结合附图，对本发明作进一步详细的说明，其中：
[0038] 图1为本申请提供的一种集成JFET的MOS器件的制备方法流程图；
[0039] 图2为本申请提供的外延片的结构示意图；
[0040] 图3为在图2所示的结构上进行刻蚀的结构示意图；
[0041] 图4为在图3所示的结构上沉积第一多晶硅层的结构示意图；
[0042] 图5为在图4所示的结构上形成第一P‑区域的结构示意图；
[0043] 图6为在图5所示的结构上沉积第二多晶硅层的结构示意图；
[0044] 图7为在图6所示的结构上形成第一N‑区域的示意图；其中，图7中的（a）为在图6所示的结构上形成第二N‑区域的结构示意图，图7中的（b）为在图7中的（a）所示的结构上沉积第一氧化层的结构示意图，图7中的（c）为在图7中的（b）所示的结构上形成第一N‑区域的结构示意图；
[0045] 图8为在图7所示的结构上形成第一P+区域的结构示意图；
[0046] 图9为在图8所示的结构上形成第二P+区域和第一N+区域的示意图；其中，图9中的（a）为在图8所示的结构上形成第二P+区域的结构示意图，图9中的（b）为在图9中的（a）所示的结构上形成第一N+区域的结构示意图；
[0047] 图10为在图9所示的结构上形成门极的示意图；其中，图10中的（a）为在图9所示的结构上沉积栅氧化层的结构示意图，图10中的（b）为在图10中的（a）所示的结构上形成第二氧化层的结构示意图，图10中的（c）为在图10中的（b）所示的结构上形成门极的结构示意图；
[0048] 图11为在图10所示的结构上形成源极的结构示意图；
[0049] 图12为本申请提供的另一种集成JFET的MOS器件的结构示意图；
[0050] 说明书附图标记说明：1、衬底；2、外延层；3、第一柱体；4、第二柱体；5、第一沟槽；6、第一多晶硅层；7、第一P‑区域；8、第二多晶硅层；9、第二N‑区域；10、第一氧化层；11、第二P‑区域；12、第一N‑区域；13、第一P+区域；14、第二P+区域；15、第一N+区域；16、栅氧化层；
17、第二氧化层；18、第二沟槽；19、第三沟槽；20、第三P+区域；21、第二N+区域；22、第三P‑区域。
具体实施方式
[0051] 下面结合附图和具体实施例对本发明作进一步说明，以使本领域的技术人员可以更好地理解本发明并能予以实施，但所举实施例不作为对本发明的限定。
[0052] 请参阅图1，图1为本申请提供的一种集成JFET的MOS器件制备方法流程图，该制备方法包括如下步骤：
[0053] S1：对外延层进行刻蚀，形成第一柱体、第二柱体和第一柱体与第二柱体之间的第一沟槽，在第一沟槽下方形成电流分散层；
[0054] S2：在电流分散层内靠近第一沟槽底壁一侧形成长度小于第一沟槽长度的第一P‑区域，在第一P‑区域内靠近所述第一沟槽底壁一侧形成两个第一N‑区域；
[0055] S3：在两个第一N‑区域之间靠近第一沟槽底壁一侧形成与两个第一N‑区域相接触的第一P+区域；
[0056] S4：在两个第一N‑区域内靠近第一沟槽底壁一侧均形成与第一P+区域相接触的第一N+区域以及与第一N+区域相接触的第二P+区域；
[0057] S5：在第一沟槽内形成MOS器件的门极和源极，源极的底部与两个第一N+区域的顶部相接触。
[0058] 本申请通过在沟槽底部形成JFET区域，并利用JFET区域内的PNP结实现放大、开关和调节电流的功能。并且使用本申请提供的方法制备的MOS器件，在使用过程中，电子从源极流入，流经JFET区域内的第一N+区域和第一N‑区域再流出，改变了现有MOS器件中的电子传输方向，减少了沟槽下方氧化物受到的应力，有效抑制了沟槽底部的电荷聚集，限制了沟槽底部的电场集中效应，提高了栅氧可靠性；另外，当MOS器件处于反向偏置时，JFET区域内的第一N+区域和第一N‑区域完全耗尽，电子通过第一N+区域和第二N‑区域的电阻增大，有效降低了器件的漏电流，提高了器件的漏电性能和电气特性。
[0059] 具体地，基于上述实施例，本申请还提供了另一种集成JFET的MOS器件制备方法以对上述的集成JFET的MOS器件制备方法进行进一步解释说明，其具体包括：
[0060] S100：在衬底1上外延出外延层2，得到图2所示的外延片。
[0061] 作为本申请的具体示例，衬底1为碳化硅衬底。
[0062] S101：对外延层2进行刻蚀，形成第一柱体3、第二柱体4和第一柱体3与第二柱体4之间的第一沟槽5，在第一沟槽5下方形成电流分散层，如图3所示。
[0063] S102：在第一柱体3表面、第二柱体4表面、第一沟槽5底壁和第一沟槽5两侧壁沉积第一多晶硅层6，刻蚀去除第一柱体3表面、第二柱体4表面和第一沟槽5底壁上的第一多晶硅层6，如图4所示。
[0064] S103：以第一沟槽5两侧壁上的第一多晶硅层6为边界，向电流分散层注入第一P‑离子，在电流分散层内形成第一P‑区域7，如图5所示。
[0065] S104：在第一柱体3表面、第二柱体4表面、第一沟槽5底壁和第一多晶硅层6表面沉积第二多晶硅层8，刻蚀去除第一柱体3表面、第二柱体4表面和第一沟槽5底壁上的第二多晶硅层8，如图6所示。
[0066] S105：以第一沟槽5两侧壁上的第二多晶硅层8为边界，向第一P‑区域7注入N‑离子，在第一P‑区域7内形成第二N‑区域9，如图7中的（a）所示。
[0067] S106：刻蚀去除第一沟槽5两侧壁上的第一多晶硅层6和第二多晶硅层8，并在第一沟槽5内填充第一氧化层10，如图7中的（b）所示。
[0068] S107：向第二N‑区域9注入第二P‑离子，形成与第二N‑区域9厚度相等的第二P‑区域11以及两个关于第二P‑区域11对称分布的第一N‑区域12，如7中的（c）所示。
[0069] 具体地，第二P‑离子的浓度等于第一P‑离子的浓度，由于第二P‑离子与第二N‑区域内的N‑离子形成了反型作用，使得原本的N‑离子被复合掉，又由于第二P‑离子的浓度等于第一P‑离子的浓度，因此，第二P‑区域与第一P‑区域相同。
[0070] 进一步地，第一多晶硅层6的厚度为1 2μm；第二多晶硅层8的厚度为2 4μm；第一N‑~ ~区域12的长度为2 5μm。
~
[0071] S108：向第二P‑区域11注入第一P+离子，在第二P‑区域11内靠近第一沟槽5底壁一侧形成与两个第一N‑区域12相接触的第一P+区域13，如图8所示。
[0072] 具体地，第一P+离子的注入能量小于第二P‑离子的注入能量，通过第一P‑区域可以使得器件的源极与第一P‑区域欧姆接触。
[0073] 可选地，在本申请的一些实施例中，还可以使用掩模版在沟槽底部形成长度小于第一沟槽长度的第一P‑区域，之后通过掩模版在第一P‑区域内靠近第一沟槽底壁一侧直接形成两个第一N‑区域，在两个第一N‑区域靠近第一沟槽底部一侧形成与两个第一N‑区域相接触的第一P+区域。
[0074] S109：向每个第一N‑区域12内注入第二P+离子，在每个第一N‑区域12内靠近第一沟槽5底壁一侧均形成与第一P+区域13厚度相等的第二P+区域14，如图9中的（a）所示。
[0075] S110：向每个第一N‑区域12内注入N+离子，在每个第一N‑区域12内靠近第一沟槽5底壁一侧均形成与第一P+区域13和第二P+区域14相接触且厚度相等的第一N+区域15，如图9中的（b）所示。
[0076] 进一步地，第一P‑离子的浓度为 ；第一P+离子的浓度为 ；第二P+离子的浓度为 。
[0077] 第一P+区域13的长度为0.7 1μm；第一N+区域15的长度为0.5 0.7μm；第二P+区域~ ~14的长度为1 3μm；第一氧化层10的厚度为1.7 3.8μm。
~ ~
[0078] S111：去除第一沟槽5内的第一氧化层10，在第一沟槽5底壁和第一沟槽5两侧壁上沉积栅氧化层16，如图10中的（a）所示。
[0079] 具体地，本申请实施例中利用湿法去除第一氧化层10，通过热氧工艺制备栅氧化层16，使得栅氧化层表面光滑平整。
[0080] S112：在栅氧化层16上沉积第二氧化层17，第二氧化层17的上表面与第一柱体3和第二柱体4的上表面齐平，如图10中的（b）所示。
[0081] 具体地，本申请实施例中利用化学气相沉积法沉积第二氧化层17。
[0082] S113：对第二氧化层17进行刻蚀，形成两个第二沟槽18，在两个第二沟槽18内填充多晶硅作为MOS器件的门极，如图10中的（c）所示。
[0083] S114：对两个第二沟槽18之间的第二氧化层17和栅氧化层16进行刻蚀，形成第三沟槽19，第三沟槽19的底壁与两个第一N+区域15的顶部相接触，在第三沟槽19内填充铝金属作为MOS器件的源极，如图11所示。
[0084] 具体地，通过沟槽底部JFET区域内的第二P+区域、第一N‑区域和第一P‑区域形成PNP结，从而实现放大、开关和调节电流的功能；当PNP结处于正向偏置时，电流可以从基极流向发射极，从而实现放大和开关功能，当PNP结处于反向偏置时，第一N+区域和第一N‑区域完全耗尽，电阻增大，实现调节电流的功能。
[0085] 可选地，如图12所示，本申请的一些实施例中还通过离子注入在第一柱体3和第二柱体4顶部均形成第三P+区域20、第二N+区域21和第三P‑区域22。
[0086] 具体地，第二N+区域21位于第三P‑区域22的正上方，且第二N+区域21的底部与第三P‑区域22的顶部相接触，第二N+区域21的厚度等于第三P‑区域22的厚度；
[0087] 第三P+区域20位于第二N+区域21和第三P‑区域22的外侧，且，第三P+区域20与第二N+区域21和第三P‑区域22均接触，第三P+区域20的厚度等于第二N+区域21和第三P‑区域22的厚度之和。
[0088] 基于图12所示的MOS器件，电子既可以通过第二N+区域21、第三P‑区域22和第三P+区域20流通，也可以通过第一沟槽5底部的JFET区域流通，提高了MOS器件的电流密度，降低了器件的导通电阻。
[0089] 本申请实施例中还提供了一种使用上述制备方法制备得到的集成JFET的MOS器件，该MOS器件既可以利用JFET区域内的PNP结实现放大、开关和调节电流的功能，还具有良好的漏电性能和电气特性。
[0090] 显然，上述实施例仅仅是为清楚地说明所作的举例，并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本发明创造的保护范围之中。
