双沟槽碳化硅MOSFET器件及其制造方法

摘要

本发明公开了一种双沟槽碳化硅MOSFET器件及其制造方法，器件包括沟槽A、沟槽B、源极沟槽、器件衬底、器件外延层和第一源区、第一阱区和第一屏蔽区，沟槽A和沟槽B组成栅极沟槽。通过沟槽A和沟槽B位置、宽度和深度的设计，提升了双沟槽碳化硅MOSFET器件对栅介质的保护效果，有效提高了器件可靠性，同时，本发明器件结构可以明显减小栅漏电容，从而实现了更优异的开关特性。本发明同时公开了所述器件结构的制造方法。

权利要求

1.一种双沟槽碳化硅MOSFET器件，其特征在于，包括：漏极电极；

器件衬底，位于所述漏极电极之上；

器件外延层，位于所述器件衬底之上；

第一屏蔽区，位于所述器件外延层之中；

第一阱区，位于所述器件外延层之中且位于第一屏蔽区之上；

第一源区，位于所述第一阱区之中；

沟槽A，位于所述器件外延层之中；

沟槽B，位于所述器件外延层之中、位于所述沟槽A之上，且与沟槽A相连通；沟槽A中填满栅介质层，所述沟槽A宽度大于沟槽B宽度，二者之差不小于0.1µm；

源极沟槽，位于所述器件外延层之中以及所述第一屏蔽区之上及侧边；

栅介质层，位于所述沟槽A、沟槽B之中；

栅极电极，位于所述沟槽B之中，且被栅介质层包裹；

隔离介质层，位于所述栅极电极之上，完全覆盖栅极电极；

源极电极，位于所述器件外延层之上，所述隔离介质层两侧及之上。

2.根据权利要求1所述的一种双沟槽碳化硅MOSFET器件，其特征在于：所述沟槽A深度不小于0.1µm，沟槽A和沟槽B组成的栅极沟槽呈倒T型。

3.根据权利要求1所述的一种双沟槽碳化硅MOSFET器件，其特征在于：在平行于器件表面的方向即器件的宽度方向上，所述沟槽A与所述第一屏蔽区的距离不小于0.1µm，不大于2µm。

4.根据权利要求1所述的一种双沟槽碳化硅MOSFET器件，其特征在于：在器件的深度方向，即器件高度方向上，所述第一屏蔽区底面与沟槽A底面的距离不大于3µm。

5.根据权利要求1所述的一种双沟槽碳化硅MOSFET器件，其特征在于：所述沟槽A深度范围为0.2µm 5.0µm，宽度范围为0.5µm 2.5µm，所述沟槽B深度范围为0.2µm 3.0µm，宽度范~ ~ ~围为1.0µm 3.0µm，所述源极沟槽深度范围为0.2µm 3.0µm，宽度范围为1.0µm 3.0µm。

~ ~ ~

6.根据权利要求1所述的一种双沟槽碳化硅MOSFET器件，其特征在于：所述第一阱区的‑3 ‑3下方设有第一电流扩展层，第一电流扩展层的掺杂浓度1e16cm 5e17cm 。

~

7.根据权利要求1所述的一种双沟槽碳化硅MOSFET器件，其特征在于：所述源极电极在源极沟槽的底部与器件外延层直接接触，形成肖特基接触。

8.根据权利要求1所述的一种双沟槽碳化硅MOSFET器件，其特征在于：所述沟槽A的底部形成第二屏蔽区。

9.一种双沟槽碳化硅MOSFET器件的制造方法，用于制造如权利要求1‑8任一所述的一种双沟槽碳化硅MOSFET器件，其特征在于，包括以下步骤：步骤1、在器件衬底上外延生长形成器件外延层；

步骤2、在器件外延层中形成第一阱区和第一源区；

步骤3、对器件外延层进行刻蚀，形成沟槽B和源极沟槽；

步骤4、对沟槽B底部进行刻蚀，形成与沟槽B相连通的沟槽A；

步骤5、对源极沟槽的底部及侧壁进行离子注入，形成第一屏蔽区；

步骤6、在沟槽A、沟槽B中形成栅介质层，栅介质层填满沟槽A，部分填充沟槽B；

步骤7、在栅介质层之间形成栅极电极；

步骤8、在器件外延层表面形成完全覆盖栅极电极的隔离介质层；

步骤9、在器件外延层表面淀积金属层，形成源极欧姆接触，在器件衬底的底层淀积金属层，形成漏极欧姆接触，在源极欧姆接触层表面形成源极电极，在漏极欧姆接触表面形成漏极电极。

10.根据权利要求9所述的一种双沟槽碳化硅MOSFET器件的制造方法，其特征在于：所述步骤5采用倾斜离子注入工艺形成第一屏蔽区。

说明书

双沟槽碳化硅MOSFET器件及其制造方法

技术领域

[0001] 本发明涉及半导体技术领域，尤其涉及一种双沟槽碳化硅MOSFET器件及其制造方法。

背景技术

[0002] 电力电子行业的发展使得硅基功率器件逐渐难以满足日益严苛的应用需求。碳化硅（SiC）材料因其优异的物理化学特性，成为制作能够适应极端环境的大功率器件的最重要半导体材料之一。

[0003] SiC功率器件中，金属氧化物半导体场效应晶体管（MOSFET）因其栅极驱动简单、开关速度快等优点得到广泛应用。受寄生结型场效应晶体管（JFET）结构以及沟道迁移率难以提升的困扰，平面栅型SiC MOSFET器件导通电阻较大且集成度较低。而沟槽栅型SiC MOSFET器件通过在沟槽侧壁形成沟道，既提高了沟道迁移率，又消除了JFET效应，明显降低了器件导通电阻。

[0004] 然而沟槽栅型SiC MOSFET器件在实际制作和应用中存在以下问题：其一，高压下沟槽底角的电场集聚效应会影响栅介质的可靠性，导致器件提前击穿。业界普遍认为需要将关断状态下栅介质场强降至3MV/cm以下，方能保证器件可靠性。其二，由于具备更小的元胞尺寸，传统的沟槽型SiC MOSFET器件的栅电容较大，使其开关特性受到损害。

[0005] Rohm公司提出的双沟槽SiC MOSFET结构可以较好地实现导通电阻和击穿电压之间的折中，但是这种结构并不能有效解决上述两个问题。在该结构中，栅极沟槽拐角处的栅介质峰值场强难以降至3MV/cm以下，同时因为栅极沟槽底部不存在接源极的屏蔽区，该结构的栅漏电容较大，从而影响了开关特性。

发明内容

[0006] 技术目的：针对现有技术中双沟槽SiC MOSFET器件的不足，本发明公开了一种双沟槽碳化硅MOSFET器件及其制造方法，在增强对栅介质的保护效果的同时，有效减小器件的栅漏电容，改善开关特性。

[0007] 技术方案：为实现上述技术目的，本发明采用以下技术方案。

[0008] 一种双沟槽碳化硅MOSFET器件，包括：

[0009] 漏极电极；

[0010] 器件衬底，位于所述漏极电极之上；

[0011] 器件外延层，位于所述器件衬底之上；

[0012] 第一屏蔽区，位于所述器件外延层之中；

[0013] 第一阱区，位于所述器件外延层之中且位于第一屏蔽区之上；

[0014] 第一源区，位于所述第一阱区之中；

[0015] 沟槽A，位于所述器件外延层之中；

[0016] 沟槽B，位于所述器件外延层之中、位于所述沟槽A之上，且与沟槽A相连通；

[0017] 源极沟槽，位于所述器件外延层之中以及所述第一屏蔽区之上及侧边；

[0018] 栅介质层，位于所述沟槽A、沟槽B之中；

[0019] 栅极电极，位于所述沟槽B之中，且被栅介质层包裹；

[0020] 隔离介质层，位于所述栅极电极之上，完全覆盖栅极电极；

[0021] 源极电极，位于所述器件外延层之上，所述隔离介质层两侧及之上。

[0022] 一种双沟槽碳化硅MOSFET器件的制造方法，用于制造以上所述的一种双沟槽碳化硅MOSFET器件，包括以下步骤：

[0023] 步骤1、在器件衬底上外延生长形成器件外延层；

[0024] 步骤2、在器件外延层中形成第一阱区和第一源区；

[0025] 步骤3、对器件外延层进行刻蚀，形成沟槽B和源极沟槽；

[0026] 步骤4、对沟槽B底部进行刻蚀，形成与沟槽B相连通的沟槽A；

[0027] 步骤5、对源极沟槽的底部及侧壁进行离子注入，形成第一屏蔽区；

[0028] 步骤6、在沟槽A、沟槽B中形成栅介质层，栅介质层填满沟槽A，部分填充沟槽B；

[0029] 步骤7、在栅介质层之间形成栅极电极；

[0030] 步骤8、在器件外延层表面形成完全覆盖栅极电极的隔离介质层；

[0031] 步骤9、在器件外延层表面淀积金属层，形成源极欧姆接触，在器件衬底的底层淀积金属层，形成漏极欧姆接触，在源极欧姆接触层表面形成源极电极，在漏极欧姆接触表面形成漏极电极。

[0032] 有益效果：

[0033] （1）本发明提出的双沟槽碳化硅MOSFET器件，沟槽A和沟槽B组合形成栅极沟槽，栅极沟槽的两侧设有源极沟槽，源极沟槽的侧壁及底部设有第一屏蔽区，栅介质层完全填覆沟槽A，部分填充沟槽B，本结构可以显著减小器件的栅漏电容、提升器件的开关速度并降低开关损耗。

[0034] （2）本发明提出的双沟槽碳化硅MOSFET器件，通过调节沟槽A的深度和宽度，可以实现对栅介质的有效保护，将关断状态下栅介质峰值电场降至3MV/cm以下，进一步提升传统双沟槽碳化硅MOSFET结构的可靠性。

附图说明

[0035] 图1为实施例1双沟槽碳化硅MOSFET器件的结构示意图。

[0036] 图2为实施例2双沟槽碳化硅MOSFET器件的结构示意图。

[0037] 图3为实施例3双沟槽碳化硅MOSFET器件的结构示意图。

[0038] 图4为实施例4双沟槽碳化硅MOSFET器件的结构示意图。

[0039] 图5 图12为实施例1双沟槽碳化硅MOSFET器件的制备流程示意图。~

[0040] 附图标记说明：1、漏极电极；2、器件衬底；3、器件外延层；4、第一屏蔽区；5、第一阱区；6、第一源区；7‑1、沟槽A；7‑2、沟槽B；8、源极沟槽；9、栅介质层；10、栅极电极；11、隔离介质层；12、源极电极；13、第一电流扩展层；14、肖特基接触；15、第二屏蔽区。

具体实施方式

[0041] 为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图和实施例对本发明的一种双沟槽碳化硅MOSFET器件及其制造方法做进一步的解释和说明。

[0042] 实施例仅用于对本发明进行说明，并不构成对权利要求范围的限制，本领域技术人员可以想到的其他替代手段，均在本发明权利要求范围内。也就是说，此处所描述的具体实施例仅意在解释本申请，而不是限定本申请。对于本领域技术人员来说，本申请可以在不需要这些具体细节中的一些细节的情况下实施。下面对实施例的描述仅仅是为了通过示出本申请的示例来提供对本申请更好的理解。

[0043] 此外，在本发明的描述中，需要说明的是，术语“中央”、“中心”、 “上”、“下”、左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对发明的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序，也不能理解为指示或暗示相对重要性。术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括......”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。实施例1

[0044] 如附图1所示，一种双沟槽碳化硅MOSFET器件，包括：

[0045] 漏极电极1；

[0046] 位于漏极电极1之上的器件衬底2，器件衬底2为第一导电类型SiC衬底；

[0047] 位于所述器件衬底2上的器件外延层3，器件外延层3为第一导电类型SiC外延层；‑3 ‑3
器件外延层3的掺杂浓度为1e15cm  1e17cm 。
~

[0048] 位于所述器件外延层3之中的第一屏蔽区4，第一屏蔽区4为第二导电类型屏蔽区，‑3 ‑3第一屏蔽区4的掺杂浓度为1e17cm  5e19cm ；
~

[0049] 位于所述器件外延层3之中的第一阱区5；第一阱区5的下表面与第一屏蔽区4的上表面接触；第一阱区5为第二导电类型阱区；

[0050] 位于所述第一阱区5之中的第一源区6；第一源区6为第一导电类型源区；

[0051] 位于所述器件外延层3之中的沟槽A7‑1；位于所述沟槽A7‑1之上、与沟槽A7‑1相连通的沟槽B7‑2；沟槽A7‑1深度范围为0.2µm 5.0µm，宽度范围为0.5µm 2.5µm，沟槽B7‑2深度~ ~范围为0.2µm 3.0µm，宽度范围为1.0µm 3.0µm，沟槽A7‑1宽度大于沟槽B7‑2宽度，二者之差~ ~
不小于0.5µm，源极沟槽深度范围为0.2µm 3.0µm，宽度范围为1.0µm 3.0µm，源极沟槽8与沟~ ~
槽B7‑2的深度可以相同或者不同。沟槽A7‑1的边界可以呈弧形或矩形。

[0052] 位于所述器件外延层3之中、所述第一屏蔽区4之上及侧边的源极沟槽8；沟槽B7‑2的两侧均设有源极沟槽8，第一屏蔽区4位于源极沟槽8的底部及侧壁，第一屏蔽区4的宽度不小于源极沟槽8的宽度；

[0053] 位于所述沟槽A7‑1、沟槽B7‑2之中的栅介质层9，栅介质层9填满沟槽A7‑1，部分填充沟槽B7‑2；在器件的深度方向，即器件高度方向上，第一屏蔽区4底面与沟槽A7‑1底面的距离范围为0   1.0µm，在平行于器件表面的方向即器件的宽度方向上，第一屏蔽区4与沟~槽A7‑1的距离范围为0.3µm   1.5µm。
~

[0054] 位于所述栅介质层9之中的栅极电极10；栅极电极10材料可以是金属或掺杂多晶硅；

[0055] 位于所述器件外延层3之上、完全覆盖栅极电极10的隔离介质层11；隔离介质层11是二氧化硅，或者氮化物，或者二氧化硅和氮化物的复合物。

[0056] 位于所述器件外延层3之上、所述隔离介质层11的两侧及其上的源极电极12，源极电极12填充满源极沟槽8。

[0057] 本发明器件采用的半导体材料可以是3C‑SiC、4H‑SiC或6H‑SiC，第一导电类型为N型或P型，所述第二导电类型为P型或N型，元胞排列方式可以是条形、六角形、方形或原子晶格形。

[0058] 如附图5至附图12所示，给出了本发明的一种双沟槽碳化硅MOSFET器件的制造方法的工艺流程图，具体过程如下：

[0059] 步骤1、如图5、图6所示，在器件衬底2上通过外延生长形成器件外延层3，器件外延‑3 ‑3层3的掺杂浓度为1e15cm  1e17cm ；
~

[0060] 步骤2、如图7所示，在步骤1制备的器件外延层3的表面，通过化学气相沉积工艺形成离子注入掩膜层，再通过光刻工艺对离子注入掩膜层进行图形化处理，随后通过离子注入工艺，形成第一阱区5。去除上述离子注入掩膜层后，利用同样的方式形成第一源区6，并去除离子注入掩膜层；

[0061] 步骤3、如图8所示，通过化学气相沉积工艺，在步骤2制备而得的器件器件外延层3的表面形成图形化的刻蚀掩膜层，利用图形化的刻蚀掩膜层对器件外延层进行电感耦合等离子体刻蚀，形成沟槽B7‑2和源极沟槽8，随后去除刻蚀掩膜层。在本制备方法中，沟槽B7‑2与源极沟槽8的深度相同，深度范围均为0.2µm 3.0µm，宽度范围均为1.0µm 3.0µm，沟槽B深~ ~度大于第一阱区5的深度，二者之差不小于0.2µm；

[0062] 步骤4、如图9所示，在器件的器件外延层3表面及沟槽B7‑2的侧壁形成图形化的刻蚀掩膜层，利用图形化的刻蚀掩膜层，对沟槽B7‑2的底部进行各向同性干法刻蚀，形成与沟槽B7‑2连通的沟槽A7‑1，随后去除刻蚀掩膜层。沟槽A7‑1深度范围为0.2µm 5.0µm，宽度范~围为0.5µm 2.5µm，沟槽A7‑1宽度大于沟槽B7‑2宽度，二者之差不小于0.5µm；
~

[0063] 步骤5、如图10所示，对源极沟槽8的底部及侧壁进行离子注入，形成第一屏蔽区4；第一屏蔽区4位于第一阱区5的下方，且第一屏蔽区4的上表面与第一阱区5的下表面接触；

[0064] 步骤6、如图11所示，通过氧化工艺及化学气相沉积工艺，在沟槽A7‑1的内部和沟槽B7‑2的侧壁形成栅介质层9，栅介质层9的厚度范围为20nm 100nm。~

[0065] 步骤7、对栅介质层9进行高温退火，随后通过化学气相沉积工艺，于栅介质层之中形成栅极电极10，并对栅极电极10进行离子注入。

[0066] 步骤8、如图12所示，在步骤5制备而得的器件表面淀积隔离介质层，在隔离介质层表面形成图形化的刻蚀掩膜层，通过刻蚀工艺，形成隔离介质层11。

[0067] 步骤9、通过打开的源极金属窗口，淀积源极金属并退火，形成源极欧姆接触。在器件衬底2的底层形成漏极欧姆接触。在源极欧姆接触层表面形成源极电极12，在漏极欧姆接触表面形成漏极电极1。实施例2

[0068] 本实施例的一种双沟槽碳化硅MOSFET器件，如附图2所示，本实施例与实施例1的区别在于第一阱区5的下方形成了第一电流扩展层13，第一电流扩展层13为第一导电类型电流扩展层；第一电流扩展层13可通过外延生长或离子注入的方式形成，掺杂浓度为‑3 ‑31e16cm 5e17cm ，第一电流扩展层13的掺杂浓度明显大于器件外延层3的掺杂浓度，可进~
一步降低器件导通电阻。
实施例3

[0069] 本实施例的一种双沟槽碳化硅MOSFET器件，如附图3所示，本实施例与实施例1的区别在于源极电极12在源极沟槽8的底部与器件外延层3直接接触，形成肖特基接触14，从而在元胞中集成肖特基二极管。集成肖特基二极管可以避免双极退化效应，大幅改善器件第三象限特性。实施例4

[0070] 本实施例的一种双沟槽碳化硅MOSFET器件，如附图4所示，本实施例与实施例1的区别在于在沟槽A7‑1的底部形成第二屏蔽区15，第二屏蔽区15为第二导电类型屏蔽区；第‑3 ‑3二屏蔽区15的掺杂浓度为1e17cm 2e19cm ，深度范围为0.1μnm 1.5μm，第二屏蔽区15可~ ~
以进一步降低栅介质承受电场，提升器件可靠性。

[0071] 以上所述仅是本发明的优选实施方式，应当指出：对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。