D/A转换器转让专利
申请号 : CN98107869.9
文献号 : CN1204895B
文献日 : 2010-10-20
发明人 : 增田稔彦
申请人 : 索尼公司
摘要 :
一种多位型D/A转换器，通过尽可能多地减少多个电流源电流的离散改善它的性能。为了实现这一目的，D/A转换器具有由2N(这里，N＝2、3、...和N＝16)个恒流值彼此相等的恒流源构成的恒流源(10)；选择装置(7、8)根据具有N位输入信号字长的输入数据Di{这里，Di＝1、2、3、...(2N-1)}选择Di个恒流源以便逐一使用这2N个恒流源，直到这2N个恒流源中一个输入数据或相连多个输入数据值的和超过2N为止；电流相加装置(9)使来自由所述选择装置选择的Di个恒流源的恒定电流的每一个彼此相加。
权利要求 :
1.一种D/A转换器，包括：
2N个各具有彼此相等恒流值的恒流源，其中N＝2、3、……；
选择装置，用于根据具有N位输入信号字长的输入数据Di选择2N个恒流源中的Di个恒流源，从而根据与所选Di个恒流源对应的转换地址逐一使用所述2N个恒流源，其中Di＝0、1、2、3、...、(2N-1)；和电流相加装置，用于将由所述选择装置选择的Di个恒流源的每个恒定电流值彼此相加。
2.一种D/A转换器，包括：
2N个各具有彼此相等恒流值的恒流源，其中N＝2、3、……；
转换装置，用于输出来自从所述2N个恒流源中所选择恒流源的恒定电流；
选择装置，用于根据具有N位输入信号字长的输入数据Di选择2N个恒流源中的Di个恒流源，从而根据与所选Di个恒流源对应的转换地址逐一使用所述2N个恒流源，其中Di＝0、1、2、3、...、(2N-1)；
电流相加装置，用于将由所述选择装置选择的Di个恒流源的每个恒定电流值彼此相加；和开关信号产生装置，用于产生一个开关信号，以根据来自一个数据转换装置的N位数据来控制所述用于输出来自从所述2N个恒流源中所选择恒流源的恒定电流的转换装置的操作，以便按照具有N位输入信号字长的输入数据Di，分别从Di个恒流源中输出恒定电流，从而使用2N个恒流源。
说明书 :
技术领域
本发明涉及多位型D/A转换器。
背景技术
当需要等于或大于16位的精度时，在诸如CD播放机等数字音频设备的D/A转换器中经常采用一位型D/A转换器。其原因如下。一位型D/A转换器是由一个恒流源和一个电流开关组成的。因此，一位型D/A转换器具有一个优点，即在实践中不会由于多个恒流源相互电流值的离散引起非线性，而这正是多位型D/A转换器的缺点。另外，从理论上讲，通过在多个电流源的通-断时间中切换，这种一位型D/A转换器可以避免在传输区域中的噪声。
下面结合图1解释所述一位型D/A转换器。具有取样频率为FS(Hz)和字长为16位的数字音频信号经过输入端1被提供给具有作为通带的可听到频带(0到20kHz)的数字低通滤波器部分2。在数字低通滤波器部分2中，取样频率有8次被向上取样和具有这个向上取样取样频率的数字音频信号被从中输出。作为数字低通滤波器2输出的这个数字音频信号被提供给线性内插部分3和所述取样频率进一步有8次被向上取样和具有取样频率为64FS(Hz)的数字音频信号被从中输出。从这个线性内插部分3输出的数字音频信号的字长经过所述线性内插部分3的计算是20位，比输入信号字长的16位长4位。
从线性内插部分3输出的数字音频信号被提供给噪声整形部分(Δ-∑调制器)4以使这个数字音频信号被数字化为4位。在这个噪声整形部分4中，在20位输入数字音频信号被量化为4位过程中引起的量化噪声低频带成分被移到高频带和在可听频带(0到20kHz)中获得一个动态范围。
从噪声整形部分4输出并具有64ES(Hz)取样频率和被量化为4位的数字音频信号被提供给PWM(脉宽调制)脉冲转换部分5。在PWM脉冲转换部分5中，执行这个数字音频信号的脉宽调制和将脉宽调制后的音频信号提供给输出端6。这个PWM脉冲转换部分5由一个恒流源和一个电流开关组成。在PWM脉冲转换部分5中，需要64FS(Hz)x 16＝1024FS(Hz)的分辨率、即{1/1024FS}(秒)的时间轴分辨率表示根据所输入的4位数据在一个周期、即{1/64FS}(秒)内16个脉冲的宽度。
例如，记录在CD盘(高密度盘)上的数字音频信号的取样频率FS被设置为44.1(kHz)。因此，需要64FS(Hz)×16＝1024FS(Hz)＝45.1584(MHz)的时钟信号和对于D/A转换所述数字音频信号需要(1/1024FS)＝22.14(n秒)的非常高精度的时间分辨率。
在图1所示的传统一位型D/A转换器中，噪声整形部分4输出数字音频信号的位数被设定为4位，但它通常被设定为近似1-5位的范围之内。滤波器部分2和线性内插部分3的输出字长都被设定为8位，但通常它们被设定为近似从16到20的范围之内。
例如，图1所示的这种一位型D/A转换器是一种精度等于或大于16位、所用时钟信号的频率精度高达近似从20到50MHz范围的D/A转换器，和这个转换器相对于时间轴来讲具有很高的灵敏度。因此，当这种D/A转换器被安装在印刷基板上时，必需对用于传输时钟信号等的导线布线予以足够的注意，以便使时钟颤抖失真最小化。另外，由于所用时钟信号的频率非常高，需要用于不需要辐射的相当大的严格测量。因此，由于需要增加用于这些服务测量的部分，就存在增加成本的问题。
与传统的情况比较，低成本地将所述D/A转换器安装到一个电子设备上来讲强烈需要降低所用时钟信号的频率，特别是，对于电流型D/A转换器和用于与诸如近来特别引起公众注意的再现设备DVD(数字视频盘)等AC-3的多信道源对应的音频/视频的放大器上安装的D/A转换器更是如此。
当在噪声整形部分4中产生的PWM脉冲数据的输出位长被设定为N(位)和它的计算速度被设定成Fop(Hz)时，在一位型D/A转换器中使用的时钟信号的频率Fmck1(Hz)由下述等式表示：
Fmck1＝2N×Fop .....(1)
从该等式可以理解，由噪声整形部分4产生的PWM脉冲数据的输出位长N必需被缩短或噪声整形部分4的计算速度Fop必需被减小以减小时钟信号的频率Fmck1。
但是，每当噪声整形部分4的PWM脉冲数据的输出位长被缩短一位，动态范围就被减少6分贝。例如，当以第三顺序构成噪声整形部分4时，每当计算速度被减少1/2时动态范围被减少21分贝。再有，当输出位长N被缩短时，量化噪声增加。因此，存在如下的担心，即不能补偿噪声整形部分4的稳定性。因此，需要根据量化噪声的增加来增加输出数据的增益，和动态范围确实从高于6分贝急剧减小。因此，不可能缩短PWM脉冲数据的输出位长。另外，没有一位型D/A转换器中使用的时钟频率信号能够被从高于约20-50(MHz)的范围减少。
因此，能够减少所用时钟信号频率的多位型D/A转换器是必不可少的。在多位型D/A转换器中使用的时钟信号的频率Fmck2由等式(2)表示，该等式不考虑由噪声整形部分4产生的用于表示幅值方向上定评信息的PWM脉冲数据的输出位长。
Fmck2＝Fop＝Fmck1/2N ......(2)
如上所述，在多位型D/A转换器中，PWM脉冲转换部分必需由多个恒流源和分别与这些恒流源对应的多个电流开关组成。因此就出现一个问题，即由于多个恒流源电流的离散和多个电流开关转换定时的离散引起D/A转换器性能的恶化。因此，当采用多位型D/A转换器时，必需尽可能地减少多个恒流源的电流离散和尽可能地减少多个电流开关转换定时的离散。
下面结合图1解释所述一位型D/A转换器。具有取样频率为FS(Hz)和字长为16位的数字音频信号经过输入端1被提供给具有作为通带的可听到频带(0到20kHz)的数字低通滤波器部分2。在数字低通滤波器部分2中，取样频率有8次被向上取样和具有这个向上取样取样频率的数字音频信号被从中输出。作为数字低通滤波器2输出的这个数字音频信号被提供给线性内插部分3和所述取样频率进一步有8次被向上取样和具有取样频率为64FS(Hz)的数字音频信号被从中输出。从这个线性内插部分3输出的数字音频信号的字长经过所述线性内插部分3的计算是20位，比输入信号字长的16位长4位。
从线性内插部分3输出的数字音频信号被提供给噪声整形部分(Δ-∑调制器)4以使这个数字音频信号被数字化为4位。在这个噪声整形部分4中，在20位输入数字音频信号被量化为4位过程中引起的量化噪声低频带成分被移到高频带和在可听频带(0到20kHz)中获得一个动态范围。
从噪声整形部分4输出并具有64ES(Hz)取样频率和被量化为4位的数字音频信号被提供给PWM(脉宽调制)脉冲转换部分5。在PWM脉冲转换部分5中，执行这个数字音频信号的脉宽调制和将脉宽调制后的音频信号提供给输出端6。这个PWM脉冲转换部分5由一个恒流源和一个电流开关组成。在PWM脉冲转换部分5中，需要64FS(Hz)x 16＝1024FS(Hz)的分辨率、即{1/1024FS}(秒)的时间轴分辨率表示根据所输入的4位数据在一个周期、即{1/64FS}(秒)内16个脉冲的宽度。
例如，记录在CD盘(高密度盘)上的数字音频信号的取样频率FS被设置为44.1(kHz)。因此，需要64FS(Hz)×16＝1024FS(Hz)＝45.1584(MHz)的时钟信号和对于D/A转换所述数字音频信号需要(1/1024FS)＝22.14(n秒)的非常高精度的时间分辨率。
在图1所示的传统一位型D/A转换器中，噪声整形部分4输出数字音频信号的位数被设定为4位，但它通常被设定为近似1-5位的范围之内。滤波器部分2和线性内插部分3的输出字长都被设定为8位，但通常它们被设定为近似从16到20的范围之内。
例如，图1所示的这种一位型D/A转换器是一种精度等于或大于16位、所用时钟信号的频率精度高达近似从20到50MHz范围的D/A转换器，和这个转换器相对于时间轴来讲具有很高的灵敏度。因此，当这种D/A转换器被安装在印刷基板上时，必需对用于传输时钟信号等的导线布线予以足够的注意，以便使时钟颤抖失真最小化。另外，由于所用时钟信号的频率非常高，需要用于不需要辐射的相当大的严格测量。因此，由于需要增加用于这些服务测量的部分，就存在增加成本的问题。
与传统的情况比较，低成本地将所述D/A转换器安装到一个电子设备上来讲强烈需要降低所用时钟信号的频率，特别是，对于电流型D/A转换器和用于与诸如近来特别引起公众注意的再现设备DVD(数字视频盘)等AC-3的多信道源对应的音频/视频的放大器上安装的D/A转换器更是如此。
当在噪声整形部分4中产生的PWM脉冲数据的输出位长被设定为N(位)和它的计算速度被设定成Fop(Hz)时，在一位型D/A转换器中使用的时钟信号的频率Fmck1(Hz)由下述等式表示：
Fmck1＝2N×Fop .....(1)
从该等式可以理解，由噪声整形部分4产生的PWM脉冲数据的输出位长N必需被缩短或噪声整形部分4的计算速度Fop必需被减小以减小时钟信号的频率Fmck1。
但是，每当噪声整形部分4的PWM脉冲数据的输出位长被缩短一位，动态范围就被减少6分贝。例如，当以第三顺序构成噪声整形部分4时，每当计算速度被减少1/2时动态范围被减少21分贝。再有，当输出位长N被缩短时，量化噪声增加。因此，存在如下的担心，即不能补偿噪声整形部分4的稳定性。因此，需要根据量化噪声的增加来增加输出数据的增益，和动态范围确实从高于6分贝急剧减小。因此，不可能缩短PWM脉冲数据的输出位长。另外，没有一位型D/A转换器中使用的时钟频率信号能够被从高于约20-50(MHz)的范围减少。
因此，能够减少所用时钟信号频率的多位型D/A转换器是必不可少的。在多位型D/A转换器中使用的时钟信号的频率Fmck2由等式(2)表示，该等式不考虑由噪声整形部分4产生的用于表示幅值方向上定评信息的PWM脉冲数据的输出位长。
Fmck2＝Fop＝Fmck1/2N ......(2)
如上所述，在多位型D/A转换器中，PWM脉冲转换部分必需由多个恒流源和分别与这些恒流源对应的多个电流开关组成。因此就出现一个问题，即由于多个恒流源电流的离散和多个电流开关转换定时的离散引起D/A转换器性能的恶化。因此，当采用多位型D/A转换器时，必需尽可能地减少多个恒流源的电流离散和尽可能地减少多个电流开关转换定时的离散。
发明内容
从这个方面来讲，本发明的一个目的是提供一种多位型D/A转换器，用于通过尽可能减少多个恒流源的电流离散改进它的性能。
本发明的另一个目的是提供一种多位型D/A转换器，用于通过尽可能地减少多个恒流源的电流离散和尽可能地减少与所述多个恒流源对应的多个电流开关的转换定时的离散造成的假信号干扰来改进它的性能。
根据本发明的一个方面，D/A转换器具有多个恒流源，包括2N(这里，N＝2，3，...)个具有彼此相等恒流值的恒流源；一个选择装置，用于根据具有N位输入信号字长的输入数据Di{这里，Di＝0，1，2，3，...，(2N-1)}选择2N个恒流源中的Di个恒流源，以便逐一使用这些2N个恒流源，直到这些2N个恒流源中的一个输入数据或连续多个输入数据值的和超过2N为止；和一个电流相加装置，用于将由所述选择装置选择的Di个恒流源的恒定电流值相加。
根据本发明，2N个恒流源(这里，N＝2，3，…)具有彼此相等的恒流值，和选择装置根据具有N位输入信号字长的输入数据Di({这里，Di＝1，2，3，...，(2N-1)}选择Di个恒流源，以便逐一使用这些2N个恒流源，直到这些2N个恒流源当中一个输入数据或连续多个输入数据值的和超过2N为止。来自这些被选择Di个恒流源的恒定电流被利用电流相加装置彼此相加以便获得D/A转换输出。
本发明的另一个目的是提供一种多位型D/A转换器，用于通过尽可能地减少多个恒流源的电流离散和尽可能地减少与所述多个恒流源对应的多个电流开关的转换定时的离散造成的假信号干扰来改进它的性能。
根据本发明的一个方面，D/A转换器具有多个恒流源，包括2N(这里，N＝2，3，...)个具有彼此相等恒流值的恒流源；一个选择装置，用于根据具有N位输入信号字长的输入数据Di{这里，Di＝0，1，2，3，...，(2N-1)}选择2N个恒流源中的Di个恒流源，以便逐一使用这些2N个恒流源，直到这些2N个恒流源中的一个输入数据或连续多个输入数据值的和超过2N为止；和一个电流相加装置，用于将由所述选择装置选择的Di个恒流源的恒定电流值相加。
根据本发明，2N个恒流源(这里，N＝2，3，…)具有彼此相等的恒流值，和选择装置根据具有N位输入信号字长的输入数据Di({这里，Di＝1，2，3，...，(2N-1)}选择Di个恒流源，以便逐一使用这些2N个恒流源，直到这些2N个恒流源当中一个输入数据或连续多个输入数据值的和超过2N为止。来自这些被选择Di个恒流源的恒定电流被利用电流相加装置彼此相加以便获得D/A转换输出。
附图说明
图1示出了一位型D/A转换器的框图；
图2示出了根据本发明一个实施例的D/A转换器的框图；
图3示出了该实施例D/A转换器的部分具体电路；
图4A到4D示出了提供给图3所示电路的信号时序图；
图5示出了在该实施例中部分D/A转换器的具体电路；
图6示出了图5所示每个部分的时序图；
图7的表示出了恒流源模型；
图8的表示出了所述恒定电流和转换地址之间的对应关系；
图9的表示出了所述恒定电流和转换地址之间的对应关系；
图10的特性曲线(仿真1)示出了由1kHz、0分贝和30位正弦波给出的当不存在恒流源各恒流值和输入信号之间的离散时在仿真过程中的频率(kHz)-响应(分贝)特性；
图11的特性曲线(仿真2)示出了由1kHz、-60分贝和30位正弦波给出的当不存在恒流源各恒流值和输入信号之间的离散时在仿真过程中的频率(kHz)-响应(分贝)特性；
图12的特性曲线(仿真3)示出了当不存在各恒流源恒流值的离散和输入零信号时在仿真过程中的频率(kHz)-响应(分贝)特性；
图13的特性曲线(仿真4)示出了当采用条件2、即图7所示恒流源模型(表1)和在该实施例中恒定电流与图8所示转换地址之间的对应关系(表2)和由1kHz、0分贝和30位的正弦波给出输入信号时在仿真过程中的频率(kHz)-响应(分贝)特性；
图14的特性曲线(仿真5)示出了当采用条件2、即图7所示恒流源模型(表1)和在该实施例中恒定电流与图8所示转换地址之间的对应关系(表2)和由1kHz、-60分贝和30位的正弦波给出输入信号时在仿真过程中的频率(kHz)-响应(分贝)特性；
图15的特性曲线(仿真6)示出了当采用条件2、即图7所示恒流源模型(表1)和在该实施例中恒定电流与图8所示转换地址之间的对应关系(表2)和输入信号是零信号时在仿真过程中的频率(kHz)-响应(分贝)特性；
图16的特性曲线(仿真4)示出了当采用条件2、即图7所示恒流源模型(表1)和在该实施例中恒定电流与图9所示转换地址之间的对应关系(表3)和由1kHz、0分贝和30位的正弦波给出输入信号时在仿真过程中的频率(kHz)-响应(分贝)特性；
图17的特性曲线(仿真5)示出了当采用条件2、即图7所示恒流源模型(表1)和在该实施例中恒定电流与图9所示转换地址之间的对应关系(表3)和由1kHz、-60分贝和30位的正弦波给出输入信号时在仿真过程中的频率(kHz)-响应(分贝)特性；
图18的特性曲线(仿真4)示出了当采用条件2、即图7所示恒流源模型(表1)和图8所示在图1所示D/A转换器情况下恒定电流和转换地址之间的对应关系(表2)和输入信号由1kHz、0分贝和30位的正弦波给出时在仿真过程中的频率(kHz)-响应(分贝)特性；
图19的特性曲线(仿真5)示出了当采用条件2、即图7所示恒流源模型(表1)和图8所示在图1所示D/A转换器情况下恒定电流和转换地址之间的对应关系(表2)和输入信号由1kHz、-60分贝和30位的正弦波给出时在仿真过程中的频率(kHz)-响应(分贝)特性；
图20的特性曲线(仿真6)示出了当采用条件2、即图7所示恒流源模型(表1)和图8所示在图1所示D/A转换器情况下恒定电流和转换地址之间的对应关系(表2)和输入信号为零信号时在仿真过程中的频率(kHz)-响应(分贝)特性。
图2示出了根据本发明一个实施例的D/A转换器的框图；
图3示出了该实施例D/A转换器的部分具体电路；
图4A到4D示出了提供给图3所示电路的信号时序图；
图5示出了在该实施例中部分D/A转换器的具体电路；
图6示出了图5所示每个部分的时序图；
图7的表示出了恒流源模型；
图8的表示出了所述恒定电流和转换地址之间的对应关系；
图9的表示出了所述恒定电流和转换地址之间的对应关系；
图10的特性曲线(仿真1)示出了由1kHz、0分贝和30位正弦波给出的当不存在恒流源各恒流值和输入信号之间的离散时在仿真过程中的频率(kHz)-响应(分贝)特性；
图11的特性曲线(仿真2)示出了由1kHz、-60分贝和30位正弦波给出的当不存在恒流源各恒流值和输入信号之间的离散时在仿真过程中的频率(kHz)-响应(分贝)特性；
图12的特性曲线(仿真3)示出了当不存在各恒流源恒流值的离散和输入零信号时在仿真过程中的频率(kHz)-响应(分贝)特性；
图13的特性曲线(仿真4)示出了当采用条件2、即图7所示恒流源模型(表1)和在该实施例中恒定电流与图8所示转换地址之间的对应关系(表2)和由1kHz、0分贝和30位的正弦波给出输入信号时在仿真过程中的频率(kHz)-响应(分贝)特性；
图14的特性曲线(仿真5)示出了当采用条件2、即图7所示恒流源模型(表1)和在该实施例中恒定电流与图8所示转换地址之间的对应关系(表2)和由1kHz、-60分贝和30位的正弦波给出输入信号时在仿真过程中的频率(kHz)-响应(分贝)特性；
图15的特性曲线(仿真6)示出了当采用条件2、即图7所示恒流源模型(表1)和在该实施例中恒定电流与图8所示转换地址之间的对应关系(表2)和输入信号是零信号时在仿真过程中的频率(kHz)-响应(分贝)特性；
图16的特性曲线(仿真4)示出了当采用条件2、即图7所示恒流源模型(表1)和在该实施例中恒定电流与图9所示转换地址之间的对应关系(表3)和由1kHz、0分贝和30位的正弦波给出输入信号时在仿真过程中的频率(kHz)-响应(分贝)特性；
图17的特性曲线(仿真5)示出了当采用条件2、即图7所示恒流源模型(表1)和在该实施例中恒定电流与图9所示转换地址之间的对应关系(表3)和由1kHz、-60分贝和30位的正弦波给出输入信号时在仿真过程中的频率(kHz)-响应(分贝)特性；
图18的特性曲线(仿真4)示出了当采用条件2、即图7所示恒流源模型(表1)和图8所示在图1所示D/A转换器情况下恒定电流和转换地址之间的对应关系(表2)和输入信号由1kHz、0分贝和30位的正弦波给出时在仿真过程中的频率(kHz)-响应(分贝)特性；
图19的特性曲线(仿真5)示出了当采用条件2、即图7所示恒流源模型(表1)和图8所示在图1所示D/A转换器情况下恒定电流和转换地址之间的对应关系(表2)和输入信号由1kHz、-60分贝和30位的正弦波给出时在仿真过程中的频率(kHz)-响应(分贝)特性；
图20的特性曲线(仿真6)示出了当采用条件2、即图7所示恒流源模型(表1)和图8所示在图1所示D/A转换器情况下恒定电流和转换地址之间的对应关系(表2)和输入信号为零信号时在仿真过程中的频率(kHz)-响应(分贝)特性。
具体实施方式
下面结合图2-6详细描述本发明的一个实施例。首先参考图1解释本发明该实施例多位型D/A转换器的整个结构。例如，取样频率为FS(Hz)和字长为16位的数字音频信号被经过输入端1提供给具有作为通带的可听频带(0-20kHz)的数字低通滤波部分的滤波器单元2。在滤波器单元2中，例如，所述取样频率有8次被向上取样和这个被向上取样的数字音频信号被从这里输出。作为滤波器单元2输出的数字音频信号被提供给线性内插单元3。在线性内插单元3中，例如，所述取样频率进一步被8次向上取样和输出取样频率为64FS(Hz)的数字音频信号。从线性内插单元3输出的数字音频信号的字长通过所述线性内插单元3的计算为20位，比16位输入信号字长长4位。
从线性内插单元3输出的数字音频信号被提供给噪声整形单元(Δ-∑调制器)4，以便使这个数字音频信号被数字化成例如4位。在该噪声整形单元4中，在将20位输入数字音频信号量化为4位过程中引起的量化噪声的低频带成分被移到高频带，和可以获得可听频带(0-20kHz)的动态范围。
从噪声整形单元4输出和具有64FS(Hz)取样频率并被量化为4位的数字音频信号被提供给一PWM(脉冲宽度调制)脉冲转换单元5。在PWM脉冲转换单元5中，进行该数字音频信号脉冲宽度调制。这一脉冲宽度调制部分的结构将在下面说明。
从噪声整形单元4输出和具有64FS(Hz)取样频率并被量化为4位的数字音频信号被提供给4位数据/并行16线电流转换数据开关电路7。这个“16”仅是一个例子和可以利用任何整数代替这个“16”，前提是当所述整数是2或更大时，这个整数必需是与这个开关电路7相关输入位数的整数倍。
开关电路7确定从后述的并行16线电流源(恒流源)10中选择的一个恒流源。开关电路7还产生16个开关信号用于控制的后述并行16线电流源(恒流源)ECL(发射极耦合逻辑)转换电路8。
在并行16线电流源ECL转换电路8中，利用来自开关电路7的开关信号，根据输入数据的电流输出被作为一对差动输出电流i+，i-输出。这个差动输出电流i+，i-包括由构成转换电路8的16个开关电路的on/off定时的不一致引起的假信号，因此，必需利用去除假信号电路9从差动电流i+，i-中消除所包括的假信号部分。来自去假信号产生装置9A的去除假信号DGL1和DGL2被提供给这个去假信号电路9。在去假信号电路9输出侧上的一对输出端11和12处获得消除了假信号的电流输出IOUT(+)和IOUT(-)。
当利用开关电路7产生开关信号时，由构成电流源10的16个恒流源的相互偏离引起的D/A转换器性能方面的降低可以被最小化，如下所述。
下面结合图3解释图2所示电路8和9以及电流源10的结构。电流源10是由24＝16个分别具有恒流值i1、i2、......i15、i16的恒流源101、102、......、1015、1016构成的。这16个恒流源的一端被分别连接到基准电位点131、132、......、1315、1316。
转换电路8是由16个开关电路81、82、......、815、816构成的。这些开关电路81、82、......、815、816分别由差动晶体管(NPN型晶体管)对Q11、Q12；Q21、Q22；.....；Q151、Q152；Q161、Q162构成。这些晶体管Q11、Q12；Q21、Q22；.....；Q151、Q152；Q161、Q162的发射极分别被连接到电流源101、102、......、1015、1016的另一端。由开关电路7产生的正常和相反相位的开关信号SW11、SW12；SW21、SW22；......；SW151、SW152；SW161、SW162分别被提供给这些晶体管的基极。这些晶体管被如下控制：当这些晶体管对中的一个导通时，另一个截止。因此，在任一时间都从开关电路81、82、......815、816中输出恒流值i1、i2、......i15、i16。
去假信号电路9由分别具有差动晶体管(NPN型晶体管)对Qa1、Qa2；Qb1、Qb2的一对ECL开关电路9a和9b构成。利用由去假信号产生电路9A产生并提供给这些差动晶体管基极的去假信号(开关信号)DGL1使这些差动晶体管对中的一个导通、另一个截止。开关电路81、82、......815、816中晶体管Q11、Q12；Q21、Q22；.....；Q151、Q152；Q161、Q162中每一个晶体管的集电极分别被连接到构成开关电路9a的差动晶体管对的发射极上，从而使电流iSUM+流经作为晶体管对的差动晶体管Qa1、Qa2。晶体管Qa1的集电极被连接到输出端11，用于输出电流iOUT(+)。
开关电路81、82、......815、816的其它晶体管Q12、Q22、.....Q152、Q162的集电极分别连接到构成开关电路9b的差动晶体管对Qb1、Qb2的发射极上，从而使电流iSUM(-)流经作为晶体管对的差动晶体管Qb1、Qb2中的一个。晶体管Qb1的集电极连接到输出端12，用于输出电流iOUT(-)。
晶体管Qa2、Qb2的每一个集电极被连接到端14，用于输出恒定的直流电流iDC(＝iSUM(+)+iSUM(-))。
在去假信号电路9中，流经差动晶体管对Qa1、Qa2中一个的电流iSUM(+)是具有在转换定时上从晶体管Q11、Q21、......、Q151、Q161开始的离散的电流和，从而使在转换瞬态响应时间处的一个噪声、即一个假信号被包括在这个电流和之中。类似的，流经差动晶体管对Qb1、Qb2中一个的电流iSUM(-)是具有在转换时间上从晶体管Q12、Q22、......、Q152、Q162开始的离散的电流和，从而使在转换的瞬态响应时间处的通过噪声、即一个假信号被包括在这个电流和之中。
如上所述，正常相位的去假信号DGL1被提供给晶体管Qa1、Qb1的基极，和相反相位的开关信号被提供给晶体管Qa2、Qb2的基极。因此，流经开关电路9a的电流iSUM(+)不变并不必考虑晶体管Qa1、Qa2的开关状态。另外，流经开关电路9b的电流iSUM(-)不变和不必考虑晶体管Qb1、Qb2的开关状态。
下面，参考图4A到图4D所示的时序图解释去假信号电路9的工作。图4A和4B示出了由转换电路7产生并分别提供给转换电路8的开关电路81、82、......815、816的差动晶体管基极的正常和相反相位的开关信号SWn1、SWn2(这里，n＝1、2、......、15、16)的波形。这些开关信号SWn1、SWn2是用于根据输入信号取样频率中的64FS(Hz)在每(1/64FS)(秒)处转换数据的信号。
图4C和4D示出了由去假信号产生电路9A产生并分别提供给晶体管Qa1、Qb1和晶体管Qa2、QB2的基极的正常和相反相位的去假信号DGL1和DGL2的波形。去假信号DGL1和DGL2中的每一个都是具有周期为(1/64FS)秒、占空因数为50％的矩形波。去假信号DGL1和DGL2分别从开关信号SWn1、SWn2移动(1/256FS)秒。在开关信号SWn1、SWn2的转换定时处去假信号DGL1截止。
当去假信号DGL1为高电平(H)时，晶体管Qa1、Qb1导通，从而使不包括假信号的电流iOUT(+)和iOUT(-)流经这些晶体管的相应集电极。当去假信号DGL1具有高(H)电平时，去假信号DGL2具有低(L)电平。因此，晶体管Qa2、Qb2截止，从而使没有电流流经这些晶体管的每个集电极。当去假信号DGL2具有高(H)电平时，晶体管Qa2、Qb2导通。
晶体管Qa2、Qb2的集电极输出不被用做D/A转换器的输出。但是，当晶体管Qa1、Qb1截止时，晶体管Qa2、Qb2被要求分别流过恒流值iSUM(+)和iSUM(-)到晶体管Qa1、Qa2的连接中点和晶体管Qb1、Qb2的连接中点。
这里，256FS(Hz)的时钟信号被用做去假信号DGL1。但是，如果开关信号SWn1、SWn2被转换和电流输出的转换定时能够被避免，则可以使用其它的信号。
通过改变去假信号DGL1高电平的时间宽度可以控制D/A转换输出的电平。因此，可以将信号电平可变功能(音量可变功能)赋予该D/A转换器。用于改变这个时间宽度的时间宽度可变装置可以被安置在去假信号产生电路9A内，也可以被安置在该去假信号产生电路9A的外部。在其中传统输入数字数据被乘以数字音量数据的音量功能的情况下，产生再量化噪声。但是，这种再量化噪声在提供给这个D/A转换器的信号电平可变功能的情况下不会产生。因此，可以实现理想数字信号的电平可变装置而不会减少所述数字数据的精度。
下面结合图5解释4位数据/并行16线电流转换数据开关电路7。图6示出了图5所示各部分信号的波形。来自噪声整形部分4的并行4位数据DIN1到DIN4被提供给输入端17。正相的开关信号SW11、SW21、......、SW151、SW161被输出给输出端2811、2821、......、28151、28161。反相的开关信号SW12、SW22、......、SW152、SW162被输出给输出端2812、2822、......、28152、28162。正相和反相的开关信号分别被提供给并行16线电流源ECL转换电路8的转换电路81到816中晶体管Q11、Q21、......、Q151、Q161的基极和晶体管Q12、Q22、......、Q152、Q162的基极。
通过从从1到16的这些开关信号范围的字符SW索引数中消除数字1的数(1或2)获得的数被称之为地址和由n表示(n＝1、2、3、......、16)。因此，当使用n表示上述开关信号的字符时，这些字符能够由SWn1、SWn2表示。如果开关信号SWn1被设置成具有高(H)电平和开关信号SWn2被设置成具有低(L)电平，转换电路8的任一开关电路8n的晶体管Qn1能够被导通和任一开关电路8n的晶体管Qn2能够被截止。因此，流经去假信号电路9的电流值由4位、即第十六种数据确定。
下面解释关于如何选择一个开关信号以便将电流值提供给D/A转换器的条件。
[条件1]
随机选择一个地址n。在这种情况下，不使用相同的地址，除非所有十六个地址同时用于一个数据或连续串行数据的转换。当所有十六个地址在任一时刻被用于一个数据或连续串行数据的转换时，随机选择下一个使用的地址。
这个条件是一个理想的选择方法。如果这个条件被满足，当恒流源10的十六个恒流源101到1016的恒定电流是离散的时，由这个离散引起的噪声可以被设置成随机噪声(＝白噪声)，从而可以改进特性失真。
当获得用于规定条件1的D/A转换器时，恒流源、开关电路和去假信号电路的电路规模分别是图3所示电流源10、转换电路8和去假信号电路9的数倍。因此，不可能避免由于数字噪声引起的模拟电路性能的恶化。另外，D/A转换器的成本增加从而导致很难实现这种D/A转换器。因此，下面将解释如何选择开关信号以便提供流经所述D/A转换器选择电流值的实际条件。
[条件2]
当多个开关信号SWn1被设置成具有高(H)电平时，使用相连地址。在这种情况下，在n＝16之后设置n＝1。另外，向在由一个取样在先设置的数据中使用的相连开关信号地址最后地址方向的下一个地址被设置成当前数据的起始地址。
下面描述条件2的具体例子。当输入数据为3时，在诸如开关信号SW1、SW2、SW3和SW15、SW16、SW1的三个地址处的开关信号SWn1被设置成具有高电压电平。例如，当由一个取样在先设置的数据被设置成3和开关信号SW151、SW161、SW11被设置成具有高电平时，当前数据从地址n＝2开始。例如，当当前数据是5时，开关信号SW21、SW31、SW41、SW51、SW61被设置成具有高电平。
在满足上述条件2的情况下，不使用相同地址，除非所有十六个地址在任一时刻都被用于一个数据或相连串行数据的转换。另外，利用不形成固定模式的输入数据将开关信号SWn1设置成具有高电平。因此，由电流源10的各恒流源101到1016引起的噪声和失真可以被离散，而可以限制信噪比S/N和S/(THD+N)中每一个的恶化。这里，S/(THD+N)表示输入信号分量S与除去具有从0Hz到20Hz频率的输入信号的信号分量之和(THD+N)的比值。另外，S/N表示当输入信号分量S被设置成表示0分贝、即在零输入信号情况下，输入信号分量S与除去具有从0Hz到20kHz频率输入信号的信号分量之和N的比值。
图5所示开关电路7的具体结构满足条件2。下面，结合图6的时序图解释图5所示4位数据/并行16线电流开关数据开关电路7。来自噪声整形部分4的4位并行数据DIN1到DIN4被提供给输入端17。这4位并行数据DIN1到DIN4也可以是串行数据。在这种情况下，数据传输速率增加(在这例子中是4倍)和需要具有特别高频率的时钟信号，从而使它必需被考虑为是高频噪声干扰。但是，在并行数据的情况下，这种考虑就不需要了。
输入到输入端17的4位并行数据DIN1到DIN4被提供给寄存器18和并在提供给输入端19的时钟信号CK1的上升缘处取入这个寄存器18。这个时钟信号CK1是一个与4位并行数据DIN1到DIN4具有相同周期的时钟信号。从寄存器18输出的4位并行数据RG11到RG14被提供给4位数据+最后地址数据/16位数据转换电路24的输入端AD1到AD4。
最后地址检测电路20由4位加法器21和在下一级的寄存器22构成。从寄存器18输出的4位并行数据RG11到RG14被提供给4位加法器21的输入端B。另外，从寄存器22输出的4位并行数据RG21到RG24被提供给4位加法器21的输入端A。4位并行数据RG11到RG14和4位并行数据RG21到RG24在4位加法器21中彼此相加。从4位加法器21输出端输出的相加输出SUM1到SUM4被提供给寄存器22和在提供给输入端23的时钟信号CK1的上升缘处被取入寄存器22。来自寄存器22的4位并行数据RG21到RG24被提供给转换器电路24的输入端AD5到AD8。
这个最后地址检测电路20将提供给输入端17的4位并行数据DIN1到DIN4累积相加。在这种情况下，加法器21相加输出SUM1到SUM4由平行的4位构成从而通过执行16的剩余系统操作获得相加结果。这个内容将使用一个例子解释。例如，当4位数据1110H(十进制数14)和0011H(十进制数3)被分别提供给输入端A和B时，输出端S处的输出数据变成0001H(十进制数1)和不是十进制数的17。因此，应当理解，执行的是16的剩余系统的操作。
因此，在上述条件2中描述的“由一个取样在先设置数据中使用的相连转换地址n中的最后地址”可以被作为加法器21的加法输出而输出。实际上，通过将加法器21的输出SUM1到SUM4取入到寄存器22和利用时钟信号CK1从寄存器22输出这些输出，“根据寄存器22的数据由一个取样在先设置数据中使用的相连转换地址n中的最后地址”被检测。即寄存器22多个输出中的每一个输出变成“由一个取样在先设置数据中使用的相连转换地址n中的最后地址”。
转换电路24确定从输出端01到016传送的输出数据OUT1到OUT16中的一个并利用提供给输入端AD1到AD4的4位并行数据RG11到RG14和提供给在由一个取样在先设置的数据中使用的相连转换地址n中最后地址处的输入端AD5到AD8的数据RG21到RG24将其设置成具有高电平。
转换电路24可以由具有8位输入端的一个ROM和一个16位输出端简单构成。
来自转换电路24的16位输出数据OUT1到OUT16被直接提供给寄存器25和还被提供给反相电路27并在反相电路27中被逻辑反相。此后，被反相的数据被提供给寄存器25和被提供给输入端26的时钟信号CK1取入这个寄存器25。开关信号SW11、SW21、......、SW151、SW161和开关信号SW12、SW22、......、SW152、SW162被分别输出给输出端2811、2821、.....、28151、28161和输出端2812、2822、......、28152、28162和被分别提供给开关电路8各开关电路81、82、......、816的开关晶体管Q11、Q21、......、Q151、Q161的基极和开关晶体管Q12、Q22、......、Q152、Q162的基极。
在这种情况下，如能从图6开关信号SW11到SW161中看到的，例如，在转换电路8中的某个区间处，只有晶体管Q11处于导通状态和其余晶体管处于截止状态。而在下一个期间处只有晶体管Q21、Q31、Q41处于导通状态和剩余晶体管处于截止状态。而在再下一个区间处只有晶体管Q51、Q61、Q71、Q81、Q91处于导通状态和其余的晶体管处于截止状态。而在再再下一个区间处只有晶体管Q101、Q111、Q121、Q131、Q141、Q151、Q161、Q11处于导通状态和其余的晶体管处于截止状态。
在上述结构中，用于在条件2的基础上转换16个恒流源101-1016的开关信号SW11、SW21、......、SW151、SW161和开关信号SW12、SW22、......、SW152、SW162可以以低工作频率产生而不需要任何计数器和任何移位寄存器和不需要任何具有等于或大于输入数据取样频率的高频时钟信号。
下面通过相互比较解释在该实施例中多位型D/A转换器(在采用条件2的情况下)和传统多位型D/A转换器的仿真结果。这里，通过一定数量的来自本实施例多位型D/A转换器中一个取样数据内转换地址n的输入数据传统的多位型D/A转换器在相连地址处接通恒流源(将这些恒流源设置成高电平)。例如，当输入数据是1时，在转换地址n＝1处的开关电路被导通。当输入数据是2时，在转换地址n＝2处的开关电路被导通。当输入数据是3时，在转换地址n＝3处的开会电路被导通。这个D/A转换器意味着通常多位型D/A转换器。
下面解释电流源的模型。在这个例子中，4位模型、即16个恒流源被准备和所述恒定电流被以理想电流值、即1.0离散。在这个离散中，16个恒流源的恒定电流被根据标准偏差σ＝0.33％的一般分布离散在±3σ范围之内。恒流源的这个模型示于图7的表1中。在这个表1中，恒流值in＝i1、i2、i3、......、i16分别对应于图3所示电流源(恒流源)10各电流源(恒流源)101、102、103、......、1016的恒流值i、i2、i3、......、i16。
图8的表2示出了与恒流源相关的转换地址的分配方法。由于认为当实际利用IC形成所述D/A转换器时在同一芯片上形成的16个单独恒流源之间的相对误差近似位于根据标准偏差σ＝0.33％的一般分布的±3σ范围之内和没有制定特殊的算法，所以，利用上述分散方法模拟所述恒定电流。
在被仿真的D/A转换器中，取样频率Fs＝44.1kHz的输入信号被经过输入端传送。例如，取样频率为FS(Hz)、字长为16位的一个数字音频信号被提供给数字低通滤波器部分2，该滤波器部分的通带被设置为可听频带(0-20kHz)。例如，有8次向上取样频率取样和输出这个向上取样数字音频信号。这个数字音频信号被作为数字低通滤波器部分的输出提供给线性内插部分。在这个线性内插部分中，例如，所述取样频率被进一步有8次被向上取样和输出取样频率为64FS(Hz)的数字音频信号。通过所述线性内插部分的计算，从这个线性内插部分3输出的数字音频信号的字长被设置为20位和比16位输入信号字长长4位。
从线性内插部分输出的数字音频信号被提供给噪声整形部分(Δ-∑调制器)以便使这个数字音频信号被量化为例如4位。在这个噪声整形部分中，在20位数字音频信号到4位量化过程中引起的量化噪声低频带分量被移动到高频带，和获得可听的(0-20kHz)的动态范围。
从噪声整形部分输出并具有取样频率为64FS、量化为4位的数字音频信号被提供给PWM(脉宽调制)脉冲转换部分。在PWM脉冲转换部分中，执行这个数字音频信号的脉宽调制。在PWM脉冲转换部分的输出侧获得D/A转换输出。
在这个仿真过程中，执行D/A转换输出的快速傅立叶(Fourier)变换(FFT)。在该仿真中使用的输入信号被设置成1kHz、0分贝和30位的量化正弦波和1kHz、-60分贝和30位的量化正弦波和零信号。
图10示出了在该实施例多位型D/A转换器中当各恒流源的电流理想的彼此相等和输入信号被设置为1kHz、0分贝和30位的正弦波时通过D/A转换输出的快速傅立叶变换(FFT)获得的仿真中的频率-响应特性(仿真1)。图11示出了当输入信号被设置为1kHz、-60分贝和30位的正弦波时类似的频率响应特性(仿真2)。图12示出了当输入信号被设置为零信号时的类似频率响应特性(仿真3)。
图13示出了本实施例多位型D/A转换器中当采用条件2和采用图7表1所示恒流源模型和输入信号由1kHz、0dB和30位的正弦波给出时在由所述D/A转换输出快速傅立叶变换(FFT)获得的仿真中的频率响应特性(仿真4)。图14示出了当输入信号由1kHz、-60dB和30位正弦波给出时的类似频率响应特性(仿真5)。图15示出了当输入信号被设置成零信号时的类似频率响应特性(仿真6)。
图16示出了在本实施例中当采用条件2和图8所示表2所示恒流源模型和输入信号由1kHz、0dB和30位的正弦波给出时在通过所述D/A转换输出快速傅立叶变换(FFT)获得的仿真中的频率响应特性(仿真7)。图17示出了当输入信号被设置成零信号时类似的频率响应特性(仿真8)。
图18示出了在图1所示多位型D/A转换器中当采用图7所示表1电流源模型和输入信号由1kHz、0dB和30位的正弦波给出时通过D/A转换输出的傅立叶快速变换(FFT)获得的仿真中的频率响应特性(仿真9)。图19示出了当输入信号由1kHz、-60dB和30位的正弦波给出时的类似频率响应特性(仿真10)。图20示出了当输入信号被设置成零信号时的类似频率响应特性(仿真11)。
在图10到20中，SNR(信号-噪声比)(分贝)输入信号分量S和除了输入零信号时具有从0Hz到20kHz频率的输入信号以外的信号分量之和(THD+N)的比值S/(THD+N)。当输入零信号时，SNR(dB)表示输入信号分量S和除了当输入信号分量S被设置成表示0dB、即1时具有从0Hz到20kHz频率的输入信号以外的信号分量之和N的比值S/N。
在图1所示D/A转换器、图18所示仿真9的情况下，当输入信号被1kHz、0dB和30位的正弦波给出时，比值S/(THD+N)被恶化直到85.5dB为止。但是，在采用图13所示仿真4的条件2的情况下，可以获得作为比值S/(THD+N)的108.3dB，从而使这个比值和图1所示D/A转换器相比较被改善了20dB或更多。
就输入信号由1kHz、-60dB和30位的正弦波给出情况下的比值S/(THD+N)而言，在图1所示D/A转换器、图19所示仿真10情况下，没有再生信号和只提供直流分量。因此，相对于-60dB的输入信号，没有线性度已经被保持。但是，在采用图14所示仿真5条件2的实施例情况下可以获得49.4dB。当在输入信号具有0dB情况下49.4dB被转换成比值S/(THD+N)时，可以获得49.4dB+60DB＝109.4dB。因此，可以说在上述具有0dB输入信号的情况下所述线性度相对于比值S/(THD+N)被近似保持。在离散FFT分析的情况下，可以期望根据靠近被分析信号的起点和终点的状态，这个分析的结果近似偏移±3dB。因此，可以说这样一个小的误差存在于FFT分析误差范围的本身之内。
就零输入信号情况的比值S/N而言，在图20所示仿真11中图1所示D/A转换器情况下产生直流分量。但是，当所述D/A转换器被安装在电子设备上时，该直流分量在模拟信号最后输出的前级处被消除。因此，在直流分量被从仿真结果中去除的状态下计算S/N。在这个计算中，获得102.4dB。但是，在采用图15所示仿真6的条件2的情况下，没有直流分量产生和获得122.7dB。因此，应当理解，与图1所示D/A转换器相比较，比值S/N被改善了20dB或更多。
就输入信号是由1kHz、0dB和30位正弦波给出情况下的比值S/(THD+N)而言，如上所述在采用图13所示仿真14条件2的实施例的情况下，获得108.3dB。这意味着所述D/A转换器具有于18位对应的转换精度。这18位超过安装在CD(高密度盘)播放机上D/A转换器转换精度的16位。因此，这意味着与18位对应的转换精度特别是足够高的精度。
在上述仿真的情况下，针对图3所示恒流源10的恒流源101到1016的恒流值i1到i16的转换地址n被以表示如图8表2所示恒定电流的后缀i的一个很小顺序分配。但是，当转换地址被以表示恒定电流的后缀i的较大顺序相反分配时，也可以获得与上述类似的特性。当所述D/A转换器由半导体IC(集成电路)形成时可以实现这一点。即如果16个恒流源被在所述半导体IC芯片上以一线布局形状配置，那么，这些恒定电流中的每一个都趋向于在这些恒流源配置方向上单一地增加或减少。因此，转换地址n可以在所述流源配置方向中进行分配。
如果通过这种途径了解了在实际半导体芯片IC上16个恒流源恒定电流的离散趋势，在考虑转换地址n分配方法的情况下，可以进一步增加转换精度。因此，当采用图7表1作为电流源模型和转换地址被如图9表3分配时，在恒流源的恒定电流之间存在的趋势是i1＜i2＜i3......＜i15＜i16。因此，转换地址被如下分配以使最大恒定电流紧跟在最小恒定电流之后和再下一个是第12个最小恒定电流，和再再下一个是第二最大恒定电流，.....。根据这个分配方法，一个取样数据内多个恒流源的所述恒流源的离散误差首先被立即校正。即，恒流值i1具有位于恒流值i1到i16平均值的最大负误差。恒流值i16具有位于恒流值i1到i16平均值的最大正误差。如果这两个恒定电流在相连地址处被提供，这些误差能够被消除或最小化，从而使所述离散误差能够被立即校正。
恒流值i2被分配给恒流值i16之后的一个地址并具有恒流值i1到i16平均值中的第二最大负误差。因此，当恒流值i16被用做恒流值i2时，可以说误差的校正效果是相当大的。类似的，由于16个恒定电流都被寻址，可以说对于立即校正在恒流源恒定电流中的离散误差来讲，这个分配方法具有很大的效果。
另外，在恒流源恒定电流中的离散误差可以在数据取样前后之间很容易被类似地校正。换言之，执行一个校正操作从而利用其中每一个都具有作为恒定电流的16个恒流源恒定电流平均值的16个恒流源执行转换。
在采用图16和17所示图9中表1和3的情况下，在所述实施例中仿真7和8的结果与在采用图13和15所示表1和2情况下所述实施例中仿真4和6的结果分别进行比较。在这个比较中，关于比值S/(THD+N)，应当理解，与后者比较，前者被改善大约5dB。另外，就比值S/N而言，应当理解，与后者比较，前者被改善大约8dB。
奇数转换地址被分配给图7表1中8个恒流源101到108的恒流值i1到i8。偶数转换地址被分配给在这个表1中其余8个恒流源109到1016的恒流值i9到i16。反之，偶数转换地址分配给图7表1中8个恒流源101到108的恒流值i1到i8，和奇数转换地址被分配给这个表1中区域8个恒流源109到1016的恒流值i9到i16。如果使用这种分配方法，就具有对恒流源恒定电流离散的校正效果，尽管与图9表3所示分配方法比较这种效果很小。即，在16个恒流源恒定电流平均值中的误差是在正和负侧在任一时间处引起的，所以，恒定电流在与减小这个误差相关的方向中被离散。
在上述的实施例中，4位输入数据被用做一个例子，实际上输入数据的位数是任意的。
根据上述实施例，D/A转换器具有2N(这里，N＝2、3、......)个具有彼此相等恒流值的恒流源；一个选择装置，用于根据具有N位输入信号字长的输入数据Di{这里，Di＝0、1、2、3、......、(2N-1)}选择Di个恒流源，以便逐一使用这些2N个恒流源直到这些2N个恒流源中一个输入数据或相连输入数据的值的和超过2N为止；和一个电流相加装置，用于使来自由所述选择装置所选择的Di个恒流源的恒定电流的每一个彼此相加。因此，即使是2N个恒流源的恒定电流被离散时，也可以一个D/A转换器，在该D/A转换器中，由这种离散所引起的转换精度的恶化可以被改善20dB或更多。
根据上述实施例，D/A转换器具有2N个(N＝1、2、3、......)恒流值彼此相等的恒流源；一个选择装置，用于根据具有N位输入信号字长的输入数据Di {这里，Di＝0、1、2、3、......(2N-1)}选择Di个恒流源以便逐一使用这2N个恒流源，直到这2N个恒流源中一个输入数据或相连多个输入数据的和超过2N为止；和一个电流相加装置，用于使来自由所述选择装置所选择的Di个恒流源的恒定电流的每一个彼此相加。因此，即使是2N个恒流源的恒定电流被离散时也可以获得一个D/A转换器，在该D/A转换器中，通过当所述D/A转换器由半导体IC形成时在2N个恒流源布局趋势的基础上分配转换地址，比值S/(THD+N)被改善大约5dB和比值S/N被改善大约8dB。
另外，可以获得一个D/A转换器，在该D/A转换器中，通过改变数字信号DGL1和DGL2的时间宽度在不引起任何再量化噪声和不减小数字数据精度的情况下可以改变理想数字信号的电平。
根据本发明的第一结构，一种D/A转换器，包括：所述D/A转换器，具有多个恒流源；2N(这里，N＝2、3、...)个具有彼此相等恒流值的恒流源；选择装置，用于根据具有N位输入信号字长的输入数据Di{这里，Di＝0、1、2、3、...、(2N-1)}选择2N个恒流源中的Di个恒流源，从而逐一使用所述2N个恒流源，直到2N个恒流源中一个输入数据或相连的多个输入数据的值的和超过2N为止；和电流相加装置，用于将由所述选择装置选择的Di个恒流源的每个恒定电流值相加。因此，可以获得一个多位型D/A转换器，用于通过尽可能多地减少多个电流源电流的离散改善它的性能。
根据本发明的第二结构，一种D/A转换器，包括：所述D/A转换器，具有多个恒流源；2N(这里，N＝2、3、...)个分别具有恒流值彼此相等的恒流源；选择装置，用于根据具有N位输入信号字长的输入数据Di{这里，Di＝0、1、2、3、...、(2N-1)}选择2N个恒流源中的Di个恒流源，从而根据由所述编址装置所编地址的顺序逐一使用所述2N个恒流源，直到2N个恒流源中一个输入数据或相连的多个输入数据的值的和超过2N为止，和每当2N个恒流源中一个输入数据或相连的多个输入数据的值的和超过2N时再次使用所述2N个恒流源；和电流相加装置，用于将由所述选择装置选择的Di个恒流源的每个恒定电流值彼此相加。因此，可以获得一个多位型D/A转换器，用于通过尽可能多地减少多个电流源的电流离散改善它的性能。
根据本发明的第三结构，一种D/A转换器，包括：所述D/A转换器，具有多个恒流源；2N(这里，N＝2、3、...)个分别具有恒流值彼此相等的恒流源；转换装置，用于输出来自从所述2N个恒流源中所选择恒流源的恒定电流；电流相加装置，用于相加来自由所述转换装置输出的所述被选择的每个恒流源的恒定电流；和具有被提供有输入数据Di的N位加法装置并具有用于将N位加法装置的加法输出延迟一个取样周期然后将被延迟的加法输出提供给N位加法装置和将被延迟的加法输出加到所述输入数据Di上的延迟装置的开关信号产生装置，用于产生一个开关信号控制所述转换装置，从而检测由来自所述延迟装置一个取样在先使用的开关信号的最终地址，和在当前取样数据和由一个取样在先使用的开关信号的被检测最终地址的基础上，相应的恒定电流被根据具有N位输入信号字长的输入数据Di{这里，Di＝0、1、2、3、...、(2N-1)}从被选择的Di个恒流源中输出，从而根据所述地址的顺序逐一使用所述2N个恒流源，直到所述2N个恒流源中一个输入数据或相连多个输入数据的值的和超过2N为止，和每当2N个恒流源中一个输入数据或相连多个输入数据的值的和超过2N时再次使用所述2N个恒流源。因此，可以获得一个多位型D/A转换器，用于通过尽可能多地减少多个恒流源的电流离散改善它的性能。
根据本发明的第四结构，一种D/A转换器，包括：所述D/A转换器，具有多个恒流源；2N(这里，N＝2、3、...)个分别具有恒流值彼此相等的恒流源；转换装置，用于输出来自从所述2N个恒流源中所选择恒流源的恒定电流；电流相加装置，用于相加来自由所述转换装置输出的所述被选择恒流源的恒定电流；和开关信号产生装置，该装置具有被提供有输入数据Di的N位加法装置、用于将所述N位加法装置的加法输出延迟一个取样周期和然后将被延迟的加法输出提供给N位加法装置和将被延迟的加法输出加到所述输入数据Di上的延迟装置、和用于检测由来自所述延迟装置一个取样在先使用和被提供有当前取样数据且被一个取样N位在先使用的开关信号的最终被确定地址的开关信号的最终地址的数据转换装置；和所述转换信号产生装置产生一个开关信号，用于在来自所述数据转换装置的N位数据的基础上控制所述转换装置的操作，以便根据具有N位输入信号字长的输入数据Di{这里，Di＝0、1、2、3、...、(2N-1)}从Di个恒流源中输出恒定电流，从而根据所述地址的顺序逐一使用2N个恒流源，直到所述2N个恒流源中的一个输入数据或相连多个输入数据的值的和超过2N为止，和每当所述2N个恒流源中的一个输入数据或相连多个输入数据的值的和超过2N时再次使用所述2N个恒流源。因此，可以提供一种多位型D/A转换器，用于通过尽可能地减少多个电流源的电流离散改善它的性能。
根据本发明的第五结构，一种D/A转换器，包括：所述D/A转换器，具有多个恒流源；2N(这里，N＝2、3、4、...、M＝2N)个分别具有恒流值i1、i2、i3、...、iM(这里，i1＜i2＜i3＜iM...＜iM，M＝2N)的恒流源，其中，奇数地址被相继提供给属于一组的由具有恒流值i1、i2、i3、...、iM/2的M/2恒流源构成的第一组和由具有恒流值i(M/2+1)、i(M/2+2)、i(M2+3)、...、iM的M/2恒流源构成的第二组的恒流源，偶数地址被相继提供给属于另一组的恒流源；选择装置，用于根据具有N位输入信号字长的输入数据Di{这里，Di＝0、1、2、3、...、(2N-1)}选择2N个恒流源中的Di个恒流源，以便根据所述地址的顺序逐一使用所述2N个恒流源，直到所述2N个恒流源中一个输入数据或相连的多个输入数据的值的和超过2N为止；和电流相加装置，用于将由所述选择装置选择的Di个恒流源的每个恒定电流值彼此相加。因此，可以获得一个多位型D/A转换器，用于通过尽可能多地减少多个电流源的电流离散改善它的性能。
根据本发明的第六结构，一种D/A转换器，包括：所述D/A转换器，具有多个恒流源；2N(这里，N＝2、3、4、...、M＝2N)个分别具有恒流值i1、i2、i3、...、iM(这里，i1＜i2＜i3＜...＜iM，M＝2N)的恒流源，其中，奇数地址被相继提供给属于一组的由具有恒流值i1、i2、i3、...、iM/2的M/2恒流源构成的第一组和由具有恒流值i(M/2+1)、i(M/2+2)、i(M/2+3)、...、iM的M/2恒流源构成的第二组的恒流源，偶数地址被相继提供给属于另一组的恒流源；选择装置，用于根据具有N位输入信号字长的输入数据Di{这里，Di＝0、1、2、3、...、(2N-1)}选择2N个恒流源中的Di个恒流源，以便根据所述地址的顺序逐一使用所述2N个恒流源，直到所述2N个恒流源中一个输入数据或相连的多个输入数据的值的和超过2N为止，和每当所述2N个恒流源中的一个输入数据或相连的多个输入数据的值的和超过2N时再次使用所述2N个恒流源；和电流相加装置，用于将由所述选择装置选择的Di个恒流源的每个恒定电流值彼此相加。因此，可以获得一个多位型D/A转换器，用于通过尽可能多地减少多个电流源电流的离散改善它的性能。
根据本发明的第七结构，一种D/A转换器，包括：所述D/A转换器，具有多个恒流源；2N(这里，N＝2、3、4、...、M＝2N)个分别具有恒流值i1、i2、i3、...、iM这里，i1＜i2＜i3＜...＜iM，M＝2N)的恒流源，其中，地址被按照恒流值i1、iM、i2、i(M-1)、i3、i(M-2)、...、iM/2、i(M/2+1)的顺序提供给所述恒流源；选择装置，用于根据具有N位输入信号字长的输入数据Di{这里，Di＝0、1、2、3、...、(2N-1)}选择2N个恒流源中的Di个恒流源，以便根据所述地址的顺序逐一使用所述2N个恒流源，直到所述2N个恒流源中一个输入数据或相连的多个输入数据的值的和超过2N为止；和电流相加装置，用于将由所述选择装置选择的Di个恒流源的每个恒定电流值彼此相加。因此，可以获得一个多位型D/A转换器，用于通过尽可能多地减少多个电流源电流的离散改善它的性能。
根据本发明的第八结构，一种D/A转换器，包括：所述D/A转换器，具有多个恒流源；2N(这里，N＝2、3、4、...、M＝2N)个分别具有恒流值i1、i2、i3、...、iM(这里，i1＜i2＜i3＜...＜iM，M＝2N)的恒流源，其中，地址被按照恒流值i1、iM、i2、i(M-1)、i3、i(M-2)、...、iM/2、i(M/2+1)的顺序提供给所述恒流源；选择装置，用于根据具有N位输入信号字长的输入数据Di{这里，Di＝0、1、2、3、...、(2N-1)}选择2N个恒流源中的Di个恒流源，以便根据所述地址的顺序逐一使用所述2N个恒流源，直到所述2N个恒流源中一个输入数据或相连的多个输入数据的值的和超过2N为止；和每当所述2N个恒流源中的一个输入数据或相连的多个输入数据的值的和超过2N时再次使用所述2N个恒流源；和电流相加装置，用于将由所述选择装置选择的Di个恒流源的每个恒定电流值彼此相加。因此，可以获得一个多位型D/A转换器，用于通过尽可能多地减少多个电流源电流的离散改善它的性能。
根据本发明第九结构，一种D/A转换器，包括；所述D/A转换器，具有多个恒流源；2N(这里，N＝2，3，…)个具有彼此相等恒流值的恒流源；转换装置，由分别连接到2N个恒流源上的2N个第一开关元件和2N个第二开关元件构成并转换所述2N个恒流源，使当第一和第二开关元件中的一个开关元件导通时，另一个开关元件截止；第一和第二电流相加装置，用于分别使由所述转换装置转换的2N个第一和第二开关元件的电流相加；和开关信号产生装置，用于产生一个开关信号，用于控制所述2N个第一开关元件中每一个的操作，以便根据具有N位输入信号字长的输入数据Di{这里，Di＝0、1、2、3、...、(2N-1)}将来自Di个恒流源的恒定电流提供给所述第一电力加法装置，从而逐一使用这2N个恒流源，直到这2N个恒流源中一个输入数据或相连多个输入数据的值的和超过2N为止；和来自其余(2N-Di)个恒流源的恒定电流所述第二电流相加装置。因此，可以获得一个多位型D/A转换器，用于通过尽可能多地减少多个电流源电流的离散改善它的性能。
根据本发明的第十结构，一种D/A转换器，包括：所述D/A转换器，具有多个恒流源；2N(这里，2，3，…)个具有彼此相等恒流值的恒流源；转换装置，由分别连接到2N个恒流源上的2N个第一开关元件和2N个第二开关元件构成并转换所述2N个恒流源，使当第一和第二开关元件中的一个开关元件导通时，另一个开关元件截止；第一和第二电流相加装置，用于分别使由所述转换装置转换的2N个第一和第二开关元件的电流相加；和开关信号产生装置，用于产生一个开关信号，该信号用于所述2N个第一开关元件中每一个的操作，以便根据具有N位输入信号字长的输入数据Di{这里，Di＝0、1、2、3、...、(2N-1)}将来自Di个恒流源的恒定电流提供给所述第一电流相加装置，从而逐一使用这2N个恒流源，直到这2N个恒流源中一个输入数据或相连多个输入数据的值的和超过2N为止，和每当这2N个恒流源中一个输入数据或相连多个输入数据的值的和超过2N使再次使用这2N个恒流源；和用于控制所述2N个第二开关元件每一个的操作，以便将来自其余(2N-Di)个恒流源的恒定电流提供给所述第二电流相加装置。因此，可以获得一个多位型D/A转换器，用于通过尽可能多地减少多个电流源电流的离散改善它的性能。
根据本发明的第十一结构，一种D/A转换器，包括；所述D/A转换器，具有多个恒流源；2N(这里，N＝2，3，…)个具有彼此相等恒流值的恒流源；转换装置，由分别连接到2N个恒流源上的2N个第一开关元件和2N个第开关元件构成并转换所述2N个恒流源，使当第一和第二开关元件中的一个开关元件导通时，另一个开关元件截止；第一和第二电流相加装置，用于分别使由所述转换装置转换的2N个第一和第二开关元件的电流相加；和开关信号产生装置，该装置具有被提供有输入数据Di的一个加法装置和用于将N位加法装置的加法输出延迟一个取样周期和然后将被延迟的加法输出提供给N位加法装置和将被延迟的加法输出加到所述输入数据DI上的延迟装置，所述开关信号产生装置用于产生一个开关信号，用于检测由来自所述延迟装置一个取样在先使用的开关信号的最终地址，和所述2N个第一开关元件在当前取样数据和被一个取样在先使用的开关信号被检测最终地址的基础上被控制，以便根据具有N位输入信号字长的输入数据Di{这里，Di＝0、1、2、3、...、(2N-1)}将来自Di个恒流源的恒定电流提供给所述第一电流相加装置，从而逐一使用这2N个恒流源，直到这2N个恒流源中一个输入数据或相连多个输入数据的值的和超过2N为止，和每当这2N个恒流源中一个输入数据或相连多个输入数据的值的和超过2N时再次使用这2N个恒流源；和所述2N个第二开关元件被控制以便将其余(2N-Di)个恒流源的恒定电流提供给所述第二电流相加装置。因此，可以获得一个多位型D/A转换器，用于通过尽可能多地减少多个电流源电流的离散改善它的性能。
根据本发明的第十二结构，一种D/A转换器，包括；所述D/A转换器，具有多个恒流源；2N(这里，N＝2，3，…)个具有彼此相等恒流值的恒流源；转换装置，由分别连接到2N个恒流源上的2N个第一开关元件和2N个第二开关元件构成并转换所述2N个恒流源，使当第一和第二开关元件中的一个开关元件导通时，另一个开关元件截止；第一和第二电流相加装置，用于分别使由所述转换装置转换的2N个第一和第二开关元件的电流相加；和开关信号产生装置，该装置具有一个被提供有输入数据Di的N位加法装置，用于将所述N位加法装置的加法输出延迟一个取样周期然后将被延迟的加法输出提供给N位加法装置和将被延迟的加法输出加到所述输入数据Di上的延迟装置，和数据转换装置，用于检测由来自所述延迟装置的一个取样在先使用和被提供有当前取样数据的一个开关信号的最终地址，和到输出数据转换装置的由一个取样在先使用的开关信号的被检测最终地址和用于产生用于在来自数据转换装置N位数据基础上控制所述2N个第一开关元件中每一个操作的开关信号的开关信号产生装置的N位数据和所述N位数据，从而根据具有N位输入信号字长的输入数据Di{这里，Di＝0、1、2、3、...、(2N-1)}将恒定电流从所选择的Di个恒流源提供给所述第一电流相加装置，以便根据地址顺序逐一使用这2N个恒流源，直到这2N个恒流源中一个输入数据或相连多个输入数据的值的和超过2N为止，和每当这2N个恒流源中一个输入数据或相连多个输入数据的值的和超过2N时再次根据所述地址顺序使用这2N个恒流源；和控制所述2N个第二开关元件，以便使其余的(2N-Di)个恒流源的恒定电流被提供给所述第二电流相加装置。因此，可以获得一个多位型D/A转换器，用于通过尽可能多地减少多个电流源电流的离散改善它的性能。
根据本发明第十三结构，一种D/A转换器，包括；所述D/A转换器，具有多个恒流源；2N(这里，N＝2、3、4、...、M＝2N)个分别具有恒流值i1、i2、i3、...、iM(这里，i1＜i2＜i3＜...＜iM，M＝2N)的恒流源，其中，奇数地址被相继提供给属于一组的由具有恒流值i1、i2、i3、...、iM/2的M/2恒流源构成的第一组和由具有恒流值i(M/2+1)、i(M/2+2)、i(M/2+3)、...、iM的M/2恒流源构成的第二组的恒流源，偶数地址被相继提供给属于另一组的恒流源；转换装置，由分别连接到2N个恒流源上的2N个第一开关元件和2N个第二开关元件构成并转换所述2N个恒流源，使当第一和第二开关元件中的一个开关元件导通时，另一个开关元件截止；第一和第二电流相加装置，用于分别使由所述转换装置转换的2N个第一和第二开关元件的电流相加；和开关信号产生装置，用于产生一个开关信号，该信号用于控制所述2N个第一开关元件的操作，以便根据具有N位输入信号字长的输入数据Di{这里，Di＝0、1、2、3、...、(2N-1)}将恒定电流从Di个恒流源提供给所述第一电流相加装置，以便根据所述地址顺序逐一使用所述2N个恒流源，直到所述2N个恒流源中一个输入数据或相连多个输入数据的值的和超过2N为止，和用于控制所述2N个第二开关元件中每一个的操作，以便将来自其余(2N-Di)个恒流源的恒定电流提供给所述第二电流相加装置。因此，可以获得一个多位型D/A转换器，用于通过尽可能多地减少多个电流源电流的离散改善它的性能。
根据本发明的第十四结构，一种D/A转换器，包括；所述D/A转换器，具有多个恒流源；2N(这里，N＝2、3、4、...、M＝2N)个分别具有恒流值i1、i2、i3、...、iM(这里，i1＜i2＜i3＜...＜iM，M＝2N)的恒流源，其中，奇数地址被相继提供给属于一组的由具有恒流值i1、i2、i3、...、iM/2的M/2恒流源构成的第一组和由具有恒流值i(M/2+1)、i(M/2+2)、i(M/2+3)、...、iM的M/2恒流源构成的第二组的恒流源，偶数地址被相继提供给属于另一组的恒流源；转换装置，由分别连接到2N个恒流源上的2N个第一开关元件和2N个第二开关元件构成并转换所述2N个恒流源，使当第一和第二开关元件中的一个开关元件导通时，另一个开关元件截止；第一和第二电流相加装置，用于分别使由所述转换装置转换的2N个第一和第二开关元件的电流相加；和开关信号产生装置，用于产生一个开关信号，该信号用于控制所述2N个第一开关元件中每一个的操作，以便根据具有N位输入信号字长的输入数据Di{这里，Di＝0、1、2、3、...、(2N-1)}将恒定电流从Di个恒流源提供给所述第一电流相加装置，以便根据所述地址顺序逐一使用所述2N个恒流源，直到所述2N个恒流源中一个输入数据或相连多个输入数据的值的和超过2N为止，和每当所述2N个恒流源中一个输入数据或相连多个输入数据的值的和超过2N时再次根据所述地址顺序逐一使用所述2N个恒流源，和用于控制所述2N个第二开关元件中每一个的操作，以便将来自其余(2N-Di)个恒流源的恒定电流提供给所述第二电流相加装置。因此，可以获得一个多位型D/A转换器，用于通过尽可能多地减少多个电流源电流的离散改善它的性能。
根据本发明第十五结构，一种D/A转换器，包括：所述D/A转换器，具有多个恒流源；2N(这里，N＝2、3、4、...、M＝2N)个分别具有恒流值i1、i2、i3、...、iM(这里，i1＜i2＜i3＜...＜iM，M＝2N)的恒流源，其中，地址被按照恒流值i1、iM、i2、i(M-1)、i3、i(M-2)、...、iM/2、i(M/2+1)的顺序提供给所述恒流源；转换装置，由分别连接到2N个恒流源上的2N个第一开关元件和2N个第二开关元件构成并转换所述2N个恒流源，使当第一和第二开关元件中的一个开关元件导通时，另一个开关元件截止；第一和第二电流相加装置，用于分别使来自所述转换装置的2N个第一和第二开关元件的电流相加；和开关信号产生装置，用于产生一个开关信号，该信号用于控制所述2N个第一开关元件中每一个的操作，以便根据具有N位输入信号字长的输入数据Di{这里，Di＝0、1、2、3、...、(2N-1)}将恒定电流从Di个恒流源提供给所述第一电流相加装置，以便根据所述地址顺序逐一使用所述2N个恒流源，直到所述2N个恒流源中一个输入数据或相连多个输入数据的值的和超过2N为止，和用于控制所述2N个第二开关元件中每一个的操作，以便将来自其余(2N-Di)个恒流源的恒定电流提供给所述第二电流相加装置。因此，可以获得一个多位型D/A转换器，用于通过尽可能多地减少多个电流源电流的离散改善它的性能。
根据本发明的第十六结构，一种D/A转换器，包括：所述D/A转换器，具有多个恒流源；2N(这里，N＝2、3、4、...、M＝2N)个分别具有恒流值i1、i2、i3、...、iM(这里，i1＜i2＜i3＜...＜iM，M＝2N)的恒流源，其中，地址被按照恒流值i1、iM、i2、i(M-1)、i3、i(M-2)、...、iM/2、i(M/2+1)的顺序提供给所述恒流源；转换装置，由分别连接到2N个恒流源上的2N个第一开关元件和2N个第二开关元件构成并转换所述2N个恒流源，使当第一和第二开关元件中的一个开关元件导通时，另一个开关元件截止；第一和第二电流相加装置，用于分别使由所述转换装置的2N个第一和第二开关元件的电流相加；和开关信号产生装置，用于产生一个开关信号，该信号用于控制所述2N个第一开关元件中每一个的操作，以便根据具有N位输入信号字长的输入数据Di{这里，Di ＝0、1、2、3、...、(2N-1)}将恒定电流从Di个恒流源提供给所述第一电流相加装置，以便根据所述地址顺序逐一使用所述2N个恒流源，直到所述2N个恒流源中一个输入数据或相连多个输入数据的值的和超过2N为止，和每当所述2N个恒流源中一个输入数据或相连多个输入数据的值的和超过2N时再次根据所述地址顺序逐一使用所述2N个恒流源，和用于控制所述2N个第二开关元件中每一个的操作，以便将来自其余(2N-Di)个恒流源的恒定电流提供给所述第二电流相加装置。因此，可以获得一个多位型D/A转换器，用于通过尽可能多地减少多个电流源电流的离散改善它的性能。
根据方面的第十七结构，一种D/A转换器，包括；所述D/A转换器，具有多个恒流源；2N(N＝2、3、...)个具有彼此相等恒流值的恒流源；转换装置，由分别连接到2N个恒流源上的2N个第一开关元件和2N个第二开关元件构成并转换所述2N个恒流源，使当第一和第二开关元件中的一个开关元件导通时，另一个开关元件截止；去假信号装置，由用于转换由该转换装置转换的各自2N个第一开关元件的电流加法输出的第三和第四开关元件以及用于转换由所述转换装置转换的各自2N个第二开关元件的电流加法输出的第五和第六开关元件构成；开关信号产生装置，用于产生2N个第一开关信号，该信号用于控制所述2N个第一开关元件中每一个的操作，从而根据具有N位输入信号字长的输入数据Di{这里，Di＝0、1、2、3、...、(2N-1)}将恒定电流从Di个恒流源提供给所述第三和第四开关元件，以便根据所述地址顺序逐一使用所述2N个恒流源，直到所述2N个恒流源中一个输入数据或相连多个输入数据的值的和超过2N为止，和每当所述2N个恒流源中一个输入数据或相连多个输入数据的值的和超过2N时再次根据所述地址顺序逐一使用所述2N个恒流源，和产生2N个第二开关信号，用于控制所述2N个第二开关元件中每一个的操作，以便将来自其余(2N-Di)个恒流源的恒定电流提供给所述第五和第六开关元件，和去假信号产生装置，用于产生第一去假信号，该信号用于在包括所述各自2N个第一和第二开关信号变换点的第一预定周期内使第三和第五开关元件截止，和在不包括所述第一预定周期的第二预定周期内使第三和第五开关元件导通，和产生一个第二去假信号，用于在包括所述各自2N个第一和第二开关信号变换点的第一预定周期内使第四和第六开关元件导通，和在所述第二预定周期内使第四和第六开关元件截止。因此，可以获得一个多位型D/A转换器，用于通过尽可能多地减少多个电流源电流的离散和尽可能多地减少由与所述多个电流源对应的多个电流开关转换定时的离散引起的假信号的干扰改善它的性能。
根据本发明的第十八结构，一种D/A转换器，包括；所述D/A转换器，具有多个恒流源；2N(N＝2、3、...)个具有彼此相等恒流值的恒流源；转换装置，由分别连接到2N个恒流源上的2N个第一开关元件和2N个第二开关元件构成并转换所述2N个恒流源，使当第一和第二开关元件中的一个开关元件导通时，另一个开关元件截止；去假信号装置，由用于转换来自由该转换装置转换的各自2N个第一开关元件的电流加法输出的第三和第四开关元件以及用于转换来自由所述转换装置转换的各自2N个第二开关元件的电流加法输出的第五和第六开关元件构成；开关信号产生装置，用于产生2N个第一开关信号，该信号用于控制所述2N个第一开关元件中每一个的操作，从而根据具有N位输入信号字长的输入数据Di{这里，Di＝0、1、2、3、...、(2N-1)}将恒定电流从Di个恒流源提供给所述第三和第四开关元件，以便根据所述地址顺序逐一使用所述2N个恒流源，直到所述2N个恒流源中一个输入数据或相连多个输入数据的值的和超过2N为止，和每当所述2N个恒流源中一个输入数据或相连多个输入数据的值的和超过2N时再次根据所述地址顺序逐一使用所述2N个恒流源，和产生2N个第二开关信号，用于控制所述2N个第二开关元件中每一个的操作，以便将来自其余(2N-Di)个恒流源的恒定电流提供给所述第五和第六开关元件，和去假信号产生装置，用于产生第一去假信号，该信号用于在包括所述各自2N个第一和第二开关信号变换点的第一预定周期内使第三和第五开关元件截止，和在不包括所述第一预定周期的第二预定周期内使第三和第五开关元件导通，和产生一个第二去假信号，用于在包括所述各自2N个第一和第二开关信号变换点的第一预定周期内使第四和第六开关元件导通，和在所述第二预定周期内使第四和第六开关元件截止。因此可以获得一个多位型D/A转换器，用于通过尽可能多地减少多个电流源电流的离散和尽可能多地减少由与所述多个电流源对应的多个电流开关转换定时的离散引起的假信号的干扰改善它的性能。
根据本发明的第十九结构，一种D/A转换器，包括；所述D/A转换器，具有多个恒流源；2N(这里，N＝2、3、4、...、M＝2N)个分别具有恒流值i1、i2、i3、...、iM(这里，i1＜i2＜i3＜...＜iM，M＝2N)的恒流源，其中，奇数地址被相继提供给属于一组的由具有恒流值i1、i2、i3、...、iM/2的M/2恒流源构成的第一组和由具有恒流值i(M/2+1)、i(M/2+2)、i(M.2+3)、...、iM的M/2恒流源构成的第二组的恒流源，偶数地址被相继提供给属于另一组的恒流源；转换装置，由分别连接到2N个恒流源上的2N个第一开关元件和2N个第二开关元件构成并转换所述2N个恒流源，使当第一和第二开关元件中的一个开关元件导通时，另一个开关元件截止；去假信号装置，由用于转换来自由该转换装置转换的各自2N个第一开关元件的电流加法输出的第三和第四开关元件以及用于转换来自由所述转换装置转换的各自2N个第二开关元件的电流加法输出的第五和第六开关元件构成；开关信号产生装置，用于产生2N个第一开关信号，该信号用于控制所述2N个第一开关元件中每一个的操作，从而根据具有N位输入信号字长的输入数据Di{这里，Di＝0、1、2、3、...、(2N-1)}将恒定电流从Di个恒流源提供给所述第三和第四开关元件，以便根据所述地址顺序逐一使用所述2N个恒流源，直到所述2N个恒流源中一个输入数据或相连多个输入数据的值的和超过2N为止，和产生2N个第二开关信号，用于控制所述2N个第二开关元件中每一个的操作，以便将来自其余(2N-Di)个恒流源的恒定电流提供给所述第五和第六开关元件，和去假信号产生装置，用于产生第一去假信号，该信号用于在包括所述各自2N个第一和第二开关信号变换点的第一预定周期内使第三和第五开关元件截止，和在不包括所述第一预定周期的第二预定周期内使第三和第五开关元件导通，和产生一个第二去假信号，用于在包括所述各自2N个第一和第二开关信号变换点的第一预定周期内使第四和第六开关元件导通，和在所述第二预定周期内使第四和第六开关元件截止。因此可以获得一个多位型D/A转换器，用于通过尽可能多地减少多个电流源电流的离散和尽可能多地减少由与所述多个电流源对应的多个电流开关转换定时的离散引起的假信号的干扰改善它的性能。
根据本发明的第二十结构，一种D/A转换器，包括；所述D/A转换器，具有多个恒流源；2N(这里，N＝2、3、4、...、M＝2N)个分别具有恒流值i1、i2、i3、...、iM(这里，i1＜i2＜i3＜...＜iM，M＝2N)的恒流源，其中，奇数地址被相继提供给属于一组的由具有恒流值i1、i2、i3、...、iM/2的M/2恒流源构成的第一组和由具有恒流值i(M/2+1)、i(M/2+2)、i(M/2+3)、...、iM的M/2恒流源构成的第二组的恒流源，偶数地址被相继提供给属于另一组的恒流源；转换装置，由分别连接到2N个恒流源上的2N个第一开关元件和2N个第二开关元件构成并转换所述2N个恒流源，使当第一和第二开关元件中的一个开关元件导通时，另一个开关元件截止；去假信号装置，由用于转换来自由该转换装置转换的各自2N个第一开关元件的电流加法输出的第三和第四开关元件以及用于转换来自由所述转换装置转换的各自2N个第二开关元件的电流加法输出的第五和第六开关元件构成；开关信号产生装置，用于产生2N个第一开关信号，该信号用于控制所述2N个第一开关元件中每一个的操作，从而根据具有N位输入信号字长的输入数据Di{这里，Di＝0、1、2、3、...、(2N-1)}将恒定电流从Di个恒流源提供给所述第三和第四开关元件，以便根据所述地址顺序逐一使用所述2N个恒流源，直到所述2N个恒流源中一个输入数据或相连多个输入数据的值的和超过2N为止，和每当所述2N个恒流源中一个输入数据或相连多个输入数据的值的和超过2N时再次根据所述地址顺序逐一使用所述2N个恒流源，和产生2N个第二开关信号，用于控制所述2N个第二开关元件中每一个的操作，以便将来自其余(2N-Di)个恒流源的恒定电流提供给所述第五和第六开关元件，和去假信号产生装置，用于产生第一去假信号，该信号用于在包括所述各自2N个第一和第二开关信号变换点的第一预定周期内使第三和第五开关元件截止，和在不包括所述第一预定周期的第二预定周期内使第三和第五开关元件导通，和产生一个第二去假信号，用于在包括所述各自2N个第一和第二开关信号变换点的第一预定周期内使第四和第六开关元件导通，和在所述第二预定周期内使第四和第六开关元件截止。因此可以获得一个多位型D/A转换器，用于通过尽可能多地减少多个电流源电流的离散和尽可能多地减少由与所述多个电流源对应的多个电流开关转换定时的离散引起的假信号的干扰改善它的性能。
根据本发明的第二十一结构，一种D/A转换器，包括：所述D/A转换器，具有多个恒流源；2N(这里，N＝2、3、4、...、M＝2N)个分别具有恒流值i1、i2、i3、...、iM(这里，i1＜i2＜i3＜...＜iM，M＝2N)的恒流源，其中，地址被按照恒流值i1、iM、i2、i(M-1)、i3、i(M-2)、...、iM/2、i(M/2+1)的顺序提供给所述恒流源；转换装置，由分别连接到2N个恒流源上的2N个第一开关元件和2N个第二开关元件构成并转换所述2N个恒流源，使当第一和第二开关元件中的一个开关元件导通时，另一个开关元件截止；去假信号装置，由用于转换来自由该转换装置转换的各自2N个第一开关元件的电流加法输出的第三和第四开关元件以及用于转换来自所述转换装置转换的各自2N个第二开关元件的电流加法输出的第五和第六开关元件构成；开关信号产生装置，用于产生2N个第一开关信号，该信号用于控制所述2N个第一开关元件中每一个的操作，从而根据具有N位输入信号字长的输入数据Di{这里，Di＝0、1、2、3、...、(2N-1)}将恒定电流从Di个恒流源提供给所述第三和第四开关元件，以便根据所述地址顺序逐一使用所述2N个恒流源，直到所述2N个恒流源中一个输入数据或相连多个输入数据的值的和超过2N为止，和产生2N个第二开关信号，用于控制所述2N个第二开关元件中每一个的操作，以便将来自其余(2N-Di)个恒流源的恒定电流提供给所述第五和第六开关元件，和去假信号产生装置，用于产生第一去假信号，该信号用于在包括所述各自2N个第一和第二开关信号变换点的第一预定周期内使第三和第五开关元件截止，和在不包括所述第一预定周期的第二预定周期内使第三和第五开关元件导通，和产生一个第二去假信号，用于在包括所述各自2N个第一和第二开关信号变换点的第一预定周期内使第四和第六开关元件导通，和在所述第二预定周期内使第四和第六开关元件截止。因此，可以获得一个D/A转换器，通过尽可能多地减少多个电流源电流的离散和尽可能多地减少由与所述多个电流源对应的多个电流开关转换定时的离散引起的假信号的干扰来改善它的性能。
根据本发明的第二十二结构，一种D/A转换器，包括；所述D/A转换器，具有多个恒流源；2N(这里，N＝2、3、4、...、M＝2N)个分别具有恒流值i1、i2、i3、...、iM(这里，i1＜i2＜i3＜...＜iM，M＝2N)的恒流源，其中，地址被按照恒流值i1、iM、i2、i(M-1)、i3、i(M-2)、...、iM/2、i(M/2+1)的顺序提供给所述恒流源；转换装置，由分别连接到2N个恒流源上的2N个第一开关元件和2N个第二开关元件构成并转换所述2N个恒流源，使当第一和第二开关元件中的一个开关元件导通时，另一个开关元件截止；去假信号装置，由用于转换来自由该转换装置转换的各自2N个第一开关元件的电流加法输出的第三和第四开关元件以及用于转换来自由所述转换装置转换的各自2N个第二开关元件的电流加法输出的第五和第六开关元件构成；开关信号产生装置，用于产生2N个第一开关信号，该信号用于控制所述2N个第一开关元件中每一个的操作，从而根据具有N位输入信号字长的输入数据Di{这里，Di＝0、1、2、3、...、(2N-1)}将恒定电流从Di个恒流源提供给所述第三和第四开关元件，以便根据所述地址顺序逐一使用所述2N个恒流源，直到所述2N个恒流源中一个输入数据或相连多个输入数据的值的和超过2N为止，和每当所述2N个恒流源中一个输入数据或相连多个输入数据的值的和超过2N时再次根据所述地址顺序逐一使用所述2N个恒流源，和产生2N个第二开关信号，用于控制所述2N个第二开关元件中每一个的操作，以便将来自其余(2N-Di)个恒流源的恒定电流提供给所述第五和第六开关元件，和去假信号产生装置，用于产生第一去假信号，该信号用于在包括所述各自2N个第一和第二开关信号变换点的第一预定周期内使第三和第五开关元件截止，和在不包括所述第一预定周期的第二预定周期内使第三和第五开关元件导通，和产生一个第二去假信号，用于在包括所述各自2N个第一和第二开关信号变换点的第一预定周期内使第四和第六开关元件导通，和在所述第二预定周期内使第四和第六开关元件截止。因此，可以获得一个D/A转换器，通过尽可能多地减少多个电流源电流的离散和尽可能多地减少由与所述多个电流源对应的多个电流开关转换定时的离散引起的假信号的干扰来改善它的性能。
根据本发明第二十三到第二十八结构，用于改变第一和第二去假信号时间宽度的时间宽度可变装置被安置在本发明第十七到第二十二结构的D/A转换器中。因此，除本发明第二十三到第二十八结构的效果之外，理想数字信号的电平可以改变而不会引起任何再量化噪声和数字数据精度的任何减少。在传统的输入数字数据和数字音量数据相乘的情况下，将引起再量化噪声。
已经结合附图对本发明的最佳实施例进行了描述，应当理解，本发明并不局限于这些实际实施例和本专业技术领域内的普通技术人员在不脱离所附权利要求规定的本发明的精神和范围的前提下可以作出各种修改。
从线性内插单元3输出的数字音频信号被提供给噪声整形单元(Δ-∑调制器)4，以便使这个数字音频信号被数字化成例如4位。在该噪声整形单元4中，在将20位输入数字音频信号量化为4位过程中引起的量化噪声的低频带成分被移到高频带，和可以获得可听频带(0-20kHz)的动态范围。
从噪声整形单元4输出和具有64FS(Hz)取样频率并被量化为4位的数字音频信号被提供给一PWM(脉冲宽度调制)脉冲转换单元5。在PWM脉冲转换单元5中，进行该数字音频信号脉冲宽度调制。这一脉冲宽度调制部分的结构将在下面说明。
从噪声整形单元4输出和具有64FS(Hz)取样频率并被量化为4位的数字音频信号被提供给4位数据/并行16线电流转换数据开关电路7。这个“16”仅是一个例子和可以利用任何整数代替这个“16”，前提是当所述整数是2或更大时，这个整数必需是与这个开关电路7相关输入位数的整数倍。
开关电路7确定从后述的并行16线电流源(恒流源)10中选择的一个恒流源。开关电路7还产生16个开关信号用于控制的后述并行16线电流源(恒流源)ECL(发射极耦合逻辑)转换电路8。
在并行16线电流源ECL转换电路8中，利用来自开关电路7的开关信号，根据输入数据的电流输出被作为一对差动输出电流i+，i-输出。这个差动输出电流i+，i-包括由构成转换电路8的16个开关电路的on/off定时的不一致引起的假信号，因此，必需利用去除假信号电路9从差动电流i+，i-中消除所包括的假信号部分。来自去假信号产生装置9A的去除假信号DGL1和DGL2被提供给这个去假信号电路9。在去假信号电路9输出侧上的一对输出端11和12处获得消除了假信号的电流输出IOUT(+)和IOUT(-)。
当利用开关电路7产生开关信号时，由构成电流源10的16个恒流源的相互偏离引起的D/A转换器性能方面的降低可以被最小化，如下所述。
下面结合图3解释图2所示电路8和9以及电流源10的结构。电流源10是由24＝16个分别具有恒流值i1、i2、......i15、i16的恒流源101、102、......、1015、1016构成的。这16个恒流源的一端被分别连接到基准电位点131、132、......、1315、1316。
转换电路8是由16个开关电路81、82、......、815、816构成的。这些开关电路81、82、......、815、816分别由差动晶体管(NPN型晶体管)对Q11、Q12；Q21、Q22；.....；Q151、Q152；Q161、Q162构成。这些晶体管Q11、Q12；Q21、Q22；.....；Q151、Q152；Q161、Q162的发射极分别被连接到电流源101、102、......、1015、1016的另一端。由开关电路7产生的正常和相反相位的开关信号SW11、SW12；SW21、SW22；......；SW151、SW152；SW161、SW162分别被提供给这些晶体管的基极。这些晶体管被如下控制：当这些晶体管对中的一个导通时，另一个截止。因此，在任一时间都从开关电路81、82、......815、816中输出恒流值i1、i2、......i15、i16。
去假信号电路9由分别具有差动晶体管(NPN型晶体管)对Qa1、Qa2；Qb1、Qb2的一对ECL开关电路9a和9b构成。利用由去假信号产生电路9A产生并提供给这些差动晶体管基极的去假信号(开关信号)DGL1使这些差动晶体管对中的一个导通、另一个截止。开关电路81、82、......815、816中晶体管Q11、Q12；Q21、Q22；.....；Q151、Q152；Q161、Q162中每一个晶体管的集电极分别被连接到构成开关电路9a的差动晶体管对的发射极上，从而使电流iSUM+流经作为晶体管对的差动晶体管Qa1、Qa2。晶体管Qa1的集电极被连接到输出端11，用于输出电流iOUT(+)。
开关电路81、82、......815、816的其它晶体管Q12、Q22、.....Q152、Q162的集电极分别连接到构成开关电路9b的差动晶体管对Qb1、Qb2的发射极上，从而使电流iSUM(-)流经作为晶体管对的差动晶体管Qb1、Qb2中的一个。晶体管Qb1的集电极连接到输出端12，用于输出电流iOUT(-)。
晶体管Qa2、Qb2的每一个集电极被连接到端14，用于输出恒定的直流电流iDC(＝iSUM(+)+iSUM(-))。
在去假信号电路9中，流经差动晶体管对Qa1、Qa2中一个的电流iSUM(+)是具有在转换定时上从晶体管Q11、Q21、......、Q151、Q161开始的离散的电流和，从而使在转换瞬态响应时间处的一个噪声、即一个假信号被包括在这个电流和之中。类似的，流经差动晶体管对Qb1、Qb2中一个的电流iSUM(-)是具有在转换时间上从晶体管Q12、Q22、......、Q152、Q162开始的离散的电流和，从而使在转换的瞬态响应时间处的通过噪声、即一个假信号被包括在这个电流和之中。
如上所述，正常相位的去假信号DGL1被提供给晶体管Qa1、Qb1的基极，和相反相位的开关信号被提供给晶体管Qa2、Qb2的基极。因此，流经开关电路9a的电流iSUM(+)不变并不必考虑晶体管Qa1、Qa2的开关状态。另外，流经开关电路9b的电流iSUM(-)不变和不必考虑晶体管Qb1、Qb2的开关状态。
下面，参考图4A到图4D所示的时序图解释去假信号电路9的工作。图4A和4B示出了由转换电路7产生并分别提供给转换电路8的开关电路81、82、......815、816的差动晶体管基极的正常和相反相位的开关信号SWn1、SWn2(这里，n＝1、2、......、15、16)的波形。这些开关信号SWn1、SWn2是用于根据输入信号取样频率中的64FS(Hz)在每(1/64FS)(秒)处转换数据的信号。
图4C和4D示出了由去假信号产生电路9A产生并分别提供给晶体管Qa1、Qb1和晶体管Qa2、QB2的基极的正常和相反相位的去假信号DGL1和DGL2的波形。去假信号DGL1和DGL2中的每一个都是具有周期为(1/64FS)秒、占空因数为50％的矩形波。去假信号DGL1和DGL2分别从开关信号SWn1、SWn2移动(1/256FS)秒。在开关信号SWn1、SWn2的转换定时处去假信号DGL1截止。
当去假信号DGL1为高电平(H)时，晶体管Qa1、Qb1导通，从而使不包括假信号的电流iOUT(+)和iOUT(-)流经这些晶体管的相应集电极。当去假信号DGL1具有高(H)电平时，去假信号DGL2具有低(L)电平。因此，晶体管Qa2、Qb2截止，从而使没有电流流经这些晶体管的每个集电极。当去假信号DGL2具有高(H)电平时，晶体管Qa2、Qb2导通。
晶体管Qa2、Qb2的集电极输出不被用做D/A转换器的输出。但是，当晶体管Qa1、Qb1截止时，晶体管Qa2、Qb2被要求分别流过恒流值iSUM(+)和iSUM(-)到晶体管Qa1、Qa2的连接中点和晶体管Qb1、Qb2的连接中点。
这里，256FS(Hz)的时钟信号被用做去假信号DGL1。但是，如果开关信号SWn1、SWn2被转换和电流输出的转换定时能够被避免，则可以使用其它的信号。
通过改变去假信号DGL1高电平的时间宽度可以控制D/A转换输出的电平。因此，可以将信号电平可变功能(音量可变功能)赋予该D/A转换器。用于改变这个时间宽度的时间宽度可变装置可以被安置在去假信号产生电路9A内，也可以被安置在该去假信号产生电路9A的外部。在其中传统输入数字数据被乘以数字音量数据的音量功能的情况下，产生再量化噪声。但是，这种再量化噪声在提供给这个D/A转换器的信号电平可变功能的情况下不会产生。因此，可以实现理想数字信号的电平可变装置而不会减少所述数字数据的精度。
下面结合图5解释4位数据/并行16线电流转换数据开关电路7。图6示出了图5所示各部分信号的波形。来自噪声整形部分4的并行4位数据DIN1到DIN4被提供给输入端17。正相的开关信号SW11、SW21、......、SW151、SW161被输出给输出端2811、2821、......、28151、28161。反相的开关信号SW12、SW22、......、SW152、SW162被输出给输出端2812、2822、......、28152、28162。正相和反相的开关信号分别被提供给并行16线电流源ECL转换电路8的转换电路81到816中晶体管Q11、Q21、......、Q151、Q161的基极和晶体管Q12、Q22、......、Q152、Q162的基极。
通过从从1到16的这些开关信号范围的字符SW索引数中消除数字1的数(1或2)获得的数被称之为地址和由n表示(n＝1、2、3、......、16)。因此，当使用n表示上述开关信号的字符时，这些字符能够由SWn1、SWn2表示。如果开关信号SWn1被设置成具有高(H)电平和开关信号SWn2被设置成具有低(L)电平，转换电路8的任一开关电路8n的晶体管Qn1能够被导通和任一开关电路8n的晶体管Qn2能够被截止。因此，流经去假信号电路9的电流值由4位、即第十六种数据确定。
下面解释关于如何选择一个开关信号以便将电流值提供给D/A转换器的条件。
[条件1]
随机选择一个地址n。在这种情况下，不使用相同的地址，除非所有十六个地址同时用于一个数据或连续串行数据的转换。当所有十六个地址在任一时刻被用于一个数据或连续串行数据的转换时，随机选择下一个使用的地址。
这个条件是一个理想的选择方法。如果这个条件被满足，当恒流源10的十六个恒流源101到1016的恒定电流是离散的时，由这个离散引起的噪声可以被设置成随机噪声(＝白噪声)，从而可以改进特性失真。
当获得用于规定条件1的D/A转换器时，恒流源、开关电路和去假信号电路的电路规模分别是图3所示电流源10、转换电路8和去假信号电路9的数倍。因此，不可能避免由于数字噪声引起的模拟电路性能的恶化。另外，D/A转换器的成本增加从而导致很难实现这种D/A转换器。因此，下面将解释如何选择开关信号以便提供流经所述D/A转换器选择电流值的实际条件。
[条件2]
当多个开关信号SWn1被设置成具有高(H)电平时，使用相连地址。在这种情况下，在n＝16之后设置n＝1。另外，向在由一个取样在先设置的数据中使用的相连开关信号地址最后地址方向的下一个地址被设置成当前数据的起始地址。
下面描述条件2的具体例子。当输入数据为3时，在诸如开关信号SW1、SW2、SW3和SW15、SW16、SW1的三个地址处的开关信号SWn1被设置成具有高电压电平。例如，当由一个取样在先设置的数据被设置成3和开关信号SW151、SW161、SW11被设置成具有高电平时，当前数据从地址n＝2开始。例如，当当前数据是5时，开关信号SW21、SW31、SW41、SW51、SW61被设置成具有高电平。
在满足上述条件2的情况下，不使用相同地址，除非所有十六个地址在任一时刻都被用于一个数据或相连串行数据的转换。另外，利用不形成固定模式的输入数据将开关信号SWn1设置成具有高电平。因此，由电流源10的各恒流源101到1016引起的噪声和失真可以被离散，而可以限制信噪比S/N和S/(THD+N)中每一个的恶化。这里，S/(THD+N)表示输入信号分量S与除去具有从0Hz到20Hz频率的输入信号的信号分量之和(THD+N)的比值。另外，S/N表示当输入信号分量S被设置成表示0分贝、即在零输入信号情况下，输入信号分量S与除去具有从0Hz到20kHz频率输入信号的信号分量之和N的比值。
图5所示开关电路7的具体结构满足条件2。下面，结合图6的时序图解释图5所示4位数据/并行16线电流开关数据开关电路7。来自噪声整形部分4的4位并行数据DIN1到DIN4被提供给输入端17。这4位并行数据DIN1到DIN4也可以是串行数据。在这种情况下，数据传输速率增加(在这例子中是4倍)和需要具有特别高频率的时钟信号，从而使它必需被考虑为是高频噪声干扰。但是，在并行数据的情况下，这种考虑就不需要了。
输入到输入端17的4位并行数据DIN1到DIN4被提供给寄存器18和并在提供给输入端19的时钟信号CK1的上升缘处取入这个寄存器18。这个时钟信号CK1是一个与4位并行数据DIN1到DIN4具有相同周期的时钟信号。从寄存器18输出的4位并行数据RG11到RG14被提供给4位数据+最后地址数据/16位数据转换电路24的输入端AD1到AD4。
最后地址检测电路20由4位加法器21和在下一级的寄存器22构成。从寄存器18输出的4位并行数据RG11到RG14被提供给4位加法器21的输入端B。另外，从寄存器22输出的4位并行数据RG21到RG24被提供给4位加法器21的输入端A。4位并行数据RG11到RG14和4位并行数据RG21到RG24在4位加法器21中彼此相加。从4位加法器21输出端输出的相加输出SUM1到SUM4被提供给寄存器22和在提供给输入端23的时钟信号CK1的上升缘处被取入寄存器22。来自寄存器22的4位并行数据RG21到RG24被提供给转换器电路24的输入端AD5到AD8。
这个最后地址检测电路20将提供给输入端17的4位并行数据DIN1到DIN4累积相加。在这种情况下，加法器21相加输出SUM1到SUM4由平行的4位构成从而通过执行16的剩余系统操作获得相加结果。这个内容将使用一个例子解释。例如，当4位数据1110H(十进制数14)和0011H(十进制数3)被分别提供给输入端A和B时，输出端S处的输出数据变成0001H(十进制数1)和不是十进制数的17。因此，应当理解，执行的是16的剩余系统的操作。
因此，在上述条件2中描述的“由一个取样在先设置数据中使用的相连转换地址n中的最后地址”可以被作为加法器21的加法输出而输出。实际上，通过将加法器21的输出SUM1到SUM4取入到寄存器22和利用时钟信号CK1从寄存器22输出这些输出，“根据寄存器22的数据由一个取样在先设置数据中使用的相连转换地址n中的最后地址”被检测。即寄存器22多个输出中的每一个输出变成“由一个取样在先设置数据中使用的相连转换地址n中的最后地址”。
转换电路24确定从输出端01到016传送的输出数据OUT1到OUT16中的一个并利用提供给输入端AD1到AD4的4位并行数据RG11到RG14和提供给在由一个取样在先设置的数据中使用的相连转换地址n中最后地址处的输入端AD5到AD8的数据RG21到RG24将其设置成具有高电平。
转换电路24可以由具有8位输入端的一个ROM和一个16位输出端简单构成。
来自转换电路24的16位输出数据OUT1到OUT16被直接提供给寄存器25和还被提供给反相电路27并在反相电路27中被逻辑反相。此后，被反相的数据被提供给寄存器25和被提供给输入端26的时钟信号CK1取入这个寄存器25。开关信号SW11、SW21、......、SW151、SW161和开关信号SW12、SW22、......、SW152、SW162被分别输出给输出端2811、2821、.....、28151、28161和输出端2812、2822、......、28152、28162和被分别提供给开关电路8各开关电路81、82、......、816的开关晶体管Q11、Q21、......、Q151、Q161的基极和开关晶体管Q12、Q22、......、Q152、Q162的基极。
在这种情况下，如能从图6开关信号SW11到SW161中看到的，例如，在转换电路8中的某个区间处，只有晶体管Q11处于导通状态和其余晶体管处于截止状态。而在下一个期间处只有晶体管Q21、Q31、Q41处于导通状态和剩余晶体管处于截止状态。而在再下一个区间处只有晶体管Q51、Q61、Q71、Q81、Q91处于导通状态和其余的晶体管处于截止状态。而在再再下一个区间处只有晶体管Q101、Q111、Q121、Q131、Q141、Q151、Q161、Q11处于导通状态和其余的晶体管处于截止状态。
在上述结构中，用于在条件2的基础上转换16个恒流源101-1016的开关信号SW11、SW21、......、SW151、SW161和开关信号SW12、SW22、......、SW152、SW162可以以低工作频率产生而不需要任何计数器和任何移位寄存器和不需要任何具有等于或大于输入数据取样频率的高频时钟信号。
下面通过相互比较解释在该实施例中多位型D/A转换器(在采用条件2的情况下)和传统多位型D/A转换器的仿真结果。这里，通过一定数量的来自本实施例多位型D/A转换器中一个取样数据内转换地址n的输入数据传统的多位型D/A转换器在相连地址处接通恒流源(将这些恒流源设置成高电平)。例如，当输入数据是1时，在转换地址n＝1处的开关电路被导通。当输入数据是2时，在转换地址n＝2处的开关电路被导通。当输入数据是3时，在转换地址n＝3处的开会电路被导通。这个D/A转换器意味着通常多位型D/A转换器。
下面解释电流源的模型。在这个例子中，4位模型、即16个恒流源被准备和所述恒定电流被以理想电流值、即1.0离散。在这个离散中，16个恒流源的恒定电流被根据标准偏差σ＝0.33％的一般分布离散在±3σ范围之内。恒流源的这个模型示于图7的表1中。在这个表1中，恒流值in＝i1、i2、i3、......、i16分别对应于图3所示电流源(恒流源)10各电流源(恒流源)101、102、103、......、1016的恒流值i、i2、i3、......、i16。
图8的表2示出了与恒流源相关的转换地址的分配方法。由于认为当实际利用IC形成所述D/A转换器时在同一芯片上形成的16个单独恒流源之间的相对误差近似位于根据标准偏差σ＝0.33％的一般分布的±3σ范围之内和没有制定特殊的算法，所以，利用上述分散方法模拟所述恒定电流。
在被仿真的D/A转换器中，取样频率Fs＝44.1kHz的输入信号被经过输入端传送。例如，取样频率为FS(Hz)、字长为16位的一个数字音频信号被提供给数字低通滤波器部分2，该滤波器部分的通带被设置为可听频带(0-20kHz)。例如，有8次向上取样频率取样和输出这个向上取样数字音频信号。这个数字音频信号被作为数字低通滤波器部分的输出提供给线性内插部分。在这个线性内插部分中，例如，所述取样频率被进一步有8次被向上取样和输出取样频率为64FS(Hz)的数字音频信号。通过所述线性内插部分的计算，从这个线性内插部分3输出的数字音频信号的字长被设置为20位和比16位输入信号字长长4位。
从线性内插部分输出的数字音频信号被提供给噪声整形部分(Δ-∑调制器)以便使这个数字音频信号被量化为例如4位。在这个噪声整形部分中，在20位数字音频信号到4位量化过程中引起的量化噪声低频带分量被移动到高频带，和获得可听的(0-20kHz)的动态范围。
从噪声整形部分输出并具有取样频率为64FS、量化为4位的数字音频信号被提供给PWM(脉宽调制)脉冲转换部分。在PWM脉冲转换部分中，执行这个数字音频信号的脉宽调制。在PWM脉冲转换部分的输出侧获得D/A转换输出。
在这个仿真过程中，执行D/A转换输出的快速傅立叶(Fourier)变换(FFT)。在该仿真中使用的输入信号被设置成1kHz、0分贝和30位的量化正弦波和1kHz、-60分贝和30位的量化正弦波和零信号。
图10示出了在该实施例多位型D/A转换器中当各恒流源的电流理想的彼此相等和输入信号被设置为1kHz、0分贝和30位的正弦波时通过D/A转换输出的快速傅立叶变换(FFT)获得的仿真中的频率-响应特性(仿真1)。图11示出了当输入信号被设置为1kHz、-60分贝和30位的正弦波时类似的频率响应特性(仿真2)。图12示出了当输入信号被设置为零信号时的类似频率响应特性(仿真3)。
图13示出了本实施例多位型D/A转换器中当采用条件2和采用图7表1所示恒流源模型和输入信号由1kHz、0dB和30位的正弦波给出时在由所述D/A转换输出快速傅立叶变换(FFT)获得的仿真中的频率响应特性(仿真4)。图14示出了当输入信号由1kHz、-60dB和30位正弦波给出时的类似频率响应特性(仿真5)。图15示出了当输入信号被设置成零信号时的类似频率响应特性(仿真6)。
图16示出了在本实施例中当采用条件2和图8所示表2所示恒流源模型和输入信号由1kHz、0dB和30位的正弦波给出时在通过所述D/A转换输出快速傅立叶变换(FFT)获得的仿真中的频率响应特性(仿真7)。图17示出了当输入信号被设置成零信号时类似的频率响应特性(仿真8)。
图18示出了在图1所示多位型D/A转换器中当采用图7所示表1电流源模型和输入信号由1kHz、0dB和30位的正弦波给出时通过D/A转换输出的傅立叶快速变换(FFT)获得的仿真中的频率响应特性(仿真9)。图19示出了当输入信号由1kHz、-60dB和30位的正弦波给出时的类似频率响应特性(仿真10)。图20示出了当输入信号被设置成零信号时的类似频率响应特性(仿真11)。
在图10到20中，SNR(信号-噪声比)(分贝)输入信号分量S和除了输入零信号时具有从0Hz到20kHz频率的输入信号以外的信号分量之和(THD+N)的比值S/(THD+N)。当输入零信号时，SNR(dB)表示输入信号分量S和除了当输入信号分量S被设置成表示0dB、即1时具有从0Hz到20kHz频率的输入信号以外的信号分量之和N的比值S/N。
在图1所示D/A转换器、图18所示仿真9的情况下，当输入信号被1kHz、0dB和30位的正弦波给出时，比值S/(THD+N)被恶化直到85.5dB为止。但是，在采用图13所示仿真4的条件2的情况下，可以获得作为比值S/(THD+N)的108.3dB，从而使这个比值和图1所示D/A转换器相比较被改善了20dB或更多。
就输入信号由1kHz、-60dB和30位的正弦波给出情况下的比值S/(THD+N)而言，在图1所示D/A转换器、图19所示仿真10情况下，没有再生信号和只提供直流分量。因此，相对于-60dB的输入信号，没有线性度已经被保持。但是，在采用图14所示仿真5条件2的实施例情况下可以获得49.4dB。当在输入信号具有0dB情况下49.4dB被转换成比值S/(THD+N)时，可以获得49.4dB+60DB＝109.4dB。因此，可以说在上述具有0dB输入信号的情况下所述线性度相对于比值S/(THD+N)被近似保持。在离散FFT分析的情况下，可以期望根据靠近被分析信号的起点和终点的状态，这个分析的结果近似偏移±3dB。因此，可以说这样一个小的误差存在于FFT分析误差范围的本身之内。
就零输入信号情况的比值S/N而言，在图20所示仿真11中图1所示D/A转换器情况下产生直流分量。但是，当所述D/A转换器被安装在电子设备上时，该直流分量在模拟信号最后输出的前级处被消除。因此，在直流分量被从仿真结果中去除的状态下计算S/N。在这个计算中，获得102.4dB。但是，在采用图15所示仿真6的条件2的情况下，没有直流分量产生和获得122.7dB。因此，应当理解，与图1所示D/A转换器相比较，比值S/N被改善了20dB或更多。
就输入信号是由1kHz、0dB和30位正弦波给出情况下的比值S/(THD+N)而言，如上所述在采用图13所示仿真14条件2的实施例的情况下，获得108.3dB。这意味着所述D/A转换器具有于18位对应的转换精度。这18位超过安装在CD(高密度盘)播放机上D/A转换器转换精度的16位。因此，这意味着与18位对应的转换精度特别是足够高的精度。
在上述仿真的情况下，针对图3所示恒流源10的恒流源101到1016的恒流值i1到i16的转换地址n被以表示如图8表2所示恒定电流的后缀i的一个很小顺序分配。但是，当转换地址被以表示恒定电流的后缀i的较大顺序相反分配时，也可以获得与上述类似的特性。当所述D/A转换器由半导体IC(集成电路)形成时可以实现这一点。即如果16个恒流源被在所述半导体IC芯片上以一线布局形状配置，那么，这些恒定电流中的每一个都趋向于在这些恒流源配置方向上单一地增加或减少。因此，转换地址n可以在所述流源配置方向中进行分配。
如果通过这种途径了解了在实际半导体芯片IC上16个恒流源恒定电流的离散趋势，在考虑转换地址n分配方法的情况下，可以进一步增加转换精度。因此，当采用图7表1作为电流源模型和转换地址被如图9表3分配时，在恒流源的恒定电流之间存在的趋势是i1＜i2＜i3......＜i15＜i16。因此，转换地址被如下分配以使最大恒定电流紧跟在最小恒定电流之后和再下一个是第12个最小恒定电流，和再再下一个是第二最大恒定电流，.....。根据这个分配方法，一个取样数据内多个恒流源的所述恒流源的离散误差首先被立即校正。即，恒流值i1具有位于恒流值i1到i16平均值的最大负误差。恒流值i16具有位于恒流值i1到i16平均值的最大正误差。如果这两个恒定电流在相连地址处被提供，这些误差能够被消除或最小化，从而使所述离散误差能够被立即校正。
恒流值i2被分配给恒流值i16之后的一个地址并具有恒流值i1到i16平均值中的第二最大负误差。因此，当恒流值i16被用做恒流值i2时，可以说误差的校正效果是相当大的。类似的，由于16个恒定电流都被寻址，可以说对于立即校正在恒流源恒定电流中的离散误差来讲，这个分配方法具有很大的效果。
另外，在恒流源恒定电流中的离散误差可以在数据取样前后之间很容易被类似地校正。换言之，执行一个校正操作从而利用其中每一个都具有作为恒定电流的16个恒流源恒定电流平均值的16个恒流源执行转换。
在采用图16和17所示图9中表1和3的情况下，在所述实施例中仿真7和8的结果与在采用图13和15所示表1和2情况下所述实施例中仿真4和6的结果分别进行比较。在这个比较中，关于比值S/(THD+N)，应当理解，与后者比较，前者被改善大约5dB。另外，就比值S/N而言，应当理解，与后者比较，前者被改善大约8dB。
奇数转换地址被分配给图7表1中8个恒流源101到108的恒流值i1到i8。偶数转换地址被分配给在这个表1中其余8个恒流源109到1016的恒流值i9到i16。反之，偶数转换地址分配给图7表1中8个恒流源101到108的恒流值i1到i8，和奇数转换地址被分配给这个表1中区域8个恒流源109到1016的恒流值i9到i16。如果使用这种分配方法，就具有对恒流源恒定电流离散的校正效果，尽管与图9表3所示分配方法比较这种效果很小。即，在16个恒流源恒定电流平均值中的误差是在正和负侧在任一时间处引起的，所以，恒定电流在与减小这个误差相关的方向中被离散。
在上述的实施例中，4位输入数据被用做一个例子，实际上输入数据的位数是任意的。
根据上述实施例，D/A转换器具有2N(这里，N＝2、3、......)个具有彼此相等恒流值的恒流源；一个选择装置，用于根据具有N位输入信号字长的输入数据Di{这里，Di＝0、1、2、3、......、(2N-1)}选择Di个恒流源，以便逐一使用这些2N个恒流源直到这些2N个恒流源中一个输入数据或相连输入数据的值的和超过2N为止；和一个电流相加装置，用于使来自由所述选择装置所选择的Di个恒流源的恒定电流的每一个彼此相加。因此，即使是2N个恒流源的恒定电流被离散时，也可以一个D/A转换器，在该D/A转换器中，由这种离散所引起的转换精度的恶化可以被改善20dB或更多。
根据上述实施例，D/A转换器具有2N个(N＝1、2、3、......)恒流值彼此相等的恒流源；一个选择装置，用于根据具有N位输入信号字长的输入数据Di {这里，Di＝0、1、2、3、......(2N-1)}选择Di个恒流源以便逐一使用这2N个恒流源，直到这2N个恒流源中一个输入数据或相连多个输入数据的和超过2N为止；和一个电流相加装置，用于使来自由所述选择装置所选择的Di个恒流源的恒定电流的每一个彼此相加。因此，即使是2N个恒流源的恒定电流被离散时也可以获得一个D/A转换器，在该D/A转换器中，通过当所述D/A转换器由半导体IC形成时在2N个恒流源布局趋势的基础上分配转换地址，比值S/(THD+N)被改善大约5dB和比值S/N被改善大约8dB。
另外，可以获得一个D/A转换器，在该D/A转换器中，通过改变数字信号DGL1和DGL2的时间宽度在不引起任何再量化噪声和不减小数字数据精度的情况下可以改变理想数字信号的电平。
根据本发明的第一结构，一种D/A转换器，包括：所述D/A转换器，具有多个恒流源；2N(这里，N＝2、3、...)个具有彼此相等恒流值的恒流源；选择装置，用于根据具有N位输入信号字长的输入数据Di{这里，Di＝0、1、2、3、...、(2N-1)}选择2N个恒流源中的Di个恒流源，从而逐一使用所述2N个恒流源，直到2N个恒流源中一个输入数据或相连的多个输入数据的值的和超过2N为止；和电流相加装置，用于将由所述选择装置选择的Di个恒流源的每个恒定电流值相加。因此，可以获得一个多位型D/A转换器，用于通过尽可能多地减少多个电流源电流的离散改善它的性能。
根据本发明的第二结构，一种D/A转换器，包括：所述D/A转换器，具有多个恒流源；2N(这里，N＝2、3、...)个分别具有恒流值彼此相等的恒流源；选择装置，用于根据具有N位输入信号字长的输入数据Di{这里，Di＝0、1、2、3、...、(2N-1)}选择2N个恒流源中的Di个恒流源，从而根据由所述编址装置所编地址的顺序逐一使用所述2N个恒流源，直到2N个恒流源中一个输入数据或相连的多个输入数据的值的和超过2N为止，和每当2N个恒流源中一个输入数据或相连的多个输入数据的值的和超过2N时再次使用所述2N个恒流源；和电流相加装置，用于将由所述选择装置选择的Di个恒流源的每个恒定电流值彼此相加。因此，可以获得一个多位型D/A转换器，用于通过尽可能多地减少多个电流源的电流离散改善它的性能。
根据本发明的第三结构，一种D/A转换器，包括：所述D/A转换器，具有多个恒流源；2N(这里，N＝2、3、...)个分别具有恒流值彼此相等的恒流源；转换装置，用于输出来自从所述2N个恒流源中所选择恒流源的恒定电流；电流相加装置，用于相加来自由所述转换装置输出的所述被选择的每个恒流源的恒定电流；和具有被提供有输入数据Di的N位加法装置并具有用于将N位加法装置的加法输出延迟一个取样周期然后将被延迟的加法输出提供给N位加法装置和将被延迟的加法输出加到所述输入数据Di上的延迟装置的开关信号产生装置，用于产生一个开关信号控制所述转换装置，从而检测由来自所述延迟装置一个取样在先使用的开关信号的最终地址，和在当前取样数据和由一个取样在先使用的开关信号的被检测最终地址的基础上，相应的恒定电流被根据具有N位输入信号字长的输入数据Di{这里，Di＝0、1、2、3、...、(2N-1)}从被选择的Di个恒流源中输出，从而根据所述地址的顺序逐一使用所述2N个恒流源，直到所述2N个恒流源中一个输入数据或相连多个输入数据的值的和超过2N为止，和每当2N个恒流源中一个输入数据或相连多个输入数据的值的和超过2N时再次使用所述2N个恒流源。因此，可以获得一个多位型D/A转换器，用于通过尽可能多地减少多个恒流源的电流离散改善它的性能。
根据本发明的第四结构，一种D/A转换器，包括：所述D/A转换器，具有多个恒流源；2N(这里，N＝2、3、...)个分别具有恒流值彼此相等的恒流源；转换装置，用于输出来自从所述2N个恒流源中所选择恒流源的恒定电流；电流相加装置，用于相加来自由所述转换装置输出的所述被选择恒流源的恒定电流；和开关信号产生装置，该装置具有被提供有输入数据Di的N位加法装置、用于将所述N位加法装置的加法输出延迟一个取样周期和然后将被延迟的加法输出提供给N位加法装置和将被延迟的加法输出加到所述输入数据Di上的延迟装置、和用于检测由来自所述延迟装置一个取样在先使用和被提供有当前取样数据且被一个取样N位在先使用的开关信号的最终被确定地址的开关信号的最终地址的数据转换装置；和所述转换信号产生装置产生一个开关信号，用于在来自所述数据转换装置的N位数据的基础上控制所述转换装置的操作，以便根据具有N位输入信号字长的输入数据Di{这里，Di＝0、1、2、3、...、(2N-1)}从Di个恒流源中输出恒定电流，从而根据所述地址的顺序逐一使用2N个恒流源，直到所述2N个恒流源中的一个输入数据或相连多个输入数据的值的和超过2N为止，和每当所述2N个恒流源中的一个输入数据或相连多个输入数据的值的和超过2N时再次使用所述2N个恒流源。因此，可以提供一种多位型D/A转换器，用于通过尽可能地减少多个电流源的电流离散改善它的性能。
根据本发明的第五结构，一种D/A转换器，包括：所述D/A转换器，具有多个恒流源；2N(这里，N＝2、3、4、...、M＝2N)个分别具有恒流值i1、i2、i3、...、iM(这里，i1＜i2＜i3＜iM...＜iM，M＝2N)的恒流源，其中，奇数地址被相继提供给属于一组的由具有恒流值i1、i2、i3、...、iM/2的M/2恒流源构成的第一组和由具有恒流值i(M/2+1)、i(M/2+2)、i(M2+3)、...、iM的M/2恒流源构成的第二组的恒流源，偶数地址被相继提供给属于另一组的恒流源；选择装置，用于根据具有N位输入信号字长的输入数据Di{这里，Di＝0、1、2、3、...、(2N-1)}选择2N个恒流源中的Di个恒流源，以便根据所述地址的顺序逐一使用所述2N个恒流源，直到所述2N个恒流源中一个输入数据或相连的多个输入数据的值的和超过2N为止；和电流相加装置，用于将由所述选择装置选择的Di个恒流源的每个恒定电流值彼此相加。因此，可以获得一个多位型D/A转换器，用于通过尽可能多地减少多个电流源的电流离散改善它的性能。
根据本发明的第六结构，一种D/A转换器，包括：所述D/A转换器，具有多个恒流源；2N(这里，N＝2、3、4、...、M＝2N)个分别具有恒流值i1、i2、i3、...、iM(这里，i1＜i2＜i3＜...＜iM，M＝2N)的恒流源，其中，奇数地址被相继提供给属于一组的由具有恒流值i1、i2、i3、...、iM/2的M/2恒流源构成的第一组和由具有恒流值i(M/2+1)、i(M/2+2)、i(M/2+3)、...、iM的M/2恒流源构成的第二组的恒流源，偶数地址被相继提供给属于另一组的恒流源；选择装置，用于根据具有N位输入信号字长的输入数据Di{这里，Di＝0、1、2、3、...、(2N-1)}选择2N个恒流源中的Di个恒流源，以便根据所述地址的顺序逐一使用所述2N个恒流源，直到所述2N个恒流源中一个输入数据或相连的多个输入数据的值的和超过2N为止，和每当所述2N个恒流源中的一个输入数据或相连的多个输入数据的值的和超过2N时再次使用所述2N个恒流源；和电流相加装置，用于将由所述选择装置选择的Di个恒流源的每个恒定电流值彼此相加。因此，可以获得一个多位型D/A转换器，用于通过尽可能多地减少多个电流源电流的离散改善它的性能。
根据本发明的第七结构，一种D/A转换器，包括：所述D/A转换器，具有多个恒流源；2N(这里，N＝2、3、4、...、M＝2N)个分别具有恒流值i1、i2、i3、...、iM这里，i1＜i2＜i3＜...＜iM，M＝2N)的恒流源，其中，地址被按照恒流值i1、iM、i2、i(M-1)、i3、i(M-2)、...、iM/2、i(M/2+1)的顺序提供给所述恒流源；选择装置，用于根据具有N位输入信号字长的输入数据Di{这里，Di＝0、1、2、3、...、(2N-1)}选择2N个恒流源中的Di个恒流源，以便根据所述地址的顺序逐一使用所述2N个恒流源，直到所述2N个恒流源中一个输入数据或相连的多个输入数据的值的和超过2N为止；和电流相加装置，用于将由所述选择装置选择的Di个恒流源的每个恒定电流值彼此相加。因此，可以获得一个多位型D/A转换器，用于通过尽可能多地减少多个电流源电流的离散改善它的性能。
根据本发明的第八结构，一种D/A转换器，包括：所述D/A转换器，具有多个恒流源；2N(这里，N＝2、3、4、...、M＝2N)个分别具有恒流值i1、i2、i3、...、iM(这里，i1＜i2＜i3＜...＜iM，M＝2N)的恒流源，其中，地址被按照恒流值i1、iM、i2、i(M-1)、i3、i(M-2)、...、iM/2、i(M/2+1)的顺序提供给所述恒流源；选择装置，用于根据具有N位输入信号字长的输入数据Di{这里，Di＝0、1、2、3、...、(2N-1)}选择2N个恒流源中的Di个恒流源，以便根据所述地址的顺序逐一使用所述2N个恒流源，直到所述2N个恒流源中一个输入数据或相连的多个输入数据的值的和超过2N为止；和每当所述2N个恒流源中的一个输入数据或相连的多个输入数据的值的和超过2N时再次使用所述2N个恒流源；和电流相加装置，用于将由所述选择装置选择的Di个恒流源的每个恒定电流值彼此相加。因此，可以获得一个多位型D/A转换器，用于通过尽可能多地减少多个电流源电流的离散改善它的性能。
根据本发明第九结构，一种D/A转换器，包括；所述D/A转换器，具有多个恒流源；2N(这里，N＝2，3，…)个具有彼此相等恒流值的恒流源；转换装置，由分别连接到2N个恒流源上的2N个第一开关元件和2N个第二开关元件构成并转换所述2N个恒流源，使当第一和第二开关元件中的一个开关元件导通时，另一个开关元件截止；第一和第二电流相加装置，用于分别使由所述转换装置转换的2N个第一和第二开关元件的电流相加；和开关信号产生装置，用于产生一个开关信号，用于控制所述2N个第一开关元件中每一个的操作，以便根据具有N位输入信号字长的输入数据Di{这里，Di＝0、1、2、3、...、(2N-1)}将来自Di个恒流源的恒定电流提供给所述第一电力加法装置，从而逐一使用这2N个恒流源，直到这2N个恒流源中一个输入数据或相连多个输入数据的值的和超过2N为止；和来自其余(2N-Di)个恒流源的恒定电流所述第二电流相加装置。因此，可以获得一个多位型D/A转换器，用于通过尽可能多地减少多个电流源电流的离散改善它的性能。
根据本发明的第十结构，一种D/A转换器，包括：所述D/A转换器，具有多个恒流源；2N(这里，2，3，…)个具有彼此相等恒流值的恒流源；转换装置，由分别连接到2N个恒流源上的2N个第一开关元件和2N个第二开关元件构成并转换所述2N个恒流源，使当第一和第二开关元件中的一个开关元件导通时，另一个开关元件截止；第一和第二电流相加装置，用于分别使由所述转换装置转换的2N个第一和第二开关元件的电流相加；和开关信号产生装置，用于产生一个开关信号，该信号用于所述2N个第一开关元件中每一个的操作，以便根据具有N位输入信号字长的输入数据Di{这里，Di＝0、1、2、3、...、(2N-1)}将来自Di个恒流源的恒定电流提供给所述第一电流相加装置，从而逐一使用这2N个恒流源，直到这2N个恒流源中一个输入数据或相连多个输入数据的值的和超过2N为止，和每当这2N个恒流源中一个输入数据或相连多个输入数据的值的和超过2N使再次使用这2N个恒流源；和用于控制所述2N个第二开关元件每一个的操作，以便将来自其余(2N-Di)个恒流源的恒定电流提供给所述第二电流相加装置。因此，可以获得一个多位型D/A转换器，用于通过尽可能多地减少多个电流源电流的离散改善它的性能。
根据本发明的第十一结构，一种D/A转换器，包括；所述D/A转换器，具有多个恒流源；2N(这里，N＝2，3，…)个具有彼此相等恒流值的恒流源；转换装置，由分别连接到2N个恒流源上的2N个第一开关元件和2N个第开关元件构成并转换所述2N个恒流源，使当第一和第二开关元件中的一个开关元件导通时，另一个开关元件截止；第一和第二电流相加装置，用于分别使由所述转换装置转换的2N个第一和第二开关元件的电流相加；和开关信号产生装置，该装置具有被提供有输入数据Di的一个加法装置和用于将N位加法装置的加法输出延迟一个取样周期和然后将被延迟的加法输出提供给N位加法装置和将被延迟的加法输出加到所述输入数据DI上的延迟装置，所述开关信号产生装置用于产生一个开关信号，用于检测由来自所述延迟装置一个取样在先使用的开关信号的最终地址，和所述2N个第一开关元件在当前取样数据和被一个取样在先使用的开关信号被检测最终地址的基础上被控制，以便根据具有N位输入信号字长的输入数据Di{这里，Di＝0、1、2、3、...、(2N-1)}将来自Di个恒流源的恒定电流提供给所述第一电流相加装置，从而逐一使用这2N个恒流源，直到这2N个恒流源中一个输入数据或相连多个输入数据的值的和超过2N为止，和每当这2N个恒流源中一个输入数据或相连多个输入数据的值的和超过2N时再次使用这2N个恒流源；和所述2N个第二开关元件被控制以便将其余(2N-Di)个恒流源的恒定电流提供给所述第二电流相加装置。因此，可以获得一个多位型D/A转换器，用于通过尽可能多地减少多个电流源电流的离散改善它的性能。
根据本发明的第十二结构，一种D/A转换器，包括；所述D/A转换器，具有多个恒流源；2N(这里，N＝2，3，…)个具有彼此相等恒流值的恒流源；转换装置，由分别连接到2N个恒流源上的2N个第一开关元件和2N个第二开关元件构成并转换所述2N个恒流源，使当第一和第二开关元件中的一个开关元件导通时，另一个开关元件截止；第一和第二电流相加装置，用于分别使由所述转换装置转换的2N个第一和第二开关元件的电流相加；和开关信号产生装置，该装置具有一个被提供有输入数据Di的N位加法装置，用于将所述N位加法装置的加法输出延迟一个取样周期然后将被延迟的加法输出提供给N位加法装置和将被延迟的加法输出加到所述输入数据Di上的延迟装置，和数据转换装置，用于检测由来自所述延迟装置的一个取样在先使用和被提供有当前取样数据的一个开关信号的最终地址，和到输出数据转换装置的由一个取样在先使用的开关信号的被检测最终地址和用于产生用于在来自数据转换装置N位数据基础上控制所述2N个第一开关元件中每一个操作的开关信号的开关信号产生装置的N位数据和所述N位数据，从而根据具有N位输入信号字长的输入数据Di{这里，Di＝0、1、2、3、...、(2N-1)}将恒定电流从所选择的Di个恒流源提供给所述第一电流相加装置，以便根据地址顺序逐一使用这2N个恒流源，直到这2N个恒流源中一个输入数据或相连多个输入数据的值的和超过2N为止，和每当这2N个恒流源中一个输入数据或相连多个输入数据的值的和超过2N时再次根据所述地址顺序使用这2N个恒流源；和控制所述2N个第二开关元件，以便使其余的(2N-Di)个恒流源的恒定电流被提供给所述第二电流相加装置。因此，可以获得一个多位型D/A转换器，用于通过尽可能多地减少多个电流源电流的离散改善它的性能。
根据本发明第十三结构，一种D/A转换器，包括；所述D/A转换器，具有多个恒流源；2N(这里，N＝2、3、4、...、M＝2N)个分别具有恒流值i1、i2、i3、...、iM(这里，i1＜i2＜i3＜...＜iM，M＝2N)的恒流源，其中，奇数地址被相继提供给属于一组的由具有恒流值i1、i2、i3、...、iM/2的M/2恒流源构成的第一组和由具有恒流值i(M/2+1)、i(M/2+2)、i(M/2+3)、...、iM的M/2恒流源构成的第二组的恒流源，偶数地址被相继提供给属于另一组的恒流源；转换装置，由分别连接到2N个恒流源上的2N个第一开关元件和2N个第二开关元件构成并转换所述2N个恒流源，使当第一和第二开关元件中的一个开关元件导通时，另一个开关元件截止；第一和第二电流相加装置，用于分别使由所述转换装置转换的2N个第一和第二开关元件的电流相加；和开关信号产生装置，用于产生一个开关信号，该信号用于控制所述2N个第一开关元件的操作，以便根据具有N位输入信号字长的输入数据Di{这里，Di＝0、1、2、3、...、(2N-1)}将恒定电流从Di个恒流源提供给所述第一电流相加装置，以便根据所述地址顺序逐一使用所述2N个恒流源，直到所述2N个恒流源中一个输入数据或相连多个输入数据的值的和超过2N为止，和用于控制所述2N个第二开关元件中每一个的操作，以便将来自其余(2N-Di)个恒流源的恒定电流提供给所述第二电流相加装置。因此，可以获得一个多位型D/A转换器，用于通过尽可能多地减少多个电流源电流的离散改善它的性能。
根据本发明的第十四结构，一种D/A转换器，包括；所述D/A转换器，具有多个恒流源；2N(这里，N＝2、3、4、...、M＝2N)个分别具有恒流值i1、i2、i3、...、iM(这里，i1＜i2＜i3＜...＜iM，M＝2N)的恒流源，其中，奇数地址被相继提供给属于一组的由具有恒流值i1、i2、i3、...、iM/2的M/2恒流源构成的第一组和由具有恒流值i(M/2+1)、i(M/2+2)、i(M/2+3)、...、iM的M/2恒流源构成的第二组的恒流源，偶数地址被相继提供给属于另一组的恒流源；转换装置，由分别连接到2N个恒流源上的2N个第一开关元件和2N个第二开关元件构成并转换所述2N个恒流源，使当第一和第二开关元件中的一个开关元件导通时，另一个开关元件截止；第一和第二电流相加装置，用于分别使由所述转换装置转换的2N个第一和第二开关元件的电流相加；和开关信号产生装置，用于产生一个开关信号，该信号用于控制所述2N个第一开关元件中每一个的操作，以便根据具有N位输入信号字长的输入数据Di{这里，Di＝0、1、2、3、...、(2N-1)}将恒定电流从Di个恒流源提供给所述第一电流相加装置，以便根据所述地址顺序逐一使用所述2N个恒流源，直到所述2N个恒流源中一个输入数据或相连多个输入数据的值的和超过2N为止，和每当所述2N个恒流源中一个输入数据或相连多个输入数据的值的和超过2N时再次根据所述地址顺序逐一使用所述2N个恒流源，和用于控制所述2N个第二开关元件中每一个的操作，以便将来自其余(2N-Di)个恒流源的恒定电流提供给所述第二电流相加装置。因此，可以获得一个多位型D/A转换器，用于通过尽可能多地减少多个电流源电流的离散改善它的性能。
根据本发明第十五结构，一种D/A转换器，包括：所述D/A转换器，具有多个恒流源；2N(这里，N＝2、3、4、...、M＝2N)个分别具有恒流值i1、i2、i3、...、iM(这里，i1＜i2＜i3＜...＜iM，M＝2N)的恒流源，其中，地址被按照恒流值i1、iM、i2、i(M-1)、i3、i(M-2)、...、iM/2、i(M/2+1)的顺序提供给所述恒流源；转换装置，由分别连接到2N个恒流源上的2N个第一开关元件和2N个第二开关元件构成并转换所述2N个恒流源，使当第一和第二开关元件中的一个开关元件导通时，另一个开关元件截止；第一和第二电流相加装置，用于分别使来自所述转换装置的2N个第一和第二开关元件的电流相加；和开关信号产生装置，用于产生一个开关信号，该信号用于控制所述2N个第一开关元件中每一个的操作，以便根据具有N位输入信号字长的输入数据Di{这里，Di＝0、1、2、3、...、(2N-1)}将恒定电流从Di个恒流源提供给所述第一电流相加装置，以便根据所述地址顺序逐一使用所述2N个恒流源，直到所述2N个恒流源中一个输入数据或相连多个输入数据的值的和超过2N为止，和用于控制所述2N个第二开关元件中每一个的操作，以便将来自其余(2N-Di)个恒流源的恒定电流提供给所述第二电流相加装置。因此，可以获得一个多位型D/A转换器，用于通过尽可能多地减少多个电流源电流的离散改善它的性能。
根据本发明的第十六结构，一种D/A转换器，包括：所述D/A转换器，具有多个恒流源；2N(这里，N＝2、3、4、...、M＝2N)个分别具有恒流值i1、i2、i3、...、iM(这里，i1＜i2＜i3＜...＜iM，M＝2N)的恒流源，其中，地址被按照恒流值i1、iM、i2、i(M-1)、i3、i(M-2)、...、iM/2、i(M/2+1)的顺序提供给所述恒流源；转换装置，由分别连接到2N个恒流源上的2N个第一开关元件和2N个第二开关元件构成并转换所述2N个恒流源，使当第一和第二开关元件中的一个开关元件导通时，另一个开关元件截止；第一和第二电流相加装置，用于分别使由所述转换装置的2N个第一和第二开关元件的电流相加；和开关信号产生装置，用于产生一个开关信号，该信号用于控制所述2N个第一开关元件中每一个的操作，以便根据具有N位输入信号字长的输入数据Di{这里，Di ＝0、1、2、3、...、(2N-1)}将恒定电流从Di个恒流源提供给所述第一电流相加装置，以便根据所述地址顺序逐一使用所述2N个恒流源，直到所述2N个恒流源中一个输入数据或相连多个输入数据的值的和超过2N为止，和每当所述2N个恒流源中一个输入数据或相连多个输入数据的值的和超过2N时再次根据所述地址顺序逐一使用所述2N个恒流源，和用于控制所述2N个第二开关元件中每一个的操作，以便将来自其余(2N-Di)个恒流源的恒定电流提供给所述第二电流相加装置。因此，可以获得一个多位型D/A转换器，用于通过尽可能多地减少多个电流源电流的离散改善它的性能。
根据方面的第十七结构，一种D/A转换器，包括；所述D/A转换器，具有多个恒流源；2N(N＝2、3、...)个具有彼此相等恒流值的恒流源；转换装置，由分别连接到2N个恒流源上的2N个第一开关元件和2N个第二开关元件构成并转换所述2N个恒流源，使当第一和第二开关元件中的一个开关元件导通时，另一个开关元件截止；去假信号装置，由用于转换由该转换装置转换的各自2N个第一开关元件的电流加法输出的第三和第四开关元件以及用于转换由所述转换装置转换的各自2N个第二开关元件的电流加法输出的第五和第六开关元件构成；开关信号产生装置，用于产生2N个第一开关信号，该信号用于控制所述2N个第一开关元件中每一个的操作，从而根据具有N位输入信号字长的输入数据Di{这里，Di＝0、1、2、3、...、(2N-1)}将恒定电流从Di个恒流源提供给所述第三和第四开关元件，以便根据所述地址顺序逐一使用所述2N个恒流源，直到所述2N个恒流源中一个输入数据或相连多个输入数据的值的和超过2N为止，和每当所述2N个恒流源中一个输入数据或相连多个输入数据的值的和超过2N时再次根据所述地址顺序逐一使用所述2N个恒流源，和产生2N个第二开关信号，用于控制所述2N个第二开关元件中每一个的操作，以便将来自其余(2N-Di)个恒流源的恒定电流提供给所述第五和第六开关元件，和去假信号产生装置，用于产生第一去假信号，该信号用于在包括所述各自2N个第一和第二开关信号变换点的第一预定周期内使第三和第五开关元件截止，和在不包括所述第一预定周期的第二预定周期内使第三和第五开关元件导通，和产生一个第二去假信号，用于在包括所述各自2N个第一和第二开关信号变换点的第一预定周期内使第四和第六开关元件导通，和在所述第二预定周期内使第四和第六开关元件截止。因此，可以获得一个多位型D/A转换器，用于通过尽可能多地减少多个电流源电流的离散和尽可能多地减少由与所述多个电流源对应的多个电流开关转换定时的离散引起的假信号的干扰改善它的性能。
根据本发明的第十八结构，一种D/A转换器，包括；所述D/A转换器，具有多个恒流源；2N(N＝2、3、...)个具有彼此相等恒流值的恒流源；转换装置，由分别连接到2N个恒流源上的2N个第一开关元件和2N个第二开关元件构成并转换所述2N个恒流源，使当第一和第二开关元件中的一个开关元件导通时，另一个开关元件截止；去假信号装置，由用于转换来自由该转换装置转换的各自2N个第一开关元件的电流加法输出的第三和第四开关元件以及用于转换来自由所述转换装置转换的各自2N个第二开关元件的电流加法输出的第五和第六开关元件构成；开关信号产生装置，用于产生2N个第一开关信号，该信号用于控制所述2N个第一开关元件中每一个的操作，从而根据具有N位输入信号字长的输入数据Di{这里，Di＝0、1、2、3、...、(2N-1)}将恒定电流从Di个恒流源提供给所述第三和第四开关元件，以便根据所述地址顺序逐一使用所述2N个恒流源，直到所述2N个恒流源中一个输入数据或相连多个输入数据的值的和超过2N为止，和每当所述2N个恒流源中一个输入数据或相连多个输入数据的值的和超过2N时再次根据所述地址顺序逐一使用所述2N个恒流源，和产生2N个第二开关信号，用于控制所述2N个第二开关元件中每一个的操作，以便将来自其余(2N-Di)个恒流源的恒定电流提供给所述第五和第六开关元件，和去假信号产生装置，用于产生第一去假信号，该信号用于在包括所述各自2N个第一和第二开关信号变换点的第一预定周期内使第三和第五开关元件截止，和在不包括所述第一预定周期的第二预定周期内使第三和第五开关元件导通，和产生一个第二去假信号，用于在包括所述各自2N个第一和第二开关信号变换点的第一预定周期内使第四和第六开关元件导通，和在所述第二预定周期内使第四和第六开关元件截止。因此可以获得一个多位型D/A转换器，用于通过尽可能多地减少多个电流源电流的离散和尽可能多地减少由与所述多个电流源对应的多个电流开关转换定时的离散引起的假信号的干扰改善它的性能。
根据本发明的第十九结构，一种D/A转换器，包括；所述D/A转换器，具有多个恒流源；2N(这里，N＝2、3、4、...、M＝2N)个分别具有恒流值i1、i2、i3、...、iM(这里，i1＜i2＜i3＜...＜iM，M＝2N)的恒流源，其中，奇数地址被相继提供给属于一组的由具有恒流值i1、i2、i3、...、iM/2的M/2恒流源构成的第一组和由具有恒流值i(M/2+1)、i(M/2+2)、i(M.2+3)、...、iM的M/2恒流源构成的第二组的恒流源，偶数地址被相继提供给属于另一组的恒流源；转换装置，由分别连接到2N个恒流源上的2N个第一开关元件和2N个第二开关元件构成并转换所述2N个恒流源，使当第一和第二开关元件中的一个开关元件导通时，另一个开关元件截止；去假信号装置，由用于转换来自由该转换装置转换的各自2N个第一开关元件的电流加法输出的第三和第四开关元件以及用于转换来自由所述转换装置转换的各自2N个第二开关元件的电流加法输出的第五和第六开关元件构成；开关信号产生装置，用于产生2N个第一开关信号，该信号用于控制所述2N个第一开关元件中每一个的操作，从而根据具有N位输入信号字长的输入数据Di{这里，Di＝0、1、2、3、...、(2N-1)}将恒定电流从Di个恒流源提供给所述第三和第四开关元件，以便根据所述地址顺序逐一使用所述2N个恒流源，直到所述2N个恒流源中一个输入数据或相连多个输入数据的值的和超过2N为止，和产生2N个第二开关信号，用于控制所述2N个第二开关元件中每一个的操作，以便将来自其余(2N-Di)个恒流源的恒定电流提供给所述第五和第六开关元件，和去假信号产生装置，用于产生第一去假信号，该信号用于在包括所述各自2N个第一和第二开关信号变换点的第一预定周期内使第三和第五开关元件截止，和在不包括所述第一预定周期的第二预定周期内使第三和第五开关元件导通，和产生一个第二去假信号，用于在包括所述各自2N个第一和第二开关信号变换点的第一预定周期内使第四和第六开关元件导通，和在所述第二预定周期内使第四和第六开关元件截止。因此可以获得一个多位型D/A转换器，用于通过尽可能多地减少多个电流源电流的离散和尽可能多地减少由与所述多个电流源对应的多个电流开关转换定时的离散引起的假信号的干扰改善它的性能。
根据本发明的第二十结构，一种D/A转换器，包括；所述D/A转换器，具有多个恒流源；2N(这里，N＝2、3、4、...、M＝2N)个分别具有恒流值i1、i2、i3、...、iM(这里，i1＜i2＜i3＜...＜iM，M＝2N)的恒流源，其中，奇数地址被相继提供给属于一组的由具有恒流值i1、i2、i3、...、iM/2的M/2恒流源构成的第一组和由具有恒流值i(M/2+1)、i(M/2+2)、i(M/2+3)、...、iM的M/2恒流源构成的第二组的恒流源，偶数地址被相继提供给属于另一组的恒流源；转换装置，由分别连接到2N个恒流源上的2N个第一开关元件和2N个第二开关元件构成并转换所述2N个恒流源，使当第一和第二开关元件中的一个开关元件导通时，另一个开关元件截止；去假信号装置，由用于转换来自由该转换装置转换的各自2N个第一开关元件的电流加法输出的第三和第四开关元件以及用于转换来自由所述转换装置转换的各自2N个第二开关元件的电流加法输出的第五和第六开关元件构成；开关信号产生装置，用于产生2N个第一开关信号，该信号用于控制所述2N个第一开关元件中每一个的操作，从而根据具有N位输入信号字长的输入数据Di{这里，Di＝0、1、2、3、...、(2N-1)}将恒定电流从Di个恒流源提供给所述第三和第四开关元件，以便根据所述地址顺序逐一使用所述2N个恒流源，直到所述2N个恒流源中一个输入数据或相连多个输入数据的值的和超过2N为止，和每当所述2N个恒流源中一个输入数据或相连多个输入数据的值的和超过2N时再次根据所述地址顺序逐一使用所述2N个恒流源，和产生2N个第二开关信号，用于控制所述2N个第二开关元件中每一个的操作，以便将来自其余(2N-Di)个恒流源的恒定电流提供给所述第五和第六开关元件，和去假信号产生装置，用于产生第一去假信号，该信号用于在包括所述各自2N个第一和第二开关信号变换点的第一预定周期内使第三和第五开关元件截止，和在不包括所述第一预定周期的第二预定周期内使第三和第五开关元件导通，和产生一个第二去假信号，用于在包括所述各自2N个第一和第二开关信号变换点的第一预定周期内使第四和第六开关元件导通，和在所述第二预定周期内使第四和第六开关元件截止。因此可以获得一个多位型D/A转换器，用于通过尽可能多地减少多个电流源电流的离散和尽可能多地减少由与所述多个电流源对应的多个电流开关转换定时的离散引起的假信号的干扰改善它的性能。
根据本发明的第二十一结构，一种D/A转换器，包括：所述D/A转换器，具有多个恒流源；2N(这里，N＝2、3、4、...、M＝2N)个分别具有恒流值i1、i2、i3、...、iM(这里，i1＜i2＜i3＜...＜iM，M＝2N)的恒流源，其中，地址被按照恒流值i1、iM、i2、i(M-1)、i3、i(M-2)、...、iM/2、i(M/2+1)的顺序提供给所述恒流源；转换装置，由分别连接到2N个恒流源上的2N个第一开关元件和2N个第二开关元件构成并转换所述2N个恒流源，使当第一和第二开关元件中的一个开关元件导通时，另一个开关元件截止；去假信号装置，由用于转换来自由该转换装置转换的各自2N个第一开关元件的电流加法输出的第三和第四开关元件以及用于转换来自所述转换装置转换的各自2N个第二开关元件的电流加法输出的第五和第六开关元件构成；开关信号产生装置，用于产生2N个第一开关信号，该信号用于控制所述2N个第一开关元件中每一个的操作，从而根据具有N位输入信号字长的输入数据Di{这里，Di＝0、1、2、3、...、(2N-1)}将恒定电流从Di个恒流源提供给所述第三和第四开关元件，以便根据所述地址顺序逐一使用所述2N个恒流源，直到所述2N个恒流源中一个输入数据或相连多个输入数据的值的和超过2N为止，和产生2N个第二开关信号，用于控制所述2N个第二开关元件中每一个的操作，以便将来自其余(2N-Di)个恒流源的恒定电流提供给所述第五和第六开关元件，和去假信号产生装置，用于产生第一去假信号，该信号用于在包括所述各自2N个第一和第二开关信号变换点的第一预定周期内使第三和第五开关元件截止，和在不包括所述第一预定周期的第二预定周期内使第三和第五开关元件导通，和产生一个第二去假信号，用于在包括所述各自2N个第一和第二开关信号变换点的第一预定周期内使第四和第六开关元件导通，和在所述第二预定周期内使第四和第六开关元件截止。因此，可以获得一个D/A转换器，通过尽可能多地减少多个电流源电流的离散和尽可能多地减少由与所述多个电流源对应的多个电流开关转换定时的离散引起的假信号的干扰来改善它的性能。
根据本发明的第二十二结构，一种D/A转换器，包括；所述D/A转换器，具有多个恒流源；2N(这里，N＝2、3、4、...、M＝2N)个分别具有恒流值i1、i2、i3、...、iM(这里，i1＜i2＜i3＜...＜iM，M＝2N)的恒流源，其中，地址被按照恒流值i1、iM、i2、i(M-1)、i3、i(M-2)、...、iM/2、i(M/2+1)的顺序提供给所述恒流源；转换装置，由分别连接到2N个恒流源上的2N个第一开关元件和2N个第二开关元件构成并转换所述2N个恒流源，使当第一和第二开关元件中的一个开关元件导通时，另一个开关元件截止；去假信号装置，由用于转换来自由该转换装置转换的各自2N个第一开关元件的电流加法输出的第三和第四开关元件以及用于转换来自由所述转换装置转换的各自2N个第二开关元件的电流加法输出的第五和第六开关元件构成；开关信号产生装置，用于产生2N个第一开关信号，该信号用于控制所述2N个第一开关元件中每一个的操作，从而根据具有N位输入信号字长的输入数据Di{这里，Di＝0、1、2、3、...、(2N-1)}将恒定电流从Di个恒流源提供给所述第三和第四开关元件，以便根据所述地址顺序逐一使用所述2N个恒流源，直到所述2N个恒流源中一个输入数据或相连多个输入数据的值的和超过2N为止，和每当所述2N个恒流源中一个输入数据或相连多个输入数据的值的和超过2N时再次根据所述地址顺序逐一使用所述2N个恒流源，和产生2N个第二开关信号，用于控制所述2N个第二开关元件中每一个的操作，以便将来自其余(2N-Di)个恒流源的恒定电流提供给所述第五和第六开关元件，和去假信号产生装置，用于产生第一去假信号，该信号用于在包括所述各自2N个第一和第二开关信号变换点的第一预定周期内使第三和第五开关元件截止，和在不包括所述第一预定周期的第二预定周期内使第三和第五开关元件导通，和产生一个第二去假信号，用于在包括所述各自2N个第一和第二开关信号变换点的第一预定周期内使第四和第六开关元件导通，和在所述第二预定周期内使第四和第六开关元件截止。因此，可以获得一个D/A转换器，通过尽可能多地减少多个电流源电流的离散和尽可能多地减少由与所述多个电流源对应的多个电流开关转换定时的离散引起的假信号的干扰来改善它的性能。
根据本发明第二十三到第二十八结构，用于改变第一和第二去假信号时间宽度的时间宽度可变装置被安置在本发明第十七到第二十二结构的D/A转换器中。因此，除本发明第二十三到第二十八结构的效果之外，理想数字信号的电平可以改变而不会引起任何再量化噪声和数字数据精度的任何减少。在传统的输入数字数据和数字音量数据相乘的情况下，将引起再量化噪声。
已经结合附图对本发明的最佳实施例进行了描述，应当理解，本发明并不局限于这些实际实施例和本专业技术领域内的普通技术人员在不脱离所附权利要求规定的本发明的精神和范围的前提下可以作出各种修改。