一种非易失性存储电路及其更新和操作方法

摘要

本发明是有关于非易失性存储电路及其更新和操作方法，重写入操作跟随更新操作而执行，更新操作在固定时间范围内执行，并从与选择的位线相关的字节存储单元开始，且循序地继续更新与其它位线相关的存储单元，测量存储单元电流，如果存储单元电流符合第一标准，则更新对应的存储单元。

权利要求

1.一种更新非易失性存储单元的方法，其特征在于，该方法包括：擦除第一存储区的第一字节，该第一字节关联于第一位线；

程序化该第一字节；

更新该第一存储区中与该第一位线关联且对应的存储单元电流符合第一标准的存储单元；以及更新与下一位线关联且对应的存储单元电流符合该第一标准的存储单元。

2.如权利要求1所述的方法，其特征在于，更新该第一存储区中与该第一位线关联的存储单元及更新该第一存储区中与该下一位线关联的存储单元的动作内含在写入操作中。

3.如权利要求1所述的方法，其特征在于，该下一位线邻接该第一位线。

4.如权利要求1所述的方法，其特征在于，该方法还包括在一个预设时间范围内，更新与所有存储区位线关联的存储单元。

5.如权利要求4所述的方法，其特征在于，在该预设时间范围内，有少于百分之一的该第一存储区存储单元的存储单元电流符合该第一标准。

6.如权利要求4所述的方法，其特征在于，该预设时间范围为固定。

7.如权利要求4所述的方法，其特征在于，该预设时间范围少于1ms。

8.如权利要求1所述的方法，其特征在于，设定第一对应存储单元的栅极至一程序化确认电压，以读取第一存储单元电流。

9.一种非易失性存储电路，其特征在于，该电路包括：第一位线，耦接内存数据存储单元之一第一行；

第二位线，耦接内存数据存储单元之一第二行；以及

更新电路，用以测量对应于第一行内存数据存储单元关联的电流是否符合第一标准，以决定更新符合第一标准的内存数据存储单元，然后测量对应于第二行内存数据存储单元关联的电流是否符合该第一标准，以决定更新符合第一标准的内存数据存储单元，其中，分配一个预设时间，以执行内存数据存储单元的该第一行与内存数据存储单元的该第二行的更新操作。

10.如权利要求9所述的非易失性存储电路，其特征在于，该更新电路用以至少部分地响应于决定一第一存储单元电流于一第一范围内，以执行至少一第一存储单元的更新操作。

11.如权利要求9所述的非易失性存储电路，其特征在于，该存储电路用以在一程序化操作之后，测量对应于第一行内存数据存储单元关联的电流。

12.如权利要求9所述的非易失性存储电路，其特征在于，该更新操作以字节为基础而执行。

13.如权利要求9所述的非易失性存储电路，其特征在于，该更新电路用以在下一重写入操作执行前，更新存储区内需要更新的所有存储单元。

14.一种操作非易失性内存的方法，其特征在于，该方法包括：执行一擦除与程序化操作在具有耦接第一位线的至少一个第一位存储单元的第一字节上，该第一字节形成一第一存储区的一部分；

执行至少该第一位存储单元的更新，该第一位存储单元的该更新至少部分地响应于侦测该第一位存储单元的存储单元电流符合第一标准时而执行；以及执行该第一存储区内至少一个第二位存储单元的更新，该第二位存储单元耦接一个第二位线，该第二位存储单元的该更新至少部分地响应于侦测该第二位存储单元的存储单元电流符合第一标准时而执行。

15.如权利要求14所述的方法，其特征在于，该方法指定一个预设时间，以执行该第一存储区的更新。

16.如权利要求14所述的方法，其特征在于，还包括在更新该第一位存储单元前，测量与该第一位存储单元相关的一个存储单元电流。

17.如权利要求14所述的方法，其特征在于，该方法还包括决定该第二位存储单元是否已受到干扰。

18.如权利要求14所述的方法，其特征在于，该非易失性内存为以EEPROM模式操作的闪存。

19.一种非易失性内存电路，其特征在于，该电路包括：第一导线，耦接内存数据存储单元的第一行；

第二导线，耦接内存数据存储单元的第二行；以及

一更新电路，用以在一第一更新操作中，更新内存数据存储单元的该第一行的受干扰部分，及在该第一更新操作中，更新内存数据存储单元的该第二行的受干扰部分；

其中，该更新电路至少部分地根据存储单元电流是否符合第一标准，以决定内存数据存储单元的受干扰部分。

20.如权利要求19所述的非易失性内存电路，其特征在于，该第一导线为一位线。

说明书

技术领域

本发明是有关于非易失性、可重写的内存，且特别是有关于用来更新(refresh)非易失性、可重写内存矩阵的系统与方法。

背景技术

典型的快闪(FLASH)内存矩阵中，存储单元安排在由列与行所形成的长方形矩阵中，并在列与行所形成的交叉点配置存储单元晶体管。每一晶体管的漏极连接到对应的位线，源极经由矩阵源极线连接至矩阵源极电压，而栅极则连接至字符线(wordline)。
典型的闪存容许以整块(bulk)、存储区(sector)或存储页(page)方式来程序化(program)、读取或擦除，此外，有些闪存可以以EEPROM模式操作，也就是从使用者的观点来看，存储单元可以字节为单位地程序化、读取或擦除。现有存储单元的程序化方法将所选择连接存储单元晶体管漏极的位线驱动于第一电压，且将连接所选择字符线的存储单元晶体管的栅极驱动于较高的第二电压，以执行注入热电子。
快闪存储单元数据的擦除方法则将快闪存储单元晶体管的栅极驱动于远较位线上的电压为小的电压来执行，如此做时，电子将穿遂离开存储单元晶体管的浮栅极，以此为例，则擦除操作可以是擦除整个快闪存储矩阵的整块擦除、擦除快闪存储矩阵存储区的存储区擦除、或擦除单一存储区列的存储页擦除来执行。如果闪存可以以EEPROM模式操作，那从使用者的观点来看，也可以字节为单位来执行擦除。
然而，闪存在擦除和程序化操作期间却受制于干扰现象，因为存储单元在存储区可能共享相同的位线，位线上的电压会产生共享位线存储区的电场效应。此外，不同存储区中的存储单元也可能共享字符线，而这些共享字符线上的电压会在共享的存储区中造成场效应。
共享位线和字符线上产生的电场可能会有偶然地擦除已程序化的位或程序化已擦除位的结果，例如升高字符线的电压来程序化擦除的位可能会将相同字符线上先前程序化的位的浮栅上的一些电子移至控制栅上，而干扰了先前程序化的位。因此，在每一次擦除或程序化操作之后、或在预设次数的擦除或程序化周期之后，存储区存储单元便需要更新。
一种更新操作的现有技术为在每一次擦除/程序化操作之后执行整个存储区的更新，其中需将要更新的存储区的内容缓冲起来再重写入。然而，用来储存存储区内容的缓冲区会使用大量的区域，以致必须限制存储区规模来降低缓冲区大小。另一种决定何时执行更新操作的现有技术，为使用计数器计算擦除或程序化周期的数量，并在预设周期数之后执行更新。但此种计数器经常并不可靠，因此这些现有的更新技术无法提供有效且可靠的更新程序。

发明内容

本发明所解决的主要问题是：针对非易失性内存(例如，可以以EEPROM模式操作的闪存)电路及其更新和操作方法，提供有效且可靠的更新方法与系统。
为解决上述主要问题，本发明的解决方案：
本发明提供一种更新非易失性存储单元的方法，包括：擦除第一存储区的第一字节，该第一字节关联于第一位线；程序化该第一字节；更新该第一存储区中与该第一位线关联且对应的存储单元电流符合第一标准的存储单元；以及更新与下一位线关联且对应的存储单元电流符合该第一标准的存储单元。
本发明还提供一种非易失性存储电路，包括：第一位线，耦接内存数据存储单元之一第一行；第二位线，耦接内存数据存储单元之一第二行；以及更新电路，用以测量对应于第一行内存数据存储单元关联的电流是否符合第一标准，以决定更新符合第一标准的内存数据存储单元，然后测量对应于第二行内存数据存储单元关联的电流是否符合该第一标准，以决定更新符合第一标准的内存数据存储单元，其中，分配一个预设时间，以执行内存数据存储单元的该第一行与内存数据存储单元的该第二行的更新操作。
其次，本发明提供一种操作非易失性内存的方法，包括：执行一擦除与程序化操作在具有耦接第一位线的至少一个第一位存储单元的第一字节上，该第一字节形成一第一存储区的一部分；执行至少该第一位存储单元的更新，该第一位存储单元的该更新至少部分地响应于侦测该第一位存储单元的存储单元电流符合第一标准时而执行；以及执行该第一存储区内至少一个第二位存储单元的更新，该第二位存储单元耦接一个第二位线，该第二位存储单元的该更新至少部分地响应于侦测该第二位存储单元的存储单元电流符合第一标准时而执行。
再，本发明提供一种非易失性内存电路，包括：第一导线，耦接内存数据存储单元的第一行；第二导线，耦接内存数据存储单元的第二行；以及一更新电路，用以在一第一更新操作中，更新内存数据存储单元的该第一行的受干扰部分，及在该第一更新操作中，更新内存数据存储单元的该第二行的受干扰部分；其中，该更新电路至少部分地根据存储单元电流是否符合第一标准，以决定内存数据存储单元的受干扰部分。
与现有技术相比，本发明具有以下优点：
1)提供有效且可靠的更新方法和系统；
2)本发明减少了更新缓冲区所需的大小，且可将存储区规模放大N倍而无须使用更新周期计数器；
3)更新程序较许多现有方法更快且使用较少的缓冲空间，更新程序选择性地内含在包括擦除与程序化操作的写入或重写入操作中，在每一次程序化/擦除周期之后，更新操作以所选择位线相关的字节存储单元开始执行，并循序地处理。而非更新操作执行时，更新存储区中的每一存储单元。

附图说明

图1是根据本发明较佳实施例的快闪存储电路范例方块图；
图2是快闪存储电路范例部分线路图；
图3是更新快闪存储电路之一范例方法流程图；
图4是图3中更新快闪存储电路的范例方法的更详细流程图；
图5是循序位线更新方法的范例实施例；以及
图6是范例I-V曲线图标。
附图标记说明：
100非易失性存储电路
102、104、106、108、110、112存储区
114擦除/程序化/读取
118更新
120、122共同位线
124、126、128共同字符线
130字符线译码器
132感测放大器
134行译码器
200范例部分线路
202存储单元
204位线
300～414方法步骤
500在高准位的更新顺序

具体实施方式

所有附图中，类似的附图标记用以参考相同或功能类似的项目。
为了概述本发明的目的，此处描述了本发明的某些特征、优点与新特性，然应了解根据本发明的特定实施例并无须达成所有的优点。因此，可以达成或最佳化此处所述之一优点或一群优点的方式来具体化或实施本发明，而无须达成如此处所述或所建议的其它优点。
本发明的较佳实施例是有关于更新可重写的非易失性固态内存的方法与系统。尤其是，更新操作内含在写入或重写入操作中，如下述的更详细描述，在实施例中，在重写入一字节之后，便由重写入操作期间所选择的位线开始，在预设时间范围内执行更新操作。
此外，更新操作于指定存储单元的存储单元电流落入预定范围时执行，而非更新操作执行时，更新存储区中的每一存储单元。例如，也许只有百分之一存储单元的存储单元电流会落入预定范围，因此，更新程序较许多现有方法更快且使用较少的缓冲空间，更新程序选择性地内含在包括擦除与程序化操作的写入或重写入操作中，在每一次程序化/擦除周期之后，更新操作以所选择位线相关的字节存储单元开始执行，并循序地处理。
需要说明的是，下述的电路、电压、电流之类的只是为了说明方便，因此本发明可以使用其它电路、电压及/或电流来具体化或实现。
图1是根据本发明较佳实施例的非易失性存储电路100部分范例方块图.有益地，此存储电路架构于EEPROM与快闪存储模式下操作，在EEPROM模式时，数据可以一次一字节的写入，而在快闪模式时，数据可以一次一存储区或一存储页的写入.此存储电路100包括存储单元耦接行译码器134与字符线译码器130的多个存储区102、104、106、108、110、112，存储区102、104、106共享来自行译码器134的共同位线120，而存储区108、110、112共享来自行译码器134的共同位线122，存储区102与108共享来自字符线译码器130的共同字符线124，存储区104与110共享来自字符线译码器130的共同字符线126，存储区106与112共享来自字符线译码器130的共同字符线128.更一般地，每一字符线代表M列之一，其中每一M列有N个字组，位线的数目等于一列中N字组的数目乘以每一字组中的位数.
擦除/程序化/读取电路114耦接行译码器134与字符线译码器130，更新电路118耦接擦除/程序化/读取电路114、行译码器134与字符线译码器130。如下的详细描述，更新电路118是用来适时地更新存储单元以保护干扰情况改变了数据，干扰情况可能是因为存储单元在存储区共享相同的位线而产生，以致位线上的电压会在共享位线的存储区产生电场效应，干扰情况也可能是因为不同存储区中的存储单元有可能共享字符线，而这些共享字符线上的电压会在共享字符线的存储区中造成场效应。因此，擦除一存储区可能偶然地导致其它存储区的位值改变，以致需执行更新操作来防止值偶然地改变。
图2是快闪存储电路存储区例如是图1的存储区102的范例部分200线路图，此范例存储区包括每一位线32个存储单元而有32条字符线(WL)，其有256字节连接相同字符线驱动器，每一存储单元耦接一字符线与一位线，每一存储单元配置于字符线与位线的交叉点，存储单元的漏极连接到位线，存储单元的源极经由矩阵源极线连接至矩阵源极电压，而存储单元的栅极则连接至字符线。例如，存储单元202具有一控制栅耦接至字符线WL0、漏极耦接位线204，而源极连接矩阵源极线(S)，在范例实施例中，特定存储区中的存储单元的源极共同连接至矩阵源极线(S)，图1中的感测放大器132读取选择的位。
图3是当非易失性固态内存100以字节可擦除模式操作时，使用的重写入程序300范例，首先以状态302为启始，擦除第一存储区中其中一个寻址字节，继续至状态304，然后以希望的数据来程序化寻址字节，继续至状态306，从选择的位线开始执行更新操作，然后至下一位线循序处理直到接受更新程序的整个存储区为止，选择性地，可以分配例如是1ms或2ms的固定时间，以执行状态306的更新程序，状态306执行的更新程序在图4中详细说明，如下所述。
请参考图4，详细说明范例更新程序306，如下所述，自动更新操作决定是否存储单元具有某一特性，例如是电流达到临界值或设定的范围值，而如果是便执行更新存储单元。因此，更新操作是当存储单元电流落入预设范围内时执行，而不是更新存储区的每个存储单元。程序306由状态402开始并继续至状态404，其将存储单元栅极设定至程序化确认电压准位(program verify voltage level)(Vg)并读取存储单元，例如可以将Vg设定为7伏特。
在状态406，测量存储单元电流Icell以决定Icell是否大于预设临界值I1(例如可以是20μA)，如果Icell的值小于或等于I1，那便不执行更新而程序306继续至状态412，如果Icell的值大于I1，那程序306继续至状态408，在状态408，测量存储单元电流Icell以决定Icell是否小于预设临界值I2，例如可以是40μA，如果Icell的值大于或等于I2，那便不执行更新而程序306继续至状态412，如果Icell的值小于I2，那程序306继续至状态410，在状态410执行更新操作。
在状态412，决定是否已经评估最后存储区字节，以决定是否要更新，如果是最后字节，程序306结束于状态414，否则程序306继续至状态413，其中存储单元评估程序继续至与循序的下一位线相关的下一字节，然后回至状态404的循环，以重复程序。因为并非所有指定存储区中的存储单元都在相同的更新周期更新，分配给更新操作的时间乃大幅缩短，例如在某些矩阵实施例，在指定时间只有约1％的存储单元需要更新。
图5是在高准位上的更新顺序500，由选择的位线BL0开始，更新操作对于符合电流标准与程序化/擦除程序期间选择的位线相关的存储单元来执行，然后更新与随后的符合电流标准的存储区位线相关的存储单元。
例如本发明使用的实施例，如果存储矩阵单元在需要更新前，在-6.5V的Vg具有100次的忍受度，且如果如图2中的所述的矩阵的每一位线具有32个存储单元，那要更新的字节将包括所选择位线与随后的位线相关的存储单元。如果每字节的一般安定时间为1.5μs，每字节的更新时间即为1.5μs，那么两字符线连接至一字符线驱动器，且128个字节共享相同字符线时，需分配的更新时间低于1ms。
表1
  程序化   擦除   说明   VD   5V   浮置   VD在程序化时会干扰存储单元状态从高的Vt至低的  Vt   VG   11V   -7V   VG在擦除时会干扰存储单元状态从高的Vt至低的Vt，  VG在程序化时影响很小   VS   0V   6V   VS在擦除时会干扰存储单元状态从高的Vt至低的Vt   VB   0V   0V   没有影响
上面表1包括范例EEPROM操作情形与对应存储单元的影响，有兴趣且有意义的部分为存储单元状态由高的Vt至低的Vt的范围，在程序化电压设定为5V而擦除端点浮置的情况，VD(漏极电压)在程序化时会干扰存储单元状态从高的Vt至低的Vt，在程序化电压设定为11V而擦除端点设定为-7V的情况，VG(栅极电压)在擦除时会干扰存储单元状态从高的Vt至低的Vt，在程序化电压设定为0V而擦除端点设定为6V的情况，VS(源极电压)在擦除时会干扰存储单元状态从高的Vt至低的Vt，而在程序化电压设定为0V而擦除端点设定为0V的情况，则没有影响。
图6是在图4中所示的更新决定程序期间，特别是状态406与408时定义存储单元电流的范例快闪存储单元I-V曲线图，此例的读取电压为7V，存储单元电流Icell的低限I1为20μA，存储单元电流Icell的高限I2为40μA，如果I1＜Icell＜I2，则更新存储单元，如果Icell≤I1，则不执行更新，同样地，如果Icell≥I2，则也不执行更新。下面表2描述范例存储矩阵操作模式。
表2
  操作  存储矩阵操作模式   流程   1  程序化整个存储区   程序化整个存储区(不需要更新操作)
  操作  存储矩阵操作模式   流程   2  重新写入一字节(EEPROM 功能)   矩阵存储单元字节擦除→以字节方式程序化矩  阵存储单元→固定时间更新   3  只擦除存储区(以快闪功能 擦除)   擦除整个存储区(不需要更新操作)   4  存储区擦除和程序化整个 存储区(快闪操作→3+1)   擦除整个存储区→程序化整个存储区(不需要  更新操作)
当在快闪模式程序化整个存储区时，不需要更新操作，在EEPROM字节模式，当字节要重新写入时，首先擦除对应的字节，然后程序化字节，再执行如图4说明的更新操作。
当操作于快闪模式时，擦除整个存储区以选择性地执行存储区擦除。当操作于快闪模式时，经由先执行存储区擦除操作，然后再执行存储区程序化操作，来执行存储区擦除与存储区程序化操作，不需要执行更新操作。
因此如上述，本发明的实施例提供更新非易失性内存的可靠而有效的方法，特别地，更新程序内含在写入操作中，且评估存储单元，以决定存储单元是否需要更新。
虽然本发明较佳实施例公开如上，然而并非用以限制本发明，任何该领域的普通技术人员，在不脱离本发明的原理和范围内，当可作各种的更动与润饰，因此本发明的保护范围当视前附的权利要求述所界定为准。