半导体存储器

摘要

一种半导体存储器，在这种半导体存储器中，可快速改变非易失性存储器中的数据的保护状态，并可提供足够的安全性。易失性保护状态指定部分控制非易失性存储器中的数据的保护状态。非易失性初始状态存储部分确定保护状态指定部分的初始状态。

权利要求

1.一种具有保护存储在非易失性半导体存储器中的数据的功能的半导体存储器，该半导体存储器包括：易失性保护状态指定部分，用于控制非易失性半导体存储器中的数据的保护状态；和非易失性初始状态存储部分，用于控制该易失性保护状态指定部分的初始状态；其中，所述易失性保护状态指定部分的数量与所述非易失性初始状态存储部分的数量相同，或者为多个易失性保护状态指定部分设置的非易失性初始状态存储部分的数量为1。

2.根据权利要求1的半导体存储器，其中该易失性保护状态指定部分包括一个位，并通过1或0来确定数据的保护状态，并且该非易失性初始状态存储部分包括一个位，并通过

1或0来确定所述初始状态。

3.根据权利要求1的半导体存储器，其中为非易失性半导体存储器中的每个扇区设置该易失性保护状态指定部分，并且为每个易失性保护状态指定部分设置该非易失性初始状态存储部分。

4.根据权利要求1的半导体存储器，还包括用于锁定该易失性保护状态指定部分的状态的易失性保护状态锁定部分。

5.根据权利要求4的半导体存储器，其中该易失性保护状态锁定部分包括一个位，并通过1或0来确定是否锁定数据的保护状态。

6.根据权利要求4的半导体存储器，还包括用于确定该易失性保护状态锁定部分的初始状态的第二非易失性初始状态存储部分。

7.根据权利要求6的半导体存储器，其中该第二非易失性初始状态存储部分包括一个位，并通过1或0来确定是否锁定数据的保护状态。

8.根据权利要求4的半导体存储器，其中根据数据的保护状态是否被易失性保护状态锁定部分锁定，将安全级别分为两级，并且执行密码认证以将数据的保护状态从锁定状态改变为未锁定状态。

说明书

半导体存储器

技术领域

[0001] 本发明涉及半导体存储器，特别涉及具有保护存储在非易失性半导体存储器中的数据的功能的半导体存储器。

背景技术

[0002] 某些包括电可重写和电可擦除存储器的半导体存储器(例如闪存)具有保护存储在诸如电可擦除可编程只读存储器(EEPROM)(例如，见日本专利申请公开No.2001-51904(图3))的非易失性半导体存储器(非易失性存储器)中的数据的功能，以防止由于错误操作导致的写或擦除而丢失重要数据。

[0003] 传统的具有数据保护功能的半导体存储器大致可分为如下两类。

[0004] 属于其中一类的传统半导体存储器包括1位非易失性存储部分(稍后将与非易失性位一起描述)，用于指定非易失性存储器的保护状态。

[0005] 图10是用于描述通过使用非易失性位进行数据保护的示意图。

[0006] 在该示例中，显示了在由四个扇区(sector)(一个扇区为一个擦除单位)构成的非易失性存储器100a中的数据保护。

[0007] 如图10所示，包括非易失性位NBa0、NBa1、NBa2和NBa3，分别用于指定扇区0、1、2和3中数据的保护状态。

[0008] 假设，如果非易失性位NBa0到NBa3指定的是写状态(“1”)，那么与它们相对应的扇区中的数据就受到保护，如果非易失性位NBa0到NBa3指定的是擦除状态(“0”)，那么与它们相对应的扇区中的数据就未受保护。

[0009] 非易失性位NBa0到NBa3是单独写入而成批擦除的。

[0010] 图11是显示在将数据写入由非易失性位保护的扇区时所执行的传统处理的流程的流程图。

[0011] 例如，为了将数据写入图10所示的非易失性存储器100a中的受保护的扇区0，首先必须撤销对扇区0的保护。在这种情况下，首先将非易失性位NBa0到NBa3中分别用于指定扇区0到3的保护状态的信息暂时存储在随机存取存储器(RAM)中(S10)。接着，为了防止未处于写状态的非易失性位NBa1、NBa2和NBa3被覆盖擦除，而进行预编程(S11)。此后，成批擦除非易失性位NBa0到NBa3(S12)。结果，撤销了对扇区0的保护，并将数据写入扇区0(S13)。之后，重新对扇区0进行保护。具体来说，在完成写操作之后，读出存储在RAM中的非易失性位NBa0到NBa3中的信息(S14)，重新写入与扇区0相对应的非易失性位NBa0以保护扇区0(S15)，并结束该处理。

[0012] 在以上处理中，步骤S11中将出现约为(150[微秒]×位数)的暂停时间。步骤S12中将出现约为1.5毫秒的暂停时间。在步骤S12完成之后并且在步骤S13中数据写入操作开始之前，将会有以毫秒计的等待时间。此外，步骤S15中将出现约为150微秒的暂停时间。

[0013] 因此，在许多情况下，用于保护数据的非易失性位主要用于保护引导代码，其保护状态只是在用户端的系统基板上实施之前设置一次，且不再进行重写。

[0014] 属于另外一类的传统半导体存储器包括1位易失性保护状态指定部分(易失性位)，用于确定扇区的保护状态。

[0015] 图12是用于描述通过使用易失性位进行数据保护的示意图。

[0016] 在该示例中，显示了在由四个扇区(一个扇区为一个擦除单位)构成的非易失性存储器100b中的数据保护。

[0017] 如图12所示，包括易失性位VBa0、VBa1、VBa2和VBa3，分别用于指定扇区0、1、2和3中的数据的保护状态。

[0018] 如果易失性位VBa0到VBa3指定的是写状态(“1”)，那么与它们相对应的扇区中的数据就受到保护。如果易失性位VBa0到VBa3指定的是擦除状态(“0”)，那么与它们相对应的扇区中的数据就未受保护。

[0019] 易失性位VBa0到VBa3是单独写入或擦除的。当电源切断时，表示扇区保护状态的信息就会丢失。如果采用易失性位VBa0到VBa3，那么写操作就不会涉及等待时间。这使得能够频繁改变扇区的保护状态。

[0020] 此外，还存在通过使用密码来限制对上述数据的保护状态的重写的半导体存储器。

[0021] 图13是显示通过使用密码来改变数据的保护状态的传统半导体存储器的概要示意图。

[0022] 在该示例中，显示了在由四个扇区构成的非易失性存储器100c中的数据保护。这与图10和12相同。

[0023] 该半导体存储器包括分别对应于扇区0、1、2和3的易失性位VBb0、VBb1、VBb2和VBb3、以及分别对应于扇区0、1、2和3的非易失性位NBb0、NBb1、NBb2和NBb3。通过使用OR电路200来得到VBb0和NBb0的逻辑和，以确定扇区0中的数据的保护状态。类似地，通过使用OR电路201来得到VBb1和NBb1的逻辑和，以确定扇区1中的数据的保护状态。通过使用OR电路202来得到VBb2和NBb2的逻辑和，以确定扇区2中的数据的保护状态。通过使用OR电路203来得到VBb3和NBb3的逻辑和，以确定扇区3中的数据的保护状态。

[0024] 此外，该半导体存储器还包括锁定非易失性位NBb0到NBb3的状态的用于安全的一个易失性位VBSa以及确定易失性位VBSa的初始状态的用于安全的两个非易失性位NBSPa(用于密码模式)和NBSNa(用于非密码模式)。当非易失性位NBSPa表示写状态时，就设置密码模式，且用于安全的易失性位VBSa表示写状态。必须输入密码来擦除它。另一方面，当非易失性位NBSNa表示写状态时，在加电时易失性位VBSa的初始状态为擦除状态(“0”)。因此，不需要输入密码也可以进行写和擦除操作。

[0025] 然而，从本质上讲，如果将非易失性位用于保护数据，那么擦除操作将花费很长时间，且由于半导体芯片尺寸的限制，将成批擦除一定数量的位。因此，该方法不适合必须频繁重写保护功能的情况。

[0026] 如果采用易失性位来保护数据，那么可实时改变保护状态。然而，当切断电源时，它们将返回到初始状态。因此，数据保护是不充分的，并存在非易失性存储器中的数据会被第三方错误重写的危险。

[0027] 对于使用安全位的传统半导体存储器，因为锁定了用于保护数据的非易失性位的状态，所以可提供足够的安全性。然而，很难频繁地改变系统的保护状态。

发明内容

[0028] 本发明是在上述背景情况下提出的。本发明的目的是提供一种半导体存储器，在该半导体存储器中，可以快速改变非易失性存储器中的数据的保护状态，并可以提供足够的安全性。

[0029] 为了实现以上目的，提供了一种具有保护存储在非易失性半导体存储器中的数据的功能的半导体存储器。该半导体存储器包括：易失性保护状态指定部分，用于控制非易失性半导体存储器中的数据的保护状态；以及非易失性初始状态存储部分，用于控制易失性保护状态指定部分的初始状态；其中，所述易失性保护状态指定部分的数量与所述非易失性初始状态存储部分的数量相同。

[0030] 结合以示例的方式说明本发明优选实施例的附图，通过以下的描述，本发明的以上和其它目的、特征和优点将变得更加明显。

附图说明

[0031] 图1是用于描述根据本发明实施例的半导体存储器的原理的示意图。

[0032] 图2是显示当将数据写入受保护扇区时所执行的处理的流程的流程图。

[0033] 图3是显示采用安全位的根据本发明实施例的半导体存储器的概要示意图。

[0034] 图4显示的是闪存的部分结构。

[0035] 图5是非易失性位NB的电路图。

[0036] 图6是用于对第n个扇区进行数据保护的易失性位VB的电路图。

[0037] 图7显示的是用于安全的非易失性位NBSP和NBSN的结构。

[0038] 图8是显示非易失性位NBSN的电路结构的示例的电路图。

[0039] 图9显示的是用于安全的易失性位VBS的电路结构的示例。

[0040] 图10是用于描述通过使用非易失性位进行数据保护的示意图。

[0041] 图11是显示当将数据写入由非易失性位保护的扇区时所执行的传统处理的流程的流程图。

[0042] 图12是用于描述通过使用易失性位进行数据保护的示意图。

[0043] 图13是显示通过使用密码来改变数据保护状态的传统半导体存储器的概要示意图。

具体实施方式

[0044] 现将参考附图描述本发明的实施例。

[0045] 图1是用于描述根据本发明实施例的半导体存储器的原理的示意图。

[0046] 根据本发明实施例的半导体存储器包括：1位易失性保护状态指定部分(易失性位)VB0、VB1、VB2、VB3、…、VBn，用于控制非易失性存储器10中的数据的保护状态；和非易失性初始状态存储部分(非易失性位)NB0、NB1、NB2、NB3、…、NBn，用于控制保护状态指定部分VB0、VB1、VB2、VB3、…、VBn的初始状态。

[0047] 如图1所示，包括非易失性存储器10中分别与扇区(一个扇区为一个擦除单位)0、1、2、3、…、n相对应的易失性位VB0到VBn，并用于分别指定扇区0到n中的数据的保护状态。此外，在本实施例中，还包括分别用于确定易失性位VB0到VBn的初始状态的非易失性位NB0到NBn。当然，非易失性位的数量与易失性位的数量是相同的，这一点很重要。

[0048] 在初始状态(比如当加电或硬件复位时)，将非易失性位NB0到NBn的状态分别写入易失性位VB0到VBn。结果，确定了非易失性存储器10中的数据的保护状态。也就是说，当易失性位VB0到VBn表示写状态(“1”)时，那么分别位于扇区0到n中的数据就受到保护。当易失性位VB0到VBn表示擦除状态(“0”)时，那么分别位于扇区0到n中的数据就未受保护。

[0049] 图2是显示将数据写入受保护扇区时所执行的处理的流程的流程图。

[0050] 假设要将数据写入图1所示的非易失性存储器10的受保护扇区0。为了撤销对扇区0的保护，将易失性位VB0由写状态改变为擦除状态(S1)。然后将数据写入已变为可写的扇区0(S2)。最后，将易失性位VB0改变为写状态，以重新保护扇区0(S3)。

[0051] 如上所述，将易失性位VB0到VBn分别用于改变扇区0到n的保护状态。结果，改变保护状态不会涉及等待时间。因此，可以快速响应改变保护状态的频繁请求。此外，还包括分别与易失性位VB0到VBn相对应的非易失性位NB0到NBn。所以，可以灵活设置易失性位VB0到VBn的状态。即使在接通或断开电源时，也可以保持每个区域的保护状态。结果，可确保足够的安全性。

[0052] 现在，将描述采用密码来限制重写数据保护状态的情况。

[0053] 图3是显示采用安全位的根据本发明实施例的半导体存储器的概要示意图。

[0054] 根据本发明的该实施例的半导体存储器包括用于安全的易失性位VBS，用于设置是否锁定分别用于指定以上扇区0到n的保护状态的易失性位VB0到VBn的状态。该半导体存储器还包括用于安全的非易失性位NBSP和NBSN，用于指定易失性位VBS的初始状态。非易失性位NBSP用于选择密码模式，而非易失性位NBSN用于选择非密码模式。如果非易失性位NBSP和NBSN中的一个指定写状态，那么另一个就指定擦除状态，且不能进行写操作。

[0055] 在图1中显示了分别用于指定易失性位VB0到VBn的初始状态的非易失性位NB0到NBn，但在图3中将它们省略了。

[0056] 在例如加电时的初始状态中，通过非易失性位NBSP和NBSN的状态确定用于安全的易失性位VBS的状态。例如，当非易失性位NBSP和NBSN都指定擦除状态时，易失性位VBS也指定擦除状态，因此处于未锁定状态。结果，用于指定非易失性存储器10的保护状态的易失性位VB0到VBn将进入可写和可擦除状态。

[0057] 当非易失性位NBSP指定写状态时，易失性位VBS的初始状态也为写状态，且选择了密码模式。此时，用于指定非易失性存储器10的保护状态的易失性位VB0到VBn的状态被锁定，且不能进行写和擦除操作。只有在输入正确密码的情况下，用于安全的易失性位VBS才会被擦除，且易失性位VB0到VBn可写或可擦除。通过将易失性位VBS改变为写状态，可以再次选择密码模式。

[0058] 当非易失性位NBSN指定写状态时，易失性位VBS的初始状态为擦除状态，且选择了非密码模式。此时，用于指定非易失性存储器10的保护状态的易失性位VB0到VBn可写或可擦除。易失性位VBS可写或可擦除。通过将易失性位VBS改变为写状态，可以锁定易失性位VB0到VBn的状态。

[0059] 如上所述，当选择密码模式时，非易失性存储器10的保护状态被锁定。为了对非易失性存储器10的保护状态进行解锁，就必须擦除用于安全的易失性位VBS。此时，必须使用密码来进行认证。这可防止数据被第三方错误重写。

[0060] 现将描述本发明实施例的细节。

[0061] 下面将以闪存为例描述根据本发明实施例的半导体存储器的细节。

[0062] 图4显示的是闪存的部分结构。

[0063] 在该示例中，非易失性存储器由四个存储体(bank)21a、21b、21c和21d构成。

[0064] 存储体21a、21b、21c和21d各由多个扇区构成。

[0065] 现将描述存储体21c。以下描述也适用于存储体21a、21b和21d。

[0066] 存储体21c由与图1所示扇区相似的多个扇区0到n构成。闪存20还包括易失性位VB0到VBn，分别用于指定扇区0到n中的数据的保护状态。此外，闪存20还包括用于指定易失性位VB0到VBn的初始状态的非易失性位NB。在图1中，包括分别对应于易失性位VB0到VBn的非易失性位NB0到NBn。然而，在图4中，一个存储体只包含一个非易失性位NB。因此，一个存储体中的数据的保护的初始状态可由非易失性位NB的状态唯一地确定。此外，这可以节省空间。

[0067] 另外，闪存20还包括用于从外部输入数据或将数据输出到外部的输入输出缓存22、用于输入外部地址及用于将外部地址提供给内部的地址缓存/定序器(sequencer)23、用于根据由外部提供的控制信号和与指令相关的数据生成指令的指令解码器24、用于基于所生成的指令、地址信号等控制写、擦除操作等的状态控制部25、用于生成写或擦除操作所需电压的写/擦除电路26、用于根据安全级别指定数据的保护状态的锁定电路27、以及用于存储用于解锁数据保护状态的密码的密码存储部30。

[0068] 锁定电路27包括图3所示的用于安全的易失性位VBS和用于安全的非易失性位NBSP和NBSN。锁定电路27的细节将在后面进行描述。

[0069] 首先将描述在由锁定电路27指定的数据保护状态未被锁定的情况下，也就是说，在锁定信号为H(高)电平的情况下，在闪存20中进行的数据保护的操作。

[0070] 现将描述存储体21c中的数据的保护。以下描述也适用于存储体21a、21b和21d。

[0071] 在存储体21c中，易失性位VB0到VBn在例如加电时的初始状态由非易失性位NB的状态决定。也就是说，当非易失性位NB处于写状态(“1”)时，易失性位VB0到VBn也处于写状态。将该信息传送到状态控制部25，且忽略对存储体21c进行写或擦除的指令。结果，所有构成存储体21c的扇区0到n就受到保护。另一方面，当非易失性位NB处于擦除状态(“0”)时，易失性位VB0到VBn的初始状态也处于擦除状态。在这种情况下，所有构成存储体21c的扇区0到n就未受保护，并可进行写或擦除。

[0072] 可以根据来自外部的指令重写易失性位VB0到VBn。在这种情况下，可通过重写与地址缓存/定序器23生成的扇区地址相对应的易失性位VB0到VBn的状态来改变每个扇区0到n中的数据的保护状态。当再次加电时，它们将返回到初始状态。

[0073] 当由锁定电路27指定的数据保护状态被锁定时，也就是说，当锁定信号为低(L)电平时，易失性位VB0到VBn的状态将被锁定。这使得不能重写易失性位VB0到VBn的状态。为了进行解锁，状态控制部25必须通过将从外部输入的密码与例如存储在密码存储部30中的64位密码进行比较来进行认证。如果它们匹配，那么状态控制部25就通知锁定电路27，使其对由易失性位VB0到VBn指定的保护状态进行解锁(将锁定信号变为H电平)。

[0074] 现将描述非易失性位NB的细节。

[0075] 图5是非易失性位NB的电路图。

[0076] 非易失性位NB包括非易失性存储器单元40、输入用于允许写操作的写允许信号(它总是处于H电平)及在非易失性位NB被写时输入的NB写信号的NAND电路41、p沟道金属氧化物半导体(MOS)晶体管(pMOS)42和43、n沟道MOS晶体管(nMOS)44和45、以及反相器46。

[0077] 将来自NAND电路41的输出输入到pMOS 42的栅极。pMOS 42的一个输入输出端子(漏极或源极)与用于在编程时提供高电压的写/擦除电路26(没有显示)相连，pMOS42的另一个输入输出端子与非易失性存储器单元40的一个输入输出端子及nMOS 44的一个输入输出端子相连。非易失性存储器单元40的另一个输入输出端子接地。当将读信号输入到nMOS 44的栅极时，将非易失性存储器单元40的状态发送到nMOS 44的另一个输入输出端子，并通过nMOS 45(其在读信号输入其栅极时导通)及反相器46输出到易失性位VB0到VBn。在初始状态(例如加电)时输入这些读信号。

[0078] 当非易失性存储器单元40处于擦除状态(“0”)时，非易失性存储器单元40处于ON状态，因此处于L电平。当输入读信号时，处于L电平的该信号通过nMOS 44和45发送到反相器46，由反相器46转换为H电平，并输出。

[0079] 另一方面，当非易失性存储器单元40处于写状态(“1”)时，非易失性存储器单元40处于OFF状态。当将读信号输入到nMOS 44的栅极时，与pMOS 43的一个输入输出端子(其另一个输入输出端子连接到nMOS 44与45的连接点)相连的电源VCC被反相器46转换为L电平，并输出。

[0080] 当NB写信号由于从外部输入的指令变为H电平时，可对非易失性位NB进行写操作。此时，来自NAND电路41的输出变为L电平，pMOS 42导通，并对易失性存储器单元40施加高电压。因此，电子注入到易失性存储器单元40中，并且其进入写状态。

[0081] 在从工厂出货时，非易失性位NB处于擦除状态。通过对每个存储体进行非易失性位NB的写操作，用户可以根据系统选择易失性位VB0到VBn的最佳初始状态。

[0082] 通过设置非易失性位NB以使其只被写一次，并禁止擦除写过一次的非易失性位NB来提高安全性。

[0083] 图6是用于对第n个扇区进行数据保护的易失性位VB的电路图。

[0084] 易失性位VBn包括构成用于输入和保持来自非易失性位NB的输出的锁存电路的反相器50a和50b、nMOS 51，其一个输入输出端子与锁存电路的输入端相连，用于改变扇区n的保护状态的保护状态改变信号输入其栅极、反相器52，其一个输入输出端子与锁存电路的输出端相连，并转换保护状态改变信号、以及nMOS 53，转换后的保护状态改变信号输入到其栅极。此外，nMOS 51的另一个输入输出端子与nMOS 53的一个输入输出端子直接连接，并且这些端子与nMOS 54的一个输入输出端子相连，在输入第n个扇区的地址时nMOS54导通。nMOS 54的另一个输入输出端子与nMOS 55的一个输入输出端子相连，当来自锁定电路27的锁定信号位于H电平(未锁定状态)时，nMOS 55处于导通状态。nMOS 55的另一个输入输出端子接地。

[0085] 从反相器50a获得来自锁存电路的输出，并将其输入到nMOS 56的栅极。当来自锁存电路的输出为H电平时，第n个扇区受到保护。当来自锁存电路的输出为L电平时，第n个扇区未受保护。nMOS 56的一个输入输出端子与nMOS 57的一个输入输出端子相连，当第n个扇区的地址改变为H电平时，nMOS 57导通。从nMOS 57的另一个输入输出端子输出第n个易失性位VBn的状态。当来自该端子的输出为L电平时，第n个扇区受到保护。当来自该端子的输出为H电平时，第n个扇区未受保护。

[0086] 现将描述操作。

[0087] 在例如加电时的初始状态，读出非易失性位NB，并设置易失性位VBn的初始状态。

[0088] 当在写或擦除扇区n时选择了第n个扇区n(第n个扇区的地址为H电平)，并且锁存电路的输出为H电平时，易失性位VBn的输出就变为L电平。状态控制部25检测该信号，并忽略写或擦除扇区n的指令。另一方面，当锁存电路的输出为L电平时，易失性位VBn的输出就变为H电平。状态控制部25检测该信号。如果存在写或擦除扇区n的指令，那么状态控制部25就将它通知给写/擦除电路26，以进行写或擦除操作。

[0089] 当锁定信号为H电平时(未锁定状态)，可改变扇区n的保护状态。为了将扇区n的保护状态从保护状态改变为未保护状态，应该通过将保护状态改变信号改变为L电平将锁存电路的输出改变为L电平。

[0090] 为了将扇区n的保护状态从未保护状态改变为保护状态，应该通过将保护状态改变信号改变为H电平将锁存电路的输出改变为H电平。

[0091] 当锁定信号为L电平时，保护状态改变信号无效，并且不能改变扇区n的保护状态。

[0092] 如上所述，如果将用于改变扇区中的数据的保护状态的易失性位和用于确定易失性位的初始状态的非易失性位进行组合，那么数据的保护状态的改变不会涉及等待时间。此外，即使在接通或断开电源时，也可以保持每个区域(上述示例中的每个存储体)中的数据的保护状态。因此，可确保足够的安全性。

[0093] 现将描述锁定电路27的细节。

[0094] 锁定电路27包括图3所示的用于安全的易失性位VBS以及用于安全的非易失性位NBSP和NBSN。首先将描述非易失性位NBSP和NBSN。

[0095] 图7显示的是用于安全的非易失性位NBSP和NBSN的结构。

[0096] 用于安全的非易失性位包括用于非密码模式的非易失性位NBSN和用于密码模式的非易失性位NBSP。将从用于非密码模式的易失性位NBSN输出的写允许信号输入到用于密码模式的非易失性位NBSP。将非易失性位NBSP的输出不但作为锁定信号输入到用于安全的易失性位VBS，而且作为写允许信号再次输入到非易失性位NBSN。此外，非易失性位NBSP和NBSN与以上写/擦除电路26相连，并在写操作时为其提供高电压。此外，将在对非易失性位NBSN进行写操作时改变为H电平的NBSN写信号和在对非易失性位NBSP进行写操作时改变为H电平的NBSP写信号分别输入到非易失性位NBSN和NBSP。

[0097] 在出货时，非易失性位NBSN和NBSP均处于擦除状态。因此，以下描述是基于写允许信号处于H电平的假设给出的。

[0098] 现在，将描述非易失性位NBSN的电路结构。非易失性位NBSP的电路结构与非易失性位NBSN的电路结构相同。

[0099] 图8是显示非易失性位NBSN的电路结构的示例的电路图。

[0100] 非易失性位NBSN包括非易失性存储器单元60、输入写允许信号和NBSN写信号(在用于密码模式的非易失性位NBSP的情况下为NBSP写信号)的NAND电路61、pMOS 62和63、nMOS 64和65、以及构成锁存电路的反相器66a和66b。

[0101] 将来自NAND电路61的输出输入到pMOS 62的栅极。pMOS 62的一个输入输出端子与上述用于在写操作时提供高电压的写/擦除电路26相连，pMOS 62的另一个输入输出端子与非易失性存储器单元60的一个输入输出端子及nMOS 64的一个输入输出端子相连。非易失性存储器单元60的另一个输入输出端子接地。当将读信号输入到nMOS 64的栅极时，非易失性存储器单元60的状态被发送到nMOS 64的另一个输入输出端子，并通过nMOS
65(当读信号输入其栅极时导通)和锁存电路输出作为写允许信号(在非易失性位NBSP的情况下还有VBS锁定信号)。在例如加电时的初始状态下输入这些读信号。

[0102] 如上所述，非易失性位NBSN和NBSP的电路结构几乎与图5所示的非易失性位NB的电路结构相同。非易失性位NBSN和NBSP的操作也几乎与非易失性位NB的操作相同。因此，将省略非易失性位NBSN和NBSP的操作的详细描述。现将通过利用图7和8大致描述包含在锁定电路27中的非易失性位NBSN和NBSP的操作。

[0103] 在出货时，非易失性位NBSN和NBSP均处于擦除状态。因此，输出的VBS锁定信号处于H电平，数据的保护状态未锁定。

[0104] 为了设置非密码模式，通过来自外部的指令将输入到非易失性位NBSN的NBSN写信号改变为H电平。这将非易失性位NBSN置为写状态。结果，非易失性位NBSN的输出变为L电平，从非易失性位NBSP输出的VBS锁定信号变为H电平(即未锁定状态)。

[0105] 另一方面，为了设置密码模式，通过来自外部的信号将输入到非易失性位NBSP的NBSP写信号改变为H电平。这将非易失性位NBSP置为写状态。结果，从非易失性位NBSP输出的VBS锁定信号变为L电平(即锁定状态)。此时，输入到非易失性位NBSN的写允许信号变为L电平，因此禁止对非易失性位NBSN的写操作。

[0106] 如上所述，当非易失性位NBSN和NBSP之一处于写状态时，另一个就处于擦除状态。

[0107] 通过设置非易失性位NBSN和NBSP以使它们只被写一次，并禁止擦除已写了一次的非易失性位NBSN和NBSP来提高安全性。

[0108] 将从非易失性位NBSP输出的VBS锁定信号输入到用于安全的易失性位VBS。

[0109] 图9显示的是用于安全的易失性位VBS的电路结构的示例。

[0110] 易失性位VBS包括：nMOS 70，其在读信号输入其栅极时导通，从而通过一个输入输出端子从非易失性位NBSP输入VBS锁定信号、nMOS 71，其栅极与nMOS 70的另一个输入输出端子相连、反相器72，其反转nMOS70的输出、以及nMOS 73，反转后的信号输入其栅极。nMOS 71的一个输入输出端子与nMOS 73的一个输入输出端子直接相连，并且这些端子与nMOS 74的一个输入输出端子相连，当将读信号输入其栅极时，nMOS 74导通。

[0111] nMOS 71的另一个输入输出端子与由反相器75a和75b构成的锁存电路的输入端相连。nMOS 73的另一个输入输出端子与该锁存电路的输出端相连。nMOS 76的一个输入输出端子与该锁存电路的输入端相连，将密码撤销信号输入nMOS 76的栅极。nMOS 78的一个输入输出端子与该锁存电路的输出端相连，AND电路77的输出输入到nMOS 78的栅极，AND电路77得到VBS写信号与锁定信号的逻辑积。nMOS 76的另一个输入输出端子与nMOS78的另一个输入输出端子接地。

[0112] 易失性位VBS的输出从反相器75a的输出端子输出作为锁定信号。

[0113] 在初始状态，读信号为H电平，因此从非易失性位NBSP输入VBS锁定信号。当该VBS锁定信号为H电平时(未锁定状态及非密码模式)，H电平锁存在易失性位VBS中，并且从易失性位VBS输出的锁定信号也为表示未锁定状态的H电平。

[0114] 为了将该未锁定状态改变为锁定状态，应该从外部输入指令以将VBS写信号改变为H电平。通过这样的做法，nMOS 78导通，且锁定L电平。因此，锁定信号变为表示锁定状态的L电平。

[0115] 另一方面，当该VBS锁定信号处于L电平时(密码模式)，锁定L电平，并且从易失性位VBS输出的锁定信号也为表示锁定状态的L电平。

[0116] 为了将该锁定状态改变为未锁定状态，应该从外部输入指令以将用户输入的密码与用户预先在密码存储部30中设置的密码进行比较。如果它们匹配，那么密码撤销信号就变为H电平。由此，锁定H电平，并且锁定信号变为表示未锁定状态的H电平。

[0117] 如上所述，包含用于确定是否锁定数据的保护状态的易失性位，因此可提供两级安全性。如果数据的保护状态被锁定，那么为了解锁就必须进行密码认证。这将提高安全性。

[0118] 如上所述，在本发明中，将易失性位用于控制非易失性存储器中的数据的保护状态，并将非易失性位用于确定易失性位的初始状态。这使得能够快速改变数据的保护状态。此外，即使在接通或切断电源时，也可以保持每个区域的保护状态。因此，可确保足够的安全性。

[0119] 上述内容只说明了本发明的原理。另外，由于对于本领域的那些技术人员来说很容易进行多种改进和变化，所以不希望将本发明限定于如上所示和如上所述的结构和应用，因此，所有适当的改进及其等同物都可以认为落入所附权利要求及其等同物中的本发明范围之内。