读出放大器驱动器和包括该驱动器的半导体器件

摘要

提供一种读出放大器驱动器和包括这种读出放大器驱动器的半导体器件。该读出放大器驱动器输出用于启动读出放大器的启动信号，该读出放大器驱动器包括：第一反相器，它接收输入信号和输出在地电压和控制电压之间摆动的输出信号，所述控制电压由流过无效存储块中的至少一个晶体管的截止电流的量来确定；和第二反相器，它接收第一反相器的输出信号并延迟和缓冲第一反相器的输出信号，延迟和缓冲的时间周期与控制电压的电平成反比。激励启动信号的时间点根据控制电压的电平而变化。该半导体器件响应该启动信号而检测数据。

权利要求

1.一种读出放大器驱动器，它输出用于启动读出放大器的启动信号，该读出放大器驱动器包括：第一反相器，它接收输入信号和输出在地电压和控制电压之间摆动的输出信号，所述控制电压由流过无效存储块中的至少一个晶体管的截止电流的量来确定；和第二反相器，它接收第一反相器的输出信号并延迟和缓冲第一反相器的输出信号，延迟和缓冲的时间周期与控制电压的电平成反比。

2.根据权利要求1的读出放大器驱动器，其中激励启动信号的时间点根据控制电压的电平而变化。

3.根据权利要求1的读出放大器驱动器，其中第一反相器包括：第一上拉晶体管，它具有用于接收输入信号的栅极、用于接收与流过无效存储块中的至少一个晶体管的截止电流的量成反比的控制电压的第一电极和连接到第一反相器的输出端的第二电极；和第一下拉晶体管，它具有用于接收输入信号的栅极、连接到地电压的第一电极和连接到第一反相器的输出端的第二电极，并且第二反相器包括：

第二上拉晶体管，它具有连接到第一反相器的输出端的栅极、连接到电源电压的第一电极、和连接到第二反相器的输出端的第二电极；

第二下拉晶体管，它具有连接到第一反相器的输出端的栅极、第一电极、和连接到第二反相器的输出端的第二电极；

第一晶体管，它具有连接到第一反相器的第一上拉晶体管的第一电极的栅极、连接到地电压的第一电极和连接到第二下拉晶体管的第一电极的第二电极；和电容器，它连接在第二反相器的输出端和地电压之间。

4.根据权利要求3的读出放大器驱动器，还包括连接在第二下拉晶体管的第一电极和第一晶体管的第二电极之间的多个第二晶体管的至少一个，该多个第二晶体管的每个具有连接到第一反相器的第一电极的栅极。

5.根据权利要求4的读出放大器驱动器，其中从第二反相器的输出端输出用于启动读出放大器的读出放大器启动信号。

6.一种读出放大器驱动器，包括：串联连接的N个反相器，其中N个反相器中的第n-1个反相器用于接收输入信号以及输出在地电压和控制电压之间摆动的输出信号，所述控制电压由流过无效存储块中的至少一个晶体管的截止电流的量来确定，其包括：第一上拉晶体管，它具有用于接收输入信号的栅极、用于接收由流过多个晶体管的截止电流的量确定的控制电压的第一电极、和连接到第n-1个反相器的输出端的第二电极；和第一下拉晶体管，它具有用于接收输入信号的栅极、连接到地电压的第一电极和连接到第n-1个反相器的输出端的第二电极，并且N个反相器中的第n个反相器用于接收第n-1个反相器的输出信号并延迟和缓冲第n-1个反相器的输出信号，延迟和缓冲的时间周期与控制电压的电平成反比，其包括：第二上拉晶体管，它具有连接到第n-1个反相器的输出端的栅极、连接到电源电压的第一电极、和连接到第n个反相器的输出端的第二电极；

第二下拉晶体管，它具有连接到第n-1个反相器的输出端的栅极、第一电极和连接到第n个反相器的输出端的第二电极；

第一晶体管，它具有连接到第一上拉晶体管的第一电极的栅极、连接到地电压的第一电极、和连接到第二下拉晶体管的第一电极的第二电极；和电容器，它连接在第n个反相器的输出端和地电压之间，其中N为自然数，n为大于2的自然数。

7.根据权利要求6的读出放大器驱动器，其中N个反相器中的第n-2个反相器使时钟信号反相，从而产生输入信号，并且N个反相器当中的第n+1个反相器连接到第n个反相器的输出端。

8.根据权利要求6的读出放大器驱动器，还包括连接在第二下拉晶体管的第一电极和第一晶体管的第二电极之间的多个第二晶体管的至少一个，该多个第二晶体管的每个具有连接到第n-1个反相器的第一电极的栅极。

9.一种存储器件，包括：

包含多个存储单元的存储单元阵列；

延迟控制信号产生电路，利用由流过至少一个晶体管的截止电流的量确定的电压产生延迟控制信号；

读出放大器驱动器，它接收时钟信号，根据延迟控制信号的电压控制缓冲时钟信号的时间周期，和输出读出放大器启动信号；和读出放大器，它响应读出放大器启动信号而读出和放大存储单元阵列中的数据，其中读出放大器驱动器包括：

第一反相器，它接收时钟信号和输出在由截止电流确定的电压和地电压之间摆动的输出信号；和第二反相器，它接收第一反相器的输出信号并延迟和缓冲第一反相器的输出信号，延迟和缓冲的时间周期与由截止电流量确定的电压电平成反比。

10.根据权利要求9的存储器件，其中时钟信号被延迟的时间周期与延迟控制信号的电压成反比。

11.一种存储器件，包括：

包含多个存储单元的存储单元阵列；

延迟控制信号产生电路，利用由流过至少一个晶体管的截止电流的量确定的电压产生延迟控制信号；

读出放大器驱动器，它接收时钟信号，根据延迟控制信号的电压控制缓冲时钟信号的时间周期，和输出读出放大器启动信号；和读出放大器，它响应读出放大器启动信号而读出和放大存储单元阵列中的数据，其中该读出放大器驱动器包括：第一反相器，它将时钟信号转换成在与截止电流量成反比的电压和地电压之间摆动的信号，并输出该转换信号；和第二反相器，它连接到第一反相器，响应与截止电流量成反比的电压而控制第一反相器的输出信号被缓冲的时间周期，并输出读出放大器启动信号，其中第一反相器的输出信号被缓冲的时间周期与截止电流量成正比。

12.一种存储器件，包括：

包含多个存储单元的存储单元阵列；

延迟控制信号产生电路，它包括被预充电到预定电压的虚拟位线和补偿虚拟位线、分别连接到地电压的多个字线、和多个晶体管，每个晶体管具有连接到多个字线的相应字线的栅极和连接到虚拟位线的第一电极，该虚拟位线的电压根据由于流过多个晶体管的截止电流而产生的电压降来确定；

读出放大器驱动器，它接收时钟信号，根据虚拟位线的电压控制缓冲时钟信号被缓冲的时间周期，并输出读出放大器启动信号；和读出放大器，它响应读出放大器启动信号而读出和放大存储单元阵列中的数据，其中读出放大器驱动器包括：

第一反相器，它接收时钟信号并输出在虚拟位线的电压和地电压之间摆动的输出信号；和第二反相器，它接收第一反相器的输出信号并延迟和缓冲第一反相器的输出信号，延迟和缓冲的时间周期与虚拟位线的电压电平成反比。

13.根据权利要求12的存储器件，其中缓冲时钟信号的时间周期与虚拟位线的电压成反比。

14.一种存储器件，包括：

包含多个存储单元的存储单元阵列；

延迟控制信号产生电路，它具有被预充电到电源电压的第一电极、以及共同连接到地电压的栅极和第二电极；

读出放大器驱动器，它接收时钟信号，根据第一电极的电压控制缓冲时钟信号的时间周期，并输出读出放大器启动信号，其中该第一电极的电压根据流过无效存储块中至少一个晶体管的截止电流的量来确定；和读出放大器，它响应读出放大器启动信号而读出和放大存储单元阵列中的数据，其中读出放大器驱动器包括：

第一反相器，它接收时钟信号并输出在第一电极的电压和地电压之间摆动的输出信号；和第二反相器，它接收第一反相器的输出信号并延迟和缓冲第一反相器的输出信号，延迟和缓冲的时间周期与第一电极的电压的电平成反比。

15.一种输出用于启动读出放大器的启动信号的方法，包括：由第一反相器接收输入信号和输出在地电压和控制电压之间摆动的输出信号，其中控制电压与流过无效存储块中的至少一个晶体管的截止电流的量成反比；和由第二反相器接收输出信号，延迟和缓冲该输出信号，其中延迟和缓冲的时间周期与控制电压的电平成反比，并输出该启动信号。

16.根据权利要求15的方法，其中激励启动信号的时间点根据控制电压的电平而改变。

17.一种检测数据的方法，包括：

由延迟控制信号产生电路利用由流过至少一个晶体管的截止电流量确定的电压产生延迟控制信号；

由读出放大器驱动器接收时钟信号，根据延迟控制信号来控制缓冲时钟信号的时间周期，并输出读出放大器启动信号；和由读出放大器响应读出放大器启动信号而读出和放大存储单元阵列的数据，其中读出放大器启动信号产生步骤包括：

接收时钟信号和输出在由截止电流量确定的电压和地电压之间摆动的输出信号；和接收输出信号，延迟和缓冲输出信号，延迟和缓冲的时间周期与由截止电流量确定的电压的电平成反比，并输出读出放大器启动信号。

说明书

技术领域

本发明涉及一种半导体器件，特别涉及一种读出(sense)放大器驱动器及包括该读出放大器驱动器的半导体器件，该读出放大器驱动器不受在高温、快速工艺下制造的半导体器件中的截止电流的影响。此外，本发明还涉及一种不受截止电流影响的产生读出放大器启动信号的方法以及使用该读出放大器启动信号检测数据的方法。

背景技术

图1是在半导体器件中使用的常规存储单元的示意图。参见图1，存储单元10由一个晶体管11和一个电容器12构成。
通常，晶体管11具有连接到字线WL的栅极和连接到位线BL的一端。用于储存数据的电容器12连接在晶体管11的另一端和地电压源VSS之间。
随着深亚微米技术的发展，晶体管11的阈值电压降低了，从而提高了晶体管11的性能。这里，晶体管11的性能可以由可从处于导通状态的晶体管11流过的电流Idsat的量来表示。
然而，当晶体管11的阈值电压减小时，可从处于导通状态的晶体管11流过的电流(以下称为“导通电流”)电流增加，并且可流过处于截止状态的晶体管的漏电流(以下称为“截止电流”)的量增加。
截止电流一般根据电压变化或工艺类型而改变，例如根据工艺是否是快速工艺或慢速工艺而改变。这里，快速工艺是用于制造具有高导通电流Idsat的晶体管的工艺，慢速工艺是用于制造具有低导通电流Idsat的晶体管的工艺。
但是，在特殊条件下，例如，在高温、快速工艺下，截止电流Ioff增加到足以影响导通电流Idsat。特别是，在多个存储单元构成阵列的结构中、在高温、快速工艺期间考虑到导通电流Idsat和截止电流Ioff之间的差，通过降低存储单元的阈值电压获得的优点大大减少了。
当设计具有存储单元的存储器件时，由于这种截止电流导致在降低存储单元的阈值电压方面有限制。

发明内容

本发明提供一种读出放大器驱动器以及包括该读出放大器驱动器的半导体器件，其中考虑到截止电流，随着存储单元的阈值电压下降，在截止电流急剧增加的特殊条件下，例如在高温、快速工艺下，防止包括存储单元的半导体器件的整体性能由于截止电流而降低。
本发明提供一种不受截止电流影响的产生读出放大器启动信号的方法和使用该读出放大器启动信号检测数据的方法。
根据本发明的一个方案，提供一种读出放大器驱动器，它输出用于启动读出放大器的启动信号，该读出放大器驱动器包括：第一反相器，它接收输入信号和输出在地电压和控制电压之间摆动的输出信号，该控制电压由流过无效存储块中的至少一个晶体管的截止电流的量来确定；和第二反相器，它接收第一反相器的输出信号并延迟和缓冲第一反相器的输出信号，延迟和缓冲的时间周期与控制电压的电平成反比。
激励启动信号时的时间点可以根据控制电压的电平而改变。
根据本发明的另一方案，提供一种读出放大器驱动器，包括：用于接收输入信号的第一反相器和用于接收第一反相器的输出信号并缓冲第一反相器的输出信号的第二反相器，其中第一反相器包括：第一上拉晶体管，它具有用于接收输入信号的栅极、用于接收与流过无效存储块中的至少一个晶体管的截止电流的量成反比的控制电压的第一电极、和连接到第一反相器的输出端的第二电极；和第一下拉晶体管，它具有用于接收输入信号的栅极、连接到地电压的第一电极、和连接到第一反相器的输出端的第二电极，并且第二反相器包括：第二上拉晶体管，它具有连接到第一反相器的输出端的栅极、连接到电源电压的第一电极、和连接到第二反相器的输出端的第二电极；第二下拉晶体管，它具有连接到第一反相器的输出端的栅极、第一电极和连接到第二反相器的输出端的第二电极；第一晶体管，它具有连接到第一反相器的第一上拉晶体管的第一电极的栅极、连接到地电压的第一电极、和连接到第二下拉晶体管的第一电极的第二电极；和电容器，它连接在第二反相器的输出端和地电压之间。
该读出放大器驱动器还可包括连接在第二下拉晶体管的第一电极和第一晶体管的第二电极之间的第二晶体管，第二晶体管具有连接到第一反相器的第一电极的栅极。在一个实施例中，从第二反相器的输出端输出用于启动读出放大器的读出放大器启动信号。
根据本发明的另一方案，提供一种读出放大器驱动器，包括：串联连接的N(自然数)个反相器，其中N个反相器中的第n-1个(n是大于2的自然数)反相器用于接收输入信号以及输出在地电压和控制电压之间摆动的输出信号，所述控制电压由流过无效存储块中的至少一个晶体管的截止电流的量来确定，其包括：第一上拉晶体管，它具有用于接收输入信号的栅极、用于接收由流过多个晶体管的截止电流的量确定的控制电压的第一电极、和连接到第n-1个反相器的输出端的第二电极；和第一下拉晶体管，它具有用于接收输入信号的栅极、连接到地电压的第一电极、和连接到第n-1个反相器的输出端的第二电极，并且N个反相器中的第n个反相器用于接收第n-1个反相器的输出信号并缓冲第n-1个反相器的输出信号，延迟和缓冲的时间周期与控制电压的电平成反比，其包括：第二上拉晶体管，它具有连接到第n-1个反相器的输出端的栅极、连接到电源电压的第一电极、和连接到第n个反相器的输出端的第二电极；第二下拉晶体管，它具有连接到第n-1个反相器的输出端的栅极、第一电极、和连接到第n个反相器的输出端的第二电极；第一晶体管，它具有连接到第一上拉晶体管的第一电极的栅极、连接到地电压的第一电极、和连接到第二下拉晶体管的第一电极的第二电极；和电容器，它连接在第n个反相器的输出端和地电压之间。
在一个实施例中，N个反相器中的第n-2个反相器使时钟信号反相，从而产生输入信号，N个反相器当中的第n+1个反相器连接到第n个反相器的输出端.该读出放大器驱动器还可包括连接在第二下拉晶体管的第一电极和第一晶体管的第二电极之间的第二晶体管，该第二晶体管具有连接到第n-1个反相器的第一电极的栅极.
根据本发明的再一方案，提供一种存储器件，包括：包含多个存储单元的存储单元阵列；延迟控制信号产生电路，利用由流过至少一个晶体管的截止电流的量确定的电压产生延迟控制信号；读出放大器驱动器，它接收时钟信号，根据延迟控制信号的电压来控制缓冲时钟信号的时间周期，和输出读出放大器启动信号；和读出放大器，它响应读出放大器启动信号读出和放大存储单元阵列中的数据。该读出放大器驱动器可包括：第一反相器，它接收时钟信号和输出在由截止电流量确定的电压和地电压之间摆动的输出信号；和第二反相器，它接收第一反相器的输出信号并延迟和缓冲第一反相器的输出信号，延迟和缓冲的时间周期与由截止电流量确定的电压电平成反比。
在一个实施例中，时钟信号被延迟的时间周期与延迟控制信号的电压成反比。
根据本发明的再一方案，提供一种存储器件，包括：包含多个存储单元的存储单元阵列；延迟控制信号产生电路，利用由流过至少一个晶体管的截止电流的量确定的电压产生延迟控制信号；读出放大器驱动器，它接收时钟信号，根据延迟控制信号的电压来控制缓冲时钟信号的时间周期，和输出读出放大器启动信号；和读出放大器，它响应读出放大器启动信号读出和放大存储单元阵列中的数据。该读出放大器驱动器包括：第一反相器，它将时钟信号转换成在与截止电流量成反比的电压和地电压之间摆动的信号，并输出该转换信号；和第二反相器，它连接到第一反相器，响应与截止电流量成反比的电压而控制第一反相器的输出信号被缓冲的时间周期，并输出读出放大器启动信号。第一反相器的输出信号被缓冲的时间周期与截止电流量成正比。
根据本发明的又一方案，提供一种存储器件，包括：包含多个存储单元的存储单元阵列；延迟控制信号产生电路，它包括被预充电到预定电压的虚拟位线和补偿虚拟位线、分别连接到地电压的多个字线、和多个门晶体管，每个门晶体管具有连接到多个字线的相应字线的栅极、和连接到虚拟位线的第一电极，该虚拟位线的电压根据由于流过多个门晶体管的截止电流而产生的电压降来确定；读出放大器驱动器，它接收时钟信号，根据虚拟位线的电压控制缓冲时钟信号的时间周期，并输出读出放大器启动信号；和读出放大器，它响应读出放大器启动信号而读出和放大存储单元阵列中的数据。该读出放大器驱动器可包括：第一反相器，它接收时钟信号并输出在虚拟位线电压和地电压之间摆动的输出信号；和第二反相器，它接收第一反相器的输出信号并延迟和缓冲第一反相器的输出信号，延迟和缓冲的时间周期与虚拟位线的电压的电平成反比。
在一个实施例中，缓冲时钟信号的时间周期与虚拟位线的电压成反比。
根据本发明的另一方案，提供一种存储器件，包括：包含多个存储单元的存储单元阵列；延迟控制信号产生电路，它具有被预充电到电源电压的第一电极、以及共同连接到地电压的栅极和第二电极，其中该第一电极的电压根据流过无效存储块中至少一个晶体管的截止电流的量来确定；读出放大器驱动器，它接收时钟信号，根据第一电极的电压控制缓冲时钟信号的时间周期，并输出读出放大器启动信号；和读出放大器，它响应读出放大器启动信号而读出和放大存储单元阵列中的数据.在一个实施例中，该读出放大器驱动器包括：第一反相器，它接收时钟信号并输出在第一电极的电压和地电压之间摆动的输出信号；和第二反相器，它接收第一反相器的输出信号并延迟和缓冲第一反相器的输出信号，延迟和缓冲的时间周期与第一电极的电压的电平成反比.
根据本发明的再一方案，提供一种输出用于启动读出放大器的启动信号的方法，包括：由第一反相器接收输入信号和输出在地电压和控制电压之间摆动的输出信号，其中控制电压与流过无效存储块中的至少一个晶体管的截止电流的量成反比；和由第二反相器接收输出信号，延迟和缓冲该输出信号，其延迟和缓冲的时间周期与控制电压的电平成反比，并输出该启动信号。
在一个实施例中，激励启动信号的时间点根据控制电压的电平而改变。
根据本发明的另一个方案，提供一种检测数据的方法，包括：由延迟控制信号产生电路利用由流过至少一个晶体管的截止电流量确定的电压来产生延迟控制信号；由读出放大器驱动器接收时钟信号，根据延迟控制信号控制缓冲时钟信号的时间周期，并输出读出放大器启动信号；和由读出放大器响应读出放大器启动信号而读出和放大存储单元阵列中的数据。读出放大器启动信号产生步骤可包括：接收时钟信号和输出在由截止电流量确定的电压和地电压之间摆动的输出信号；和接收输出信号，延迟和缓冲输出信号，延迟和缓冲的时间周期与由截止电流量确定的电压的电平成反比，并输出读出放大器启动信号。

附图说明

通过下面结合附图中所示本发明优选实施例的具体说明使本发明的前述和其它目的、特点和优点更明显，其中附图中相同的参考字符表示相同的部件。附图不是按尺寸比例绘制的，重点在于表示本发明的原理。
图1是在半导体存储器件中使用的常规存储单元的示意图。
图2是包括常规读出放大器驱动器的半导体器件的方框图。
图3是表示图2中所示的读出放大器驱动器的输入/输出波形的时序图。
图4是图2中所示读出放大器驱动器的方框图。
图5是图3中所示的读出放大器驱动器的反相器的详细电路图。
图6是根据本发明的包括读出放大器驱动器的半导体器件的方框图。
图7是表示图6中所示读出放大器驱动器的输入/输出波形的时序图。
图8是根据本发明优选实施例的图6中所示读出放大器驱动器的延迟控制信号产生电路的电路图。
图9是图6中所示读出放大器驱动器的第一例子的电路图。
图10是图6中所示读出放大器驱动器的第二例子的电路图。
图11是表示根据常规n沟道金属氧化物半导体(NMOS)晶体管的Vds/Vgs变化而产生的导通电流变化的曲线，其中Vds表示晶体管的漏极和源极之间的电压，Vgs表示晶体管的栅极和源极之间的电压。
图12是由表示常规读出放大器驱动器的节点的波形和根据本发明优选实施例的读出放大器驱动器的节点的波形的几个图构成。

具体实施方式

图2是包括常规读出放大器驱动器的半导体器件的方框图。参见图2，半导体器件200包括存储单元阵列201、读出放大器驱动器250和读出放大器270。
存储单元阵列201包括第一存储块210和第二存储块230。存储单元阵列201由多个晶体管211-1、211-2、211-3、…211-n、219-1、291-2、…219-n和多个数据储存电路215-1、215-2、215-3、…215-n构成。
假设图2中所示的存储单元阵列201被构成为主要受行方向的截止电流的影响。
多个数据储存电路215-1、215-2、215-3、…215-n是分别包括两个反相器的锁存器。
每个反相器是互补金属氧化物半导体(CMOS)反相器，它包括串联连接的一个P沟道金属氧化物半导体(PMOS)晶体管和一个N沟道金属氧化物半导体(NMOS)晶体管。
读出放大器驱动器250接收时钟信号CK并在经过预定时间周期之后产生用于启动读出放大器270的读出放大器启动信号SENSE。
读出放大器270响应读出放大器启动信号SENSE而读出和放大位线BL和补偿位线BLB之间的电压差。
例如，假设位线BL的电压VBL和补偿位线BLB的电压VBLB被预充电到电源电压VDD，每个节点217-1、213-2、213-3、…213-n的电压为0V，并且每个节点213-1、217-2、217-3、…217-n的电压为电源电压VDD。这里，当只激励多个字线WL1、WL2、WL3…WLn当中的一个字线WL1时，补偿位线BLB的电压VBLB如在等式1中那样表示。
[等式1]
VBLB＝VDD-ΔV1
这里，ΔV1表示由于导通电流Idsat产生的电压降。导通电流Idsat经过晶体管219-1和反相器IN1的NMOS晶体管流到地电压。因此，ΔV1的大小由导通电流Idsat确定。
在这种情况下，位线BL的电压VBL像等式2中那样表示。
[等式2]
VBL＝VDD-ΔV2
这里，ΔV2表示由于截止电流Ioff产生的电压降。在这种情况下，假设流过第二存储块230的晶体管211-2、211-3、…、211-n的所有截止电流是相同的。
截止电流Ioff经过晶体管211-2、211-3、…、211-n(自然数)和反相器的NMOS晶体管流到地电压。因此，ΔV2的大小由截止电流确定。结果是，第一存储块210是有效块，第二块230是无效块。
在激励字线WL1之后，当在位线BL的电压VBL和补偿位线BLB的电压VBLB之间产生如等式3中所示的电压差VD时，读出放大器驱动器250产生读出放大器启动信号SENSE。
[等式3]
VD＝VBL-VBLB＝ΔV1-ΔV2
因此，半导体器件的性能例如数据访问时间由形成电压差VD所需的时间周期来确定。这里，电压差VD表示半导体器件的余量(margin)。
当使用深亚微米技术制造晶体管时，如果晶体管的阈值电压下降，则导通电流Idsat和截止电流Ioff都增加。
由于在高温快速工艺中截止电流Ioff增加到超过导通电流Idsart，则形成电压差VD所需的时间周期更长.这样，具有在高温快速工艺中制造的晶体管的半导体器件的余量减少了.
图3是表示图2中所示读出放大器驱动器的输入/输出波形的时序图。参见图3，时间T表示从激励字线WL1直到激励读出放大器启动信号SENSE的时间周期。时间T由半导体制造者确定并且是常数。
例如，假设形成100mv的电压差VD所需的时间T是100ms。即使由于截止电流Ioff增加而使形成100mv的电压差VD所需的时间增加到150ms，由于字线WL1被激励，使得在100ms之后读出放大器启动信号SENSE仍被无条件地激励。
这样，由于在位线BL的电压VBL和补偿位线BLB的电压VBLB不足以被评估的条件下激励读出放大器270，读出放大器270不能检测位线BL和补偿位线BLB上的准确数据，由此降低了读出放大器270的性能。
图4是图2中所示读出放大器驱动器的方框图。参见图4，读出放大器驱动器250包括串联连接的多个反相器251-258。读出放大器驱动器250缓冲时钟信号CK并产生读出放大器启动信号SENSE。
这里，每个反相器253和255将输入到输入端的输入信号延迟预定时间周期，并向输出端输出延迟信号。延迟时间在制造每个反相器253和255的时候来确定。
图5是图4中所示读出放大器驱动器中的每个反相器253和255的详细电路图。参见图4和5，输入信号CK’被输入到PMOS晶体管P1和NMOS晶体管N1的栅极，并且多个晶体管P1、N1、N2、N3和N4串联连接在电源电压VDD和地电压源VSS之间。
此外，电源电压VDD被输入到每个NMOS晶体管N2、N3和N4的栅极。由NMOS晶体管构成的电容器C1和C2连接到反相器253的输出端NOD。因此，延迟时间由串联连接的NMOS晶体管N2、N3和N4的导通电阻和电容器C1和C2的电容确定。
图6是根据本发明的包括读出放大器驱动器的半导体器件的方框图。参见图6，半导体器件500包括存储单元阵列201、延迟控制信号产生电路530、读出放大器驱动器550和读出放大器570。
存储单元阵列201的结构和操作与图2中所示的存储单元阵列的相同。为便于说明，所示的存储单元阵列201包括连接到一个位线BL和一个补偿位线BLB的多个存储单元。
延迟控制信号产生电路530包括虚拟位线DBL、补偿虚拟位线DBLB、多个虚拟字线DWL1到DWLn、多个门晶体管501-1到501-n和509-1到509-n以及多个储存电路505-1到505-n。
多个虚拟字线DWL1到DWLn分别连接到地电压VSS。当半导体器件500执行预充电操作时，虚拟位线DBL和补偿虚拟位线DBLB被预充电到电源电压VDD。
假设节点503-1到503-n各连接到地电压VSS，并且各节点507-1到507-n的电压等于电源电压VDD，并且流过多个门晶体管501-1到501-n的截止电流Ioff相同。
每个晶体管501-1到501-n具有连接到字线DWL1、DWL2、DWL3、…、DWLn当中的相应虚拟字线的栅极和连接到虚拟位线DBL的第一电极。
虚拟位线DBL的电压VDBL由因流过多个晶体管501-1到501-n的截止电流Ioff的总和而产生的电压降来确定。就是说，虚拟位线DBL的电压VDBL由等式4表示。
[等式4]
VDBL＝VDD-ΔV3
这里，ΔV3表示由于流过多个晶体管501-1到501-n的截止电流的总和而产生的电压降。优选ΔV3基本上等于或近似于ΔV2。虚拟位线DBL的电压VDBL被称为控制电压或延迟控制信号DCTR。
读出放大器驱动器550接收时钟信号CK，并根据控制电压DCTR控制激励读出放大器启动信号NSENSE时的时间点。即，读出放大器驱动器550接收时钟信号CK，根据控制电压DCTR控制缓冲时钟信号CK的时间周期，并输出读出放大器启动信号NSENSE。
读出放大器570响应读出放大器启动信号NSENSE而读出和放大在存储单元阵列201的第一存储块210中储存的数据。
图7是表示图6中所示读出放大器驱动器的输入/输出波形的时序图。参见图6和7，在已经激励字线WL1的预定时间周期之后，读出放大器驱动器550输出被激励的读出放大器启动信号NSENSE。这里，ΔT表示根据延迟控制信号DCTR的电平而改变的延迟时间。
例如，假设形成100mv电压差VD所需的时间T为100ms。当由于截止电流Ioff增加而使形成100mv电压差VD所需的时间增加到150ms时，在字线WL1被激励150ms之后，根据本发明的读出放大器驱动器激励读出放大器启动信号NSENSE。
由于在位线BL的电压VBL’和补偿位线BLB的电压VBLB’足以被评估之后，读出放大器570被激励，读出放大器270可准确地检测位线BL上的数据和补偿位线BLB上的数据。
图8是根据本发明优选实施例的图6中所示读出放大器驱动器中的延迟电路信号产生电路的电路图。参见图8，延迟控制信号产生电路530由一个晶体管533构成，晶体管533具有沟道宽度与长度比的大β比。晶体管533具有连接到地电压VSS的栅极和第二电极以及用于产生延迟控制信号DCTR的第一电极。
优选地，第一电极的电压等于位线BL的电压VBL’或虚拟位线DBL的电压VDBL。
图9是图6中所示读出放大器驱动器的第一例子的电路图。参见图9，读出放大器驱动器550包括串联连接的多个反相器551、553、555和557。多个反相器的数量优选是偶数个。
读出放大器驱动器550接收时钟信号CK，根据延迟控制信号DCTR的电压，控制缓冲时钟信号CK的时间周期，并输出读出放大器启动信号NSENSE。
反相器551由串联连接在电源电压VDD和地电压VSS之间的一个PMOS晶体管551-1和一个NMOS晶体管551-2构成。
反相器553由一个PMOS晶体管553-1和一个NMOS晶体管553-2构成。每个MOS晶体管553-1和553-2具有连接到反相器551的输出端551-3的栅极。
延迟控制信号DCTR被输入到上拉晶体管553-1的源极。因此，输出端553-3的上拉电平由延迟控制信号DCTR确定。即，反相器553的输出信号在控制电压DCTR和地电压VSS之间摆动。控制电压DCTR与流过至少一个晶体管的截止电流量成反比，即与流过处于截止状态的至少一个晶体管的漏电流量成反比。
反相器555控制缓冲时间.每个MOS晶体管555-1和555-2具有连接到反相器553的输出端553-3的栅极.由于延迟控制信号DCTR被输入到串联连接的NMOS晶体管555-4、555-5和555-6的每个栅极，因此流过NMOS晶体管555-4、555-5和555-6的导通电流由延迟控制信号DCTR确定.
电容器C1和C2分别连接在输出端555-3和地电压VSS之间。每个电容器C1和C2可由NMOS晶体管构成。因此，反相器555的时间常数由串联连接的NMOS晶体管555-4、555-5和555-6的导通电阻以及电容器C1和C2的电容确定。结果是，反相器555可响应延迟控制信号DCTR而控制输入到反相器555的信号的缓冲时间。
反相器557由串联连接在电源电压VDD和地电压VSS之间的一个PMOS晶体管557-1和一个NMOS晶体管557-2构成。每个MOS晶体管557-1和557-2具有连接到反相器555的输出端555-3的栅极。反相器557的输出端557-3的信号是读出放大器启动信号NSENSE。
图10是图6中所示读出放大器驱动器的第二例子的电路图。参见图10，读出放大器驱动器550包括串联连接的多个反相器810-880。
读出放大器驱动器550接收时钟信号CK，响应延迟控制信号DCTR而将该时钟信号CK延迟预定时间周期并输出GAI  读出放大器启动信号NSENSE。
反相器810由串联连接在电源电压VDD和地电压VSS之间的一个PMOS晶体管811和一个NMOS晶体管813构成。时钟信号CK被输入到每个MOS晶体管811和813的栅极。反相器810输出在电源电压VDD和地电压VSS之间摆动的输出信号。
反相器820由串联连接在电源电压VDD和地电压VSS之间的一个PMOS晶体管821和一个NMOS晶体管823构成。每个MOS晶体管821和823具有连接到反相器810的输出端815的栅极。反相器820输出在电源电压VDD和地电压VSS之间摆动的输出信号。
反相器830由串联连接在电源电压VDD和地电压VSS之间的多个MOS晶体管831、833、834、835和836构成。
每个MOS晶体管831和833具有连接到反相器820的输出端825的栅极。NMOS晶体管833连接到输出端832和NMOS晶体管834的漏极。
延迟控制信号DCTR被输入到每个NMOS晶体管834、835和836的栅极，因此，流过NMOS晶体管834、835和836的导通电流由延迟控制信号DCTR确定。
电容器837和838各连接在输出端832和地电压VSS之间，并可由NMOS晶体管构成。
因此，反相器830的延迟时间由串联连接的NMOS晶体管834、835和836的电阻以及电容器837和838的电容确定。反相器830输出在电源电压VDD和地电压VSS之间摆动的输出信号。
反相器840由串联连接的一个PMOS晶体管841和一个NMOS晶体管843构成。每个MOS晶体管841和843具有连接到反相器830的输出端832的栅极。延迟控制信号DCTR被输入到PMOS晶体管841的源极。NMOS晶体管843连接在输出端842和地电压之间。
反相器850由串联连接在电源电压VDD和地电压VSS之间的多个MOS晶体管851、853、854、855和856构成。
每个MOS晶体管851和853具有连接到反相器840的输出端842的栅极。PMOS晶体管851连接在电源电压VDD和输出端852之间。NMOS晶体管853连接到输出端852和NMOS晶体管854的漏极。
延迟控制信号DCTR被输入到每个NMOS晶体管854、855和856的栅极.这样，流过NMOS晶体管854、855和856的导通电流由延迟控制信号DCTR确定.
电容器857和858分别连接在输出端852和地电压VSS之间，并可由NMOS晶体管构成。
因而，反相器850的延迟时间由串联连接的NMOS晶体管854、855和856的电阻以及电容器857和858的电容确定。反相器850输出在电源电压VDD和地电压VSS之间摆动的输出信号。
反相器860由串联连接的一个PMOS晶体管861和一个NMOS晶体管863构成。每个MOS晶体管861和863具有连接到反相器850的输出端852的栅极。延迟控制信号DCTR被输入到PMOS晶体管861的源极。NMOS晶体管863连接在输出端dCK4和地电压之间。
反相器870的输入端连接到反相器860的输出端dCK4。反相器880将反相器870的输出信号反相并输出读出放大器启动信号NSENSE。
图11是表示根据常规NMOS晶体管的Vds/Vgs变化而产生的导通电流变化的曲线，其中Vds表示晶体管的漏极和源极之间的电压，Vgs表示晶体管的栅极和源极之间的电压。参见图11，电压Vds是常数，电压Vgs越低，导通电流Idsat越低。
参见图6、10和11，当截止电流Ioff很低时，具有电源电压VDD电平的虚拟位线DBL的电压VDBL被输送到反相器840和860的输出端842和dCK4。
然而，当截止电流Ioff很高时，具有VDD-ΔV3值的虚拟位线DBL的电压VDBL被输送给反相器840和860的输出端842和dCK4。在这种情况下，施加于串联连接的晶体管834、835和836的每个栅极以确定读出放大器驱动器550的延迟时间的电压变得低于电源电压VDD。
由于流过串联连接的晶体管834、835和836的导通电流Idsat降低了，因此读出放大器驱动器550的延迟时间增加。
图12是由表示常规读出放大器驱动器的节点的波形和根据本发明的读出放大器驱动器的节点的波形的几个图构成的示意图。
在图12中，图(a)表示图4中所示读出放大器驱动器250的节点的波形。图(b)表示图10中所示读出放大器驱动器550的节点的波形。
下面参照图12中的图(a)和(b)介绍截止电流很高的情况。如图(b)所示，由于虚拟位线DBL的电压VDBL保持为VDD-ΔV3值，因此反相器860的输出端dCK4的输出信号不会达到电源电压VDD。
部分A到部分A’之间的位置差表示由延迟控制信号产生电路530和读出放大器驱动器550延迟了预定时间。
图(a)表示图2中所示的位线的电压VBL和补偿位线的电压VBLB的波形以及图6中所示的位线的电压VBL’和补偿位线的电压VBLB’的波形。
如上所述，根据本发明的读出放大器驱动器可根据截止电流的电平来控制激励读出放大器启动信号的时间点，因而，可以增加存储余量和提高响应读出放大器启动信号而被激励的读出放大器的性能。
可以提高包括根据本发明的读出放大器驱动器的存储器件的性能。前面已经结合本发明的典型实施例具体表示和介绍了本发明，本领域普通技术人员应该理解在不脱离由所附权利要求书限定的本发明的精神和范围的情况下可以在形式和细节上进行各种改变。
相关申请
本申请要求于2003年6月25日在韩国知识产权局申请的韩国专利申请No.2003-41448的优先权，这里引证该全部公开仅供参考。