公开了一种包括锁定检测的锁相环电路。该锁相环电路包括锁定检测电路。该锁定检测电路包括锁定检测启动信号发生器、锁定检测时钟发生器以及锁定检测信号发生器。当上信号和下信号的脉冲宽度达到一个预定值时，该锁定检测启动信号发生器生成锁定检测启动信号。该锁定检测时钟发生器生成基于该上信号和下信号的锁定检测时钟信号。该锁定检测信号发生器对该锁定检测时钟信号进行计数，并生成该锁定检测信号。该锁相环电路能够区分其操作范围并在该相位锁定结束时输出锁定检测信号。
1.一种包括相位频率检测器和压控振荡器的锁相环电路内的锁定检测电路，包括：锁定检测启动信号发生器，被配置成接收由相位频率检测器生成的上信号和下信号，以便当该上信号或下信号的脉冲宽度达到预定值时，生成锁定检测启动信号；
锁定检测时钟发生器，被配置成接收该上信号和下信号，以基于该上信号和下信号生成锁定检测时钟信号；以及锁定检测信号发生器，被配置成从锁定检测启动信号发生器接收锁定检测启动信号而从锁定检测时钟发生器接收锁定检测时钟信号，并对该锁定检测时钟信号计数，以生成表示该锁相环电路的锁定状态的锁定检测信号。
NOR电路，被配置成接收该上信号和下信号，以执行逻辑“NOR”操作，从而生成时钟信号；
延迟电路，被配置成接收该时钟信号以延迟该时钟信号；以及触发器，包括用于接收延迟后的时钟信号的输入端，用于接收时钟信号的时钟端，以及用于输出锁定检测启动信号的反相输出端，其中该锁定检测时钟发生器包括：
第一闩锁电路，被配置成接收并闩锁该上信号和下信号，以输出第一输出信号和第二输出信号；以及第二闩锁电路，被配置成接收并闩锁该第一输出信号和该第二输出信号，以生成锁定检测时钟信号，其中该锁定检测信号发生器包括至少一个由该锁定检测时钟信号控制的级联连接的触发器。
2.根据权利要求1的锁定检测电路，其中该锁定检测电路调节由延迟电路生成的延迟时间，以控制锁定检测时间和该锁定检测电路的精度。
3.根据权利要求1的锁定检测电路，其中当通过减少由延迟电路生成的延迟时间而使该锁相环电路的输出频率接近目标值时，该锁定检测电路生成锁定检测信号。
4.根据权利要求1的锁定检测电路，其中第一和第二闩锁电路都包括两个NAND电路，这两个NAND电路中的每一个的一个输入端耦合到这两个NAND电路的另一个的输出端。
5.根据权利要求1的锁定检测电路，其中每一个触发器是由锁定检测启动信号清零的。
6.根据权利要求1的锁定检测电路，其中该锁定检测信号发生器包括三个串联连接的触发器。
7.根据权利要求1的锁定检测电路，其中第一触发器的一个输入端接收逻辑“1”信号，跟在第一级触发器后面的触发器的每个输入端接收前级触发器的一个输出信号。
8.根据权利要求7的锁定检测电路，其中逻辑“1”信号可以是电源电压。
9.根据权利要求7的锁定检测电路，其中该锁定检测启动信号可以由复位信号来清零，而逻辑“1”信号可以是该复位信号的反相信号。
相位频率检测器，被配置成生成表示基准信号和反馈信号之间的相位差的上信号和下信号；
电荷泵，被配置成接收来自相位频率检测器的上信号和下信号，以输出响应该上信号或下信号的状态的DC电压信号；
环路滤波器，被配置成整合该电荷泵的输出信号，以生成复合信号；
压控振荡器，被配置成接收来自该环路滤波器的复合信号并生成振荡信号，该振荡信号的频率是根据该复合信号的DC电平来控制的；
锁定检测启动信号发生器，被配置成接收由相位频率检测器生成的上信号和下信号，以当它们的脉冲宽度达到一个预定值时生成锁定检测启动信号；
锁定检测时钟发生器，被配置成接收该上信号和下信号，以基于该上信号和下信号生成锁定检测时钟信号；以及锁定检测信号发生器，被配置成从锁定检测启动信号发生器接收锁定检测启动信号，而从锁定检测时钟发生器接收锁定时钟信号，并对该锁定检测时钟数进行计数，以生成锁定检测信号，其中该锁定检测启动信号发生器包括：
NOR电路，被配置成接收该上信号和该下信号并执行一个“NOR”操作来生成时钟信号；
延迟电路，被配置成接收时钟信号以将该时钟信号延迟一确定的时间；以及触发器，包括用于接收该延迟后的时钟信号的输入端，用于接收时钟信号的时钟端，以及用于输出该锁定检测启动信号的反相输出端，其中，该锁定检测时钟发生器包括：
第一闩锁电路，被配置成接收并闩锁上信号和上信号，以输出第一输出信号和第二输出信号；以及第二闩锁电路，被配置成接收并闩锁第一输出信号和第二输出信号，以生成锁定检测时钟信号，其中该锁定检测信号发生器包括至少一个由该锁定检测时钟信号控制的级联连接的触发器。
11.根据权利要求10的锁相环电路，进一步包括分频器，被配置成基于该压控振荡器的高频输出信号生成低频反馈信号。
12.根据权利要求10的锁相环电路，其中该锁定检测电路调节由延迟电路生成的延迟时间，以控制锁定检测时间以及该锁定检测电路的精度。
13.根据权利要求10的锁相环电路，其中，当通过减少由该延迟电路生成的延迟时间使得该锁相环电路的输出频率接近目标值时，该锁定检测电路生成该锁定检测信号。
14.根据权利要求10的锁相环电路，其中第一和第二闩锁电路都包括两个NAND电路，这两个NAND电路中的每一个的一个输入端耦合到这两个NAND电路的另一个的输出端。
15.根据权利要求10的锁相环电路，其中每一个触发器是由该锁定检测启动信号清零的。
16.根据权利要求10的锁相环电路，其中该锁定检测信号发生器包括三个串联连接的触发器。
17.根据权利要求10的锁相环电路，其中第一触发器的输入端接收逻辑“1”信号，而跟在第一级触发器后面的触发器的每一个输入端接收前级触发器的输出信号。
18.根据权利要求17的锁相环电路，其中该逻辑“1”信号可以是电源电压。
19.根据权利要求17的锁相环电路，其中该锁定检测启动信号发生器可以由复位信号来清零，而该逻辑“1”信号可以是该复位信号的反相信号。
接收基于基准信号和反馈信号之间的相位差生成的上信号和下信号，从而当该上或下信号的脉冲宽度达到一个预定值时，生成锁定检测启动信号；
接收该锁定检测启动信号和该锁定检测时钟信号，以对该锁定检测时钟信号计数，从而生成锁定检测信号。
21.根据权利要求20的锁相环电路的锁定检测方法，其中锁定检测启动信号是通过下列步骤来生成的：对该上信号和下信号执行逻辑NOR操作，以生成时钟信号；
生成响应延迟后的时钟信号和该时钟信号的锁定检测启动信号。
22.根据权利要求21的锁相环电路的锁定检测方法，其中对该时钟信号进行延时包括调节延迟时间，以便可以控制该锁定检测电路的锁定检测时间和精度。
23.根据权利要求20的锁相环电路的锁定检测方法，其中当通过减少由延迟该时钟信号生成的延迟时间而使该锁相环电路的输出频率接近目标值时，生成该锁定检测信号是可能的。
24.根据权利要求20的锁相环电路的锁定检测方法，其中生成该锁定检测时钟信号包括：接收并闩锁该上信号和下信号，以输出第一输出信号和第二输出信号；以及接收并闩锁该第一输出信号和第二输出信号，以输出锁定检测时钟信号。
25.根据权利要求20的锁相环电路的锁定检测方法，其中生成该锁定检测信号包括：用锁定检测启动信号将锁定检测信号发生器清零；
26.根据权利要求25的锁相环电路的锁定检测方法，其中对锁定检测信号发生器进行清零是在该锁定检测启动信号处于有效模式时完成的。
相位频率检测器，被配置成生成表示基准信号和反馈信号之间的相位差的上信号和下信号；
电荷泵，被配置成接收来自相位频率检测器的上信号和下信号，以输出响应该上信号或下信号的状态的DC电压信号；
环路滤波器，被配置成整合该电荷泵的输出信号，以生成复合信号；
压控振荡器，被配置成接收来自该环路滤波器的复合信号以生成振荡信号，该信号的频率是根据该复合信号的DC电平来控制的；以及锁定检测电路，被配置成接收该上信号和下信号，以生成表示该相位的锁定状态的锁定检测信号，其中，在该锁相环电路的操作范围分成第一、第二和第三操作范围这样三个范围时，该锁定检测信号在第三操作范围内生成，其中在第一操作范围，该压控振荡器的输入电压持续增加，在第二操作范围，输入电压的振荡幅度递减，而该压控振荡器的输入电压重复地交替增加和减少，在第三操作范围，该压控振荡器的输入电压会聚到一确定的值并保持这个值，其中，该锁定检测电路包括：
锁定检测启动信号发生器，被配置成接收由相位频率检测器生成的上信号和下信号，以便当该上信号或下信号的脉冲宽度达到预定值时，生成锁定检测启动信号；
锁定检测时钟发生器，被配置成接收该上信号和下信号，以基于该上信号和下信号生成锁定检测时钟信号；以及锁定检测信号发生器，被配置成从锁定检测启动信号发生器接收锁定检测启动信号而从锁定检测时钟发生器接收锁定检测时钟信号，并对该锁定检测时钟信号计数，以生成表示该锁相环电路的锁定状态的锁定检测信号，其中该锁定检测启动信号发生器包括：
NOR电路，被配置成接收该上信号和下信号，以执行逻辑“NOR”操作，从而生成时钟信号；
延迟电路，被配置成接收该时钟信号以延迟该时钟信号；以及触发器，包括用于接收延迟后的时钟信号的输入端，用于接收时钟信号的时钟端，以及用于输出锁定检测启动信号的反相输出端，其中该锁定检测时钟发生器包括：
第一闩锁电路，被配置成接收并闩锁该上信号和下信号，以输出第一输出信号和第二输出信号；以及第二闩锁电路，被配置成接收并闩锁该第一输出信号和该第二输出信号，以生成锁定检测时钟信号，其中该锁定检测信号发生器包括至少一个由该锁定检测时钟信号控制的级联连接的触发器。
28.一种包括锁定检测电路和压控振荡器的锁相环电路的锁定检测方法，包括：生成表示基准信号和反馈信号之间的相位差的上信号和下信号；
接收该上信号和该下信号以输出响应该上信号和下信号的状态的DC电压信号；
生成振荡信号，该信号的频率根据该复合信号的DC电平来变化；以及接收该上信号和下信号，以生成表示该相位的锁定状态的锁定检测信号，其中，在该锁相环电路的操作范围分成第一、第二和第三操作范围这样三个范围时，在第三操作范围内生成该锁定检测，其中在第一操作范围，该压控振荡器的输入电压持续增加，在第二操作范围，输入电压的振荡幅度递减，而该压控振荡器的输入电压重复地交替增加和减少，在第三操作范围，该压控振荡器的输入电压会聚到一确定的值并保持这个值，其中，该锁定检测电路包括：
锁定检测启动信号发生器，被配置成接收由相位频率检测器生成的上信号和下信号，以便当该上信号或下信号的脉冲宽度达到预定值时，生成锁定检测启动信号；
锁定检测时钟发生器，被配置成接收该上信号和下信号，以基于该上信号和下信号生成锁定检测时钟信号；以及锁定检测信号发生器，被配置成从锁定检测启动信号发生器接收锁定检测启动信号而从锁定检测时钟发生器接收锁定检测时钟信号，并对该锁定检测时钟信号计数，以生成表示该锁相环电路的锁定状态的锁定检测信号，其中该锁定检测启动信号发生器包括：
NOR电路，被配置成接收该上信号和下信号，以执行逻辑“NOR”操作，从而生成时钟信号；
延迟电路，被配置成接收该时钟信号以延迟该时钟信号；以及触发器，包括用于接收延迟后的时钟信号的输入端，用于接收时钟信号的时钟端，以及用于输出锁定检测启动信号的反相输出端，其中该锁定检测时钟发生器包括：
第一闩锁电路，被配置成接收并闩锁该上信号和下信号，以输出第一输出信号和第二输出信号；以及第二闩锁电路，被配置成接收并闩锁该第一输出信号和该第二输出信号，以生成锁定检测时钟信号，其中该锁定检测信号发生器包括至少一个由该锁定检测时钟信号控制的级联连接的触发器。
具有锁相检测功能的锁相环电路及其检测锁相的方法
[0001] 对相关申请的交叉引用
[0002] 本申请要求在2003年10月7日递交的、申请号为200369433的韩国专利申请的优先权，这里通过引用结合该申请的全部内容。
技术领域
[0003] 本发明涉及一种锁相环电路，特别涉及这样一种锁相环电路，当完全利用该锁相环电路的操作特性完成相位锁定时，它能够输出锁定检测信号。
背景技术
[0004] 锁相环(PLL)电路已经成为现代电子系统中的基本构件之一。它们被广泛地用在通信、多媒体以及其它应用中。频率合成器、FM解调器、时钟恢复电路、调制解调器以及音频译码器就是有关PLL电路的一些应用。
[0005] PLL电路是负反馈控制系统。如图1所示，PLL电路通常包括相位频率检测器(PFD)100、电荷泵200、环路滤波器300、压控振荡器(VCO)400以及分频器500。PFD 100基于基准信号SIN和反馈信号SFEED之间的相位(和频率)差生成上信号(up signal)SUP和/或下信号(down signal)SDN。电荷泵200根据该上信号SUP和/或该下信号SDN的状态生成电平彼此不同的输出信号。在环路滤波器300中过滤该电荷泵200的输出信号的高频成分之后将该信号提供给VCO 400的一个输入端。VCO 400根据电压VCOI的DC电平生成具有不同频率的高频信号。分频器500基于该高频VCO输出信号生成低频反馈信号SFEED。该反馈信号SPEED用作该PFD 100的输入。当该PLL电路处于锁定模式时，该基准信号SIN的相位和该反馈信号SFEED的相位是锁定的。与此相反，当该PLL电路不处在锁定模式时，该基准信号SIN的相位和该反馈信号SFEED的相位不是锁定的。
[0006] 在这样的PLL电路中，当PLL电路锁定时该VCO的输出可以用在上述各种应用中。相应地，需要这样一种锁定检测电路，它能够确定该PLL电路正操作在锁定模式还是未锁定模式。在公开号为2002344312的日本专利申请中公开了这种锁定检测电路的一个实例。
但是，在这种传统的锁定检测电路中存在这样的问题，即由于干扰以及当该PLL电路不处在完全锁定状态时会生成锁定检测信号，而不能够精确地执行锁定检测。
[0007] 因此，因为在PLL电路中锁定检测功能是不可或缺的，这就需要能够稳定而精确地执行锁定检测操作的PLL电路。
发明内容
[0008] 本发明的一个特征是提供一种能够在相位锁定完全完成时输出锁定检测信号的锁相环(PLL)电路。
[0009] 本发明的一个特征是提供一种能够区分其操作范围的锁相环电路。
[0010] 本发明的一个特征是提供一种方法，它能够在相位锁定完全完成时输出锁定检测信号。
[0011] 本发明的一个特征是提供一种方法，它该够区分锁相环的操作范围。
[0012] 根据本发明一个示范性的实施例，提供一种锁相环电路，包括相位频率检测器、压控振荡器以及锁定检测电路。该锁定检测电路包括锁定检测启动信号发生器、锁定检测时钟发生器以及锁定检测信号发生器。该锁定检测启动信号发生器接收由频率检测器生成的上信号和下信号，以当由该相位频率检测器生成的上信号或下信号达到预定的脉冲宽度时，生成锁定检测启动信号。锁定检测时钟发生器接收该上信号和下信号，以基于该上信号和下信号生成锁定检测时钟信号。该锁定检测信号发生器从锁定检测启动信号发生器接收锁定检测启动信号，从锁定检测时钟发生器接收锁定检测时钟。此外，锁定检测信号发生器对该锁定检测时钟信号进行计数，并生成表示该锁相环电路中的锁定状态的锁定检测信号。
[0013] 在一个实施例中，锁定检测启动信号发生器包括NOR电路、延迟电路以及触发器。该NOR电路接收该上信号和下信号，并对它们执行逻辑“NOR，操作，以生成合成时钟信号。
该延迟电路接收该时钟信号以延迟该时钟信号。该触发器具有接收延迟后的时钟信号的输入端，以及用于输出锁定检测启动信号的反相输出端。
[0014] 在一个实施例中，该锁定检测电路对由延迟电路生成的延迟时间进行调节，以控制锁定检测时间和该锁定检测电路的精度。而当该PLL的输出频率通过减少由延迟电路生成的延迟时间而接近目标值时，该锁定检测电路可以生成锁定检测信号。而且，该锁定检测时钟发生器可以包括第一闩锁电路和耦合到该第一闩锁电路的第二闩锁电路。该第一闩锁电路接收并闩锁该上信号和下信号，以输出第一输出信号和第二输出信号。该第二闩锁电路接收并闩锁该第一输出信号和该第二输出信号，以生成锁定检测时钟信号。在一个实施例中，第一和第二闩锁电路都包括两个NAND电路，这种电路的每个输入端和每个输出端是相互交叉耦合的。该锁定检测信号发生器可以包括至少一个由该锁定检测时钟信号控制的级联连接的触发器。在一个实施例中，每一个触发器是由锁定检测启动信号清零的。在一个实施例中，该锁定检测信号发生器包括三个串联连接的触发器。在一个实施例中，逻辑“1”信号可以输入到该触发器的第一触发器的输入端，该逻辑“1”信号可以是电源电压。跟在第一级触发器后面的触发器的每个输入端接收前级触发器的输出信号。在一个实施例中，锁定检测启动信号可以由复位信号来清零，而该逻辑“1”信号可以是该复位信号的反相信号。
[0015] 根据本发明的另一个示范性的实施例，提供这样一种锁相环电路，它包括相位频率检测器、电荷泵、环路滤波器、压控振荡器以及锁定检测启动信号发生器、锁定检测时钟发生器以及锁定检测信号发生器。该相位频率检测器生成表示基准信号和反馈信号之间的相位差的上信号和下信号。该电荷泵从相位频率检测器接收上信号和下信号，以输出响应该上信号和下信号的状态的dc电压信号。该环路滤波器整合该电荷泵的输出信号，以生成整合信号。该压控振荡器从该环路滤波器接收复合信号并生成振荡信号，该信号的频率根据该复合信号的dc电平变化或被控制。该锁定检测启动信号发生器接收由相位频率检测器生成的上信号和下信号，以当该上信号和该下信号的脉冲宽度达到一个预定值时，生成锁定检测启动信号。锁定检测时钟发生器接收该上信号和下信号，以基于该上信号和下信号生成锁定检测时钟信号。锁定检测信号发生器从锁定检测启动信号发生器接收锁定检测启动信号，从锁定检测时钟发生器接收锁定时钟信号，并对该锁定检测时钟数进行计数，以生成锁定检测信号。
[0016] 在一个实施例中，该发明的锁相环电路进一步包括经分频器，被配置成基于压控振荡器的高频输出信号生成低频反馈信号。
[0017] 在一个实施例中，该锁定检测启动信号发生器包括：NOR电路，被配置成接收该上信号和该下信号以及执行“NOR”操作，以生成时钟信号；延迟电路，被配置成接收时钟信号以将该时钟信号延迟一确定的时间；以及触发器，包括用于接收该延迟后的时钟信号的输入端，用于接收时钟信号的时钟端，以及用于输出该锁定检测启动信号的反相输出端。
[0018] 在一个实施例中，该锁定检测电路调节由延迟电路生成的延迟时间，以控制锁定检测时间以及该锁定检测电路的精度。
[0019] 在一个实施例中，当通过减少由该延迟电路生成的延迟时间而使该锁相环电路的输出频率接近目标值时，该锁定检测电路生成该锁定检测信号。
[0020] 在一个实施例中，该锁定检测时钟发生器包括：第一闩锁电路，被配置成接收上信号和上信号以及闩锁这些信号，以输出第一输出信号和第二输出信号；以及第二闩锁电路，被配置成接收第一输出信号和第二输出信号并闩锁这些信号，以生成锁定检测时钟信号。在一个实施例中，第一和第二闩锁电路都包括其输入端和输出端是交叉耦合的两个NAND电路。
[0021] 在一个实施例中，该锁定检测信号发生器包括至少一个由该锁定检测时钟信号控制的、级联连接的触发器。在一个实施例中，每一个触发器由该锁定检测启动信号清零。在一个实施例中，该锁定检测信号发生器包括三个串联连接的触发器。在一个实施例中，第一触发器的输入端接收逻辑“1”信号，而跟在第一级触发器后面的触发器的每一个输入端接收前一级触发器的输出信号。在一个实施例中，该逻辑“1”信号可以是电源电压。在一个实施例中，该锁定检测启动信号发生器可以由复位信号来清零，而该逻辑“1”信号可以是该复位信号的反相信号。
[0022] 根据本发明的另一个示范性的实施例，提供了一种锁相环电路，包括相位频率检测器、电荷泵、压控振荡器以及锁定检测电路。该相位频率检测器生成表示基准信号和反馈信号之间的相位差的上信号和下信号。该电荷泵从相位频率检测器接收上信号和下信号，以输出响应该上信号或下信号的状态的dc电压信号。该环路滤波器整合该电荷泵的输出信号，以生成整合信号。该压控振荡器从该环路滤波器接收复合信号并生成振荡信号，该信号的频率根据该复合信号的dc电平变化或被控制。该锁定检测电路接收该上信号和下信号，并生成表示该相位的锁定状态的锁定检测信号。在该锁相环电路的操作范围被分成第一、第二和第三操作范围的情况下，该实施例的锁相环电路在第三操作范围内生成该锁定检测。在第一操作范围，该压控振荡器的输入电压持续增加。在第二操作范围，当该压控振荡器的输入电压重复地交替增加和减少时，输入电压的振荡幅度递减。在第三操作范围，该压控振荡器的输入电压会聚到一确定的值并保持这个值。
[0023] 根据本发明的再一个示范性的实施例，提供了一种锁相环电路的锁定检测方法，其中，该锁相环生成表示包括相位频率检测器和压控振荡器的锁相环电路的锁定状态的锁定检测信号。
[0024] 一种根据本发明的锁相环电路的锁定检测方法包括：接收基于基准信号和反馈信号之间的相位差所生成的上信号和下信号；当该上或下信号的脉冲宽度达到一个预定值时，生成锁定检测启动信号；基于该上信号和下信号生成锁定检测时钟信号；以及当接收到锁定检测启动信号和该锁定检测时钟时，通过对该锁定检测时钟信号进行计数来生成锁定检测信号。
[0025] 在一个实施例中，通过对该上信号和下信号执行逻辑NOR操作来生成时钟信号，将该时钟信号延迟一确定的时间，并生成响应延迟后的时钟信号和时钟信号的锁定检测启动信号。
[0026] 在一个实施例中，生成该锁定检测时钟信号包括闩锁该上信号和下信号，以输出第一输出信号和第二输出信号，以及闩锁该第一输出信号和第二输出信号，以输出锁定检测时钟信号。
[0027] 在一个实施例中，生成该锁定检测信号包括：使用锁定检测启动信号将锁定检测信号发生器清零；对该锁定检测时钟信号的上升沿的数目进行计数；以及输出该锁定检测信号。在一个实施例中，对锁定检测信号发生器进行清零是在该锁定检测启动信号处于有效模式时完成的。
[0028] 在一个实施例中，延时该时钟信号包括调节延迟时间，以便可以控制该锁定检测电路的锁定检测时间和精度。
[0029] 在一个实施例中，当通过减少由延迟该时钟信号生成的延迟时间来使该锁相环电路的输出频率接近目标值时，生成该锁定检测信号是可能的。
[0030] 根据本发明的再另一个实施例，一种锁相环电路的检测方法包括：生成表示基准信号和反馈信号之间的相位差的上信号和下信号；输出响应该上信号和下信号的状态的dc电压信号；整合该dc电压信号，以生成复合信号；生成振荡信号，该信号的频率根据该复合信号的dc电平变化；以及接收该上信号和下信号，以生成表示该相位的锁定状态的锁定检测信号。在一个实施例中，在该锁相环电路的操作范围分成第一操作范围、第二操作范围和第三操作范围时，在第三操作范围内生成该锁定检测。在第一操作范围，该压控振荡器的输入电压持续增加。在第二操作范围，当该压控振荡器的输入电压重复地交替增加和减少时，输入电压的振荡幅度递减。在第三操作范围，该压控振荡器的输入电压会聚到一确定的值并保持这个值。
[0031] 根据本发明，该锁相环电路能够区分其操作范围，以及在相位锁定结束时利用该操作范围的特性输出锁定检测信号。
附图说明
[0032] 通过参照附图来更具体的说明该发明的一个实施例，该发明的上述以及其它特点和优点将会很明显。这些图不一定是按比例的，侧重对该发明原理的说明而不是对此进行限制。在整个附图中相同的附图标记指的是相同的元素。
[0033] 图1是示出传统PLL电路的框图。
[0034] 图2是示出PLL电路的操作范围以及生成锁定检测信号的时间点的示意图。
[0035] 图3是示出在第一操作范围中该PLL电路的操作的时序图。
[0036] 图4是示出在第二操作范围中该PLL电路的操作的时序图。
[0037] 图5是示出在第三操作范围中该PLL电路的操作的时序图。
[0038] 图6是示出根据本发明的一个实施例的具有锁定检测功能的PLL电路的简化框图。
[0039] 图7是示出图6的PLL电路中的锁定检测电路的电路图。
[0040] 图8是说明在第一操作范围中图6的PLL电路和图7的检测电路的操作的时序图。
[0041] 图9是说明当该延迟时间长时，在第二操作范围中图6的PLL电路和图7的检测电路的操作的时序图。
[0042] 图10是说明当该延迟时间短时，在第二操作范围中图6的PLL电路和图7的检测电路的操作的时序图。
[0043] 图11是说明当该PLL电路的操作范围从第二操作范围变为第三操作范围时，图6和图7中的电路的操作的时序图。
[0044] 图12是示出根据本发明的另一个实施例的具有锁定检测功能的PLL电路的框图。
[0045] 图13是示出图12的PLL电路中的锁定检测电路的电路图。
[0046] 图14是示出当该PLL电路处于第一操作范围时，图6和图7中所示的电路的模拟结果的框图。
[0047] 图15示出当操作范围由第一操作范围经过第二操作范围变为第三操作范围时，图6和图7中所示的电路的模拟结果。
[0048] 图16示出图6的PLL电路的模拟结果，其中同时示出VCO输入信号和锁定检测信号。
具体实施方式
[0049] 这里公开了本发明实施例的详细说明。然而，为了说明本发明的示范性实施例，这里公开的具体结构和功能的细节仅仅是典型的。
[0050] 图2是示出PLL电路的操作范围以及生成锁定检测信号的示意图。如图2所示，根据从上电到该PLL电路的锁定流逝的时间，该PLL电路的操作范围可以分为第一、第二和第三操作范围REGION1、REGION2和REGION3三个。在第一操作范围REGION1中，该PLL电路的组成电路块VCO的输入信号VCOI持续增加。在第二操作范围REGION2中，当VCO的输入信号VCOI重复地交替增加和减少时振荡幅度递减，以便输入信号VCOI会聚到一确定的值。在第三操作范围REGION3，VCO的输入信号VCOI保持在该确定的值。
[0051] 所希望的是，在PLL电路的操作进入第三操作范围REGION3的时间点T3生成该相位锁定检测信号。但是，根据传统的相位锁定检测电路，会有这样的情况，即在第一操作范围REGION1中或在第二操作范围REGION2中生成该相位锁定检测信号。
[0052] 根据本发明，通过考虑PLL在这三个操作范围REGION1、REGION2和REGION3内的操作特性，该相位锁定检测电路设计成为仅仅在PLL电路进入第三操作范围REGION3时生成相位锁定检测信号。
[0053] 图3是说明在第一操作范围REGION1中PLL电路的操作的时序图。参考图3，反馈信号SFEED的频率低于基准信号SIN的频率，该基准信号是该PLL电路的输入信号。该上信号SUP的脉冲宽度持续增加，而下信号SDN保持在逻辑“0”状态。响应该上信号SUP，该VCO的输入信号VCOI持续增加。
[0054] 图4是说明在第二操作范围REGION2中PLL电路的操作的时序图。参考图4，该PLL电路的输入信号即基准信号SIN的频率是固定的，而反馈信号SFEED的频率交替地增加或减少。当交替生成上信号SUP和下信号SDN的脉冲时，每一个上信号SUP和下信号SDN的脉冲宽度逐渐减小。当生成上信号SUP的脉冲时，VCO的输入信号VCOI增大，而当生成下信号SDN时，该输入信号减小。进一步地，VCO的输入信号VCOI的振荡幅度逐渐减小，会聚到一确定的值。
[0055] 图5是说明在第三操作范围REGION3中PLL电路的操作的时序图。参考图5，该PLL电路的输入信号即基准信号SIN与该反馈信号SFEED在相位上互相锁定，并具有一确定周期值。该上信号SUP和下信号SDN保持逻辑“0”状态，而VCO 400的输入信号VCOI具有一确定的值。
[0056] 图6是简化的框图，示出根据本发明的一个实施例的具有锁定检测功能的PLL电路。通过考虑该PLL电路在操作范围REGION1、REGION2和REGION3中的操作特性，图6的PLL电路仅在该PLL电路进入第三操作范围时生成相位锁定检测信号。
[0057] 参考图6，该PLL电路包括相位频率检测器(PFD)100、电荷泵200、环路滤波器300、压控振荡器(VCO)400、分频器500以及锁定检测电路600。该锁定检测电路600包括反相器INV1、锁定检测启动信号发生器620、锁定检测时钟发生器640以及锁定检测信号发生器660。
[0058] PFD 100基于基准信号SIN和反馈信号SFEED之间的相位差(和频率差)生成上信号SUP和下信号SDN。电荷泵200响应该上信号和下信号的电平状态生成dc电压信号，以将该信号提供给环路滤波器300。环路滤波器300整合从电荷泵200接收到的dc电压信号，以生成去除了高频成分的复合信号。VCO 400根据其输入信号VCOI的dc电平输出具有不同频率的高频信号。分频器500基于从VCO400输出的高频信号，生成低频反馈信号SFEED。将该反馈信号SFEED施加到PFD 100上。当该PLL电路处于锁定模式时，基准信号SIN的相位和该反馈信号SFEED的相位是锁定的。与此相反，当该PLL不处在锁定模式时，基准信号SIN的相位和反馈信号SFEED的相位不是锁定的。该反相器INV1接收一个复位信号RESET并将其反相，以生成反相复位信号RESETB。锁定检测启动信号发生器620接收该上信号SUP、下信号SDN以及复位信号RESET，以生成表示锁定检测启动的锁定检测启动信号RSC。而锁定检测时钟发生器640接收该上信号SUP和该下信号SDN，以生成锁定检测时钟信号LCLK。该锁定检测信号发生器660接收锁定检测启动信号RSC和反相复位信号RESETB以及锁定检测时钟信号LCLK，以生成锁定检测信号LDTO。
[0059] 图7是示出在图6的PLL电路中的锁定检测电路600的电路图。图7的锁定检测电路600包括反相器INV1、锁定检测启动信号发生器620、锁定检测时钟发生器640以及锁定检测信号发生器660。
[0060] 该锁定检测启动信号发生器620包括NOR电路621、延迟电路622以及D型触发器623。该NOR电路621接收该上信号SUP和下信号SDN，并对它们执行逻辑“NOR”操作，以输出该结果时钟信号CLK。将延迟电路622连接到NOR电路621的输出端以接收来自NOR电路621的时钟信号CLK，以便它将接收到的时钟信号CLK延迟一确定的时间，以生成延迟后的时钟信号DCLK。将该D型触发器623连接到该延迟电路622的输出端，以接收来自延迟电路622的延迟后的时钟信号DCLK。进一步地，通过时钟信号CLK使能该D型触发器623。
该上/下偏离信号(skew signal)UDSK是从该D型触发器623的输出端Q输出的，而锁定检测启动信号RSC是从该D型触发器623的反相输出终端QB输出的。该锁定检测启动信号RSC是上/下偏离信号UDSK的一个反相信号UDSKB。锁定检测时钟发生器640包括两个彼此串联连接的闩锁电路641和644。该第一闩锁电路641包括两个彼此交叉连接的NAND电路642和643。第一闩锁电路641接收该上信号SUP和该下信号SDN，以输出第一输出信号SA和第二输出信号SB。该第二闩锁电路644包括两个彼此交叉连接的NAND电路645和
646。第二闩锁电路644接收这两个输出信号SA和SB，以输出锁定检测时钟信号LCLK。该锁定检测信号发生器660包括D型触发器661、662和663，它们串联连接构成移位寄存器。
D型触发器661、662和663由锁定检测时钟信号LCLK使能并由锁定检测启动信号RSC清零。将由反相器INV1反相的反相复位信号RESETB施加到该D型触发器661的输入端D。
D型触发器661的输出端Q连接到D型触发器662的输入端D。D型触发器662的输出端Q连接到D型触发器663的输入端D。锁定检测信号LDTO从D型触发器663的输出端Q输出。
[0061] 图8是说明在第一操作范围中图6的PLL电路和图7的锁定检测电路的操作的时序图。
[0062] 图9是说明当延迟时间长时，在第二操作范围中图6的PLL电路和图7的锁定检测电路的操作的时序图，而图10是说明当延迟时间短时，在第二操作范围中图6的PLL电路和图7的锁定检测电路的操作的时序图。
[0063] 图11是说明当该PLL电路的操作范围从第二操作范围变到第三操作范围时，图6和图7的电路的操作的时序图。
[0064] 参考图8至图11中所示的时序图来说明根据本发明的第一实施例的、具有锁定检测功能的PLL电路的操作。
[0065] 参考图8，在第一操作范围(在图2中所示的REGION1)，反馈信号SFEED的频率比该PLL电路的基准信号SIN的频率低得多。也就是说，在基准信号SIN和反馈信号SFEED之间出现了巨大时间偏离(time skew)，生成与该时间偏离成比例的上信号SUP和下信号SDN。对于上信号SUP来说，逻辑“1”的周期连续增加，而下信号SDN保持在逻辑“0”状态。NOR电路621接收该上信号SUP和下信号SDN，对这些信号执行逻辑“NOR”操作，以输出结果时钟信号CLK。当该PLL电路在第一操作范围REGION1中操作时，时钟信号CLK具有逻辑“0”状态比较长的波形。将该时钟信号CLK提供给延迟电路622以将该信号CLK延迟预定时间，从而生成具有与时钟信号CLK相同周期的延迟后的时钟信号DCLK。根据延迟时间的数量TD，规定第一操作范围REGION1和第二操作范围REGION2的分界。也就是说，根据延迟时间量TD来确定锁定检测的起始点。在时钟信号CLK的上升沿，延迟后的时钟信号DCLK保持在状态“0”。因此，D型触发器623的输出信号UDSK处在逻辑“0”状态，而D型触发器
623的反相输出信号UDSKB处在逻辑“1”状态。当复位信号使能时，D型触发器623就被清零。当该PLL电路在第一操作范围REGION1中操作时，该D型触发器623的输出信号UDSK处在逻辑“0”状态。而当复位信号RESET处于禁用状态以及使能状态时，锁定检测启动信号RSC、该D型触发器623的反相输出信号都处在逻辑“1”状态。锁定检测启动信号RSC用来对锁定检测信号发生器660的D型触发器661、662和663进行清零。当该PLL电路处于第一操作范围REGION1时，锁定检测启动信号RSC处在逻辑“1”状态。因此，逻辑“1”被输入到锁定检测信号发生器660的D型触发器661、662和663的每个清零端。相应地，锁定检测信号LDTO变为处在逻辑“0”状态。当上信号SUP或下信号SDN的脉冲宽度大于延迟电路622设置的延迟时间TD时，锁定检测启动信号发生器620输出逻辑“1”。在这个时候，该PLL电路在第一操作范围REGION1内运作。当上信号SUP或下信号SDN的脉冲宽度小于延迟电路622设置的延迟时间TD时，锁定检测启动信号发生器620输出逻辑“0”。
[0066] 参考图9，在该PLL电路的第二操作范围REGION2内，该PLL电路的输入信号即基准信号SIN的频率与反馈信号SFEED的频率增加或减小。上信号SUP和下信号SDN的脉冲宽度减小，并交替地生成该上信号SUP和该下信号SDN。图10是说明当该延迟时间与图9中说明的情况相比要短时，图6的PLL电路和图7的锁定检测电路的操作情况的时序图。在图9中，在延迟时间TD长的情况下，尽管上信号SUP和下信号SDN的脉冲宽度要大一点，但该锁定检测启动信号RSC可以处在逻辑“0”状态。然而，在图10中，在延迟时间TD短的情况下，当上信号SUP和下信号SDN的脉冲宽度变得很小时，锁定检测启动信号RSC可以处在逻辑“0”状态。当锁定检测启动信号RSC变为处于逻辑“0”状态时，将锁定检测信号发生器660设置为“1”，并锁定检测操作启动。
[0067] 锁定检测时钟发生器640的操作如下所述。
[0068] 在PLL电路的第二操作范围REGION2中，交替地生成上信号SUP和下信号SDN。即，交替地增加或减小图6中VCO 400的输入信号VCOI。图7的锁定检测电路检测是否交替地利用两级RS闩锁电路641和644生成上信号SUP和下信号SDN。
[0069] 在表1中表示了由NAND电路构成的通用RS闩锁电路的操作。
[0070] 表1
[0071]R S Qn QnB
0 1 1 0
1 0 0 1
1 1 Qn-1 Qn-1B
0 0 1 1
[0072] 如表1中说明的那样，当置位输入(set input)S为逻辑“1”而复位输入(resetinput)R为逻辑“0”时，输出Qn变为逻辑“1”。当置位输入S为逻辑“0”而复位输入R为逻辑“1”时，输出Qn变为逻辑“0”。进一步地，当置位输入S和复位输入R都是逻辑“1”时，输出Qn保持先前值Qn-1，当置位输入S和复位输入R都是逻辑“0”时，输出Qn和反相输出QnB变成逻辑“1”。
[0073] 锁定检测时钟发生器640接收上信号SUP和下信号SDN，并生成锁定检测时钟信号LCLK。
[0074] 在表2中说明了上信号SUP、下信号SDN、两个输出SA和SB以及锁定检测时钟信号LCLK之间的关系。
[0075] 表2
[0076]SUP SDN SAn SBn LCLKn
0 1 1 0 0
1 0 0 1 1
1 1 SAn-1 SBn-1 LCLKn-1
0 0 1 1 LCLKn-1
[0077] 如在表2中说明的那样，仅当上信号SUP和下信号SDN从逻辑“1”/“0”状态变为逻辑“0”/“1”状态，或从逻辑“0”/“1”状态变为逻辑“1”/“0”状态时，该锁定检测时钟信号LCLK的状态才改变。当上信号SUP和下信号SDN都是逻辑“0”或“1”时，锁定检测时钟信号LCLK保持先前的状态LCLKn-1。如在表2中表示的那样，当上信号SUP和下信号SDN都处在逻辑“0”状态时，第一闩锁电路641的这两个输出SA和SB变为逻辑“1”。在本发明中，因为使用了两级RS闩锁电路641和644，因此锁定检测时钟信号LCLK保持先前状态。
[0078] 锁定检测信号发生器660的操作如下。
[0079] 一旦该锁定检测电路600处于置位模式，该反相复位信号RESETB就变为处于逻辑“1”状态。当复位信号RESET不仅是逻辑“1”而且是逻辑“0 ”时，锁定检测信号发生器660根据锁定检测启动信号RSC清零。因此，锁定检测信号LDTO保持在逻辑“0”状态。在该锁定检测时钟信号LCLK的上升沿，D型触发器661、662和663中的每一个输出该输入信号。D型触发器661在锁定检测时钟信号LCLK的第一个上升沿输出逻辑“1”状态的信号。
D型触发器662在锁定检测时钟信号LCLK的第二个上升沿输出逻辑“1”状态的信号。D型触发器663在锁定检测时钟信号LCLK的第三个上升沿输出逻辑“1”状态的信号。
[0080] 参考图11，当下信号SDN是逻辑“0”时，在上信号SUP的上升沿生成锁定检测时钟信号LCLK的上升沿，而当上信号是逻辑“0”时，在下信号的上升沿生成锁定检测时钟信号LCLK的下降沿。进一步地，图6中所示的VCO 400的输入信号VCOI在生成上信号SUP的脉冲时增大，而在生成下信号SDN的脉冲时减小。
[0081] 图12是示出根据本发明的另一个实施例的具有锁定检测功能的PLL电路的框图。图12中所示的PLL电路结构与图6是相同的，只是将逻辑“1”代替反相复位信号RESETB施加到锁定检测信号发生器660上了。
[0082] 图13是图12中所示的PLL电路中锁定检测电路的详细电路图。图13中所示的PLL电路的结构与图7是相同的，只是将逻辑“1”代替反相复位信号RESETB施加到锁定检测信号发生器660上了。当该锁定检测电路在置位模式下操作时，该反相复位信号RESETB处于逻辑“1”状态。因此，逻辑“1”可以用作锁定检测信号发生器660的一个输入信号。在实际设计该电路当中，可以利用电源电压来实现逻辑“1”信号。
[0083] 图12的PLL电路的操作与图6的相似，而图13的PLL电路的操作与图7的相似。因此这里就不重复对这些电路的说明。
[0084] 图14示出当该PLL电路处于第一操作范围时，图6和图7中所示的电路的模拟结果。如图14中所示，该PLL电路的上信号SUP是具有脉冲宽度的脉冲信号，而该电路的下信号SDN是脉冲宽度接近零的脉冲信号。进一步地，图6中的VCO 400的输入信号VCOI连续增大。在这个时候，锁定检测时钟信号LCLK和锁定检测信号LDTO保持于逻辑“0”状态。也就是说，在这个时候，不生成锁定检测信号LDTO。
[0085] 图15示出当该PLL电路从第一操作范围经过第二操作范围变为第三操作范围时，图6和图7中所示电路的模拟结果。如图15中所示，在第二操作范围REGION2中生成表示锁定检测开始的上/下偏离信号(skew signal)UDSK。锁定检测时钟信号LCLK在该上/下偏离信号变为逻辑“1”状态之后开始振荡。锁定检测信号LDTO是在锁定检测时钟信号LCLK的第三个上升沿生成的。该锁定检测信号LDTO在该锁定检测时钟信号LCLK的上升沿出现三次之后生成的原因是，在上信号SUP和下信号SDN轮流即交替出现大约三次之后，可以认为该PLL电路是充分锁定的。电路设计者可以改变生成锁定检测信号LDTO的时间点。生成锁定检测信号LDTO的时间点可以通过改变构成锁定检测信号发生器660的D型触发器的数目来改变。如图7或图13中所示，为了在锁定检测时钟信号LCLK的上升沿出现三次后生成锁定检测信号LDTO，可以使用三个串联连接的D型触发器。
[0086] 图16示出图6的PLL电路的VCO输入信号和锁定检测信号的模拟结果。如图16中所示，锁定检测信号LDTO是在VCO400的输入信号VCOI十分稳定即该PLL电路的相位锁定完全完成之后生成的。
[0087] 图14至图16中所示的模拟结果是在锁定检测启动信号发生器620的延迟电路生成的特定示范性延迟时间是8毫微秒时结果。
[0088] 在下文中，将说明该锁定检测电路的锁定检测时间和精度的控制。
[0089] 该锁定检测电路的锁定检测时间是从决定对该PLL电路的相位锁定是否结束到提供具有“高”电平信号的输出所花时间的指示。锁定检测电路的精度是该锁定检测电路输出“高”电平信号时，该PLL电路的输出频率接近目标值的程度的指示。在第三操作范围REGION3的早期，锁定检测电路的精度根据所定检测时间的增强而提高。但是，当一个确定的时间过去后，该锁定检测电路的精度取决于该PLL电路自己的性能，而与锁定检测时间无关。通过调节锁定检测启动信号发生器620的延迟电路622生成的延迟时间TD以及锁定检测信号发生器660的触发器数目，电路设计者可以设计优化的时钟检测电路。当由延迟电路622生成的延迟时间TD增加时，锁定检测电路输出锁定检测信号的时间点延迟，原因是该锁定检测电路辨别第二操作范围REGION2的时间点延迟了。但是，由于具有“高”电平状态的锁定检测信号是在该PLL电路的频率充分接近目标值的时间点上生成，因而实现了更高精度的锁定检测。当该电路是通过半导体集成电路来实现时，可以减小延迟时间TD来缩减锁定检测电路占用的面积。缩减延迟时间TD可能会导致锁定检测时间的增加。
[0090] 利用锁定检测启动信号发生器620的输出信号即锁定检测启动信号RSC以及锁定检测信号发生器660的输出信号即锁定检测信号LDTO的状态，可以区分该PLL电路的操作范围。表3是随锁定检测启动信号RSC和锁定检测信号LDTO的状态而变化的PLL电路的操作范围。
[0091] 表3
[0092]LDTO RSC＝UDSKB 操作范围
[0093]0 1 REGION1
0 0 REGION2
1 0 REGION3
[0094] 参考表3，在第三操作范围REGION3，锁定检测启动信号RSC处于逻辑“0”状态而锁定检测信号LDTO处于逻辑“1”状态。
[0095] 尽管已经详细地说明了本发明的示范性的实施例及其优点，应当理解，在不偏离由所附权利要求规定的本发明的范围的情况下，这里可以做出不同的变动、替换和改变。
