Delta/Sigma频率鉴别器一种用来将一输入信号的一频率(Fv)变换成一数字输出信号(C)的Delta/Sigma(Δ/Σ)频率鉴别器(1)，其包括：一分频器(8)，其以一分频比划分该输入信号，该分频比可依据该数字输出信号(C)而切换；至少一取样寄存器(12)，其经由一参考时钟信号对该已分频的输入信号取样，进以产生该数字输出信号(C)；及一抖动电路(15)，其改变该参考时钟信号的时钟周期(T)使得该数字输出信号(C)的信号能谱内的干扰调制音被抑制。
1.一种用来将一输入信号的频率(Fv)变换成一数字输出信号(C)的Delta/Sigma(Δ/∑)频率鉴别器，其包括：一分频器(8)，其以一分频比划分该输入信号，该分频比可依据该数字输出信号(C)而切换；
至少一取样寄存器(12)，其经由一参考时钟信号而对该已分频的输入信号取样进以产生该数字输出信号(C)；及一抖动电路(15)，其随机地改变该参考时钟信号的时钟周期(T)，使得该数字输出信号的信号能谱内的干扰调制音被抑制。
2.如权利要求1所述的Delta/Sigma频率鉴别器，其中该输入信号的频率(Fv)高于该参考时钟信号的时钟频率(Fr)。
3.如权利要求1所述的Delta/Sigma频率鉴别器，其中该参考时钟信号是由一参考时钟信号产生器(4)产生。
4.如权利要求1所述的Delta/Sigma频率鉴别器，其中该取样寄存器(12)是一D型触发器。
5.如权利要求4所述的Delta/Sigma频率鉴别器，其中该D型触发器(12)有一时钟信号输入端(11)，经该分频器(8)分频的该输入信号出现在该时钟信号输入端。
6.如权利要求4所述的Delta/Sigma频率鉴别器，其中该D型触发器(12)有一连接至该抖动电路(15)的数据输入端(D)。
7.如权利要求4所述的Delta/Sigma频率鉴别器，其中该D型触发器(12)有一连接至该抖动电路(15)的时钟信号输入端(11)。
8.如权利要求4所述的Delta/Sigma频率鉴别器，其中该D型触发器(12)有一数据输入端(13)，经该分频器(8)分频的该输入信号出现在该数据输入端。
9.如权利要求4所述的Delta/Sigma频率鉴别器，其中该D型触发器(12)有一用来递送该数字输出信号的数据输出端(17)，该数据输出端经由一控制线(16)连接至该分频器(8)。
10.如权利要求1所述的Delta/Sigma频率鉴别器，其中该数字输出信号经由一后续数字低通滤波器(7)过滤。
11.如权利要求1所述的Delta/Sigma频率鉴别器，其中该抖动电路(15)具有：具备多个串联连接的信号延迟组件(19-i)以用来延迟该参考时钟信号出现的信号延迟链(19)，及具备多个输入端且所述输入端连接至一信号延迟组件(19-i)的一输出端的多任务器，该多任务器(21)依据一随机控制信号而将该多个输入端切换至其输出端。
12.如权利要求11所述的Delta/Sigma频率鉴别器，其中该抖动电路(15)有一用来产生该随机控制信号的随机信号产生器(24)。
13.如权利要求11所述的Delta/Sigma频率鉴别器，其中该抖动电路(15)具有一同步电路(28)，该同步电路使该多任务器(21)的输入端间的切换同步化。
14.如权利要求1所述的Delta/Sigma频率鉴别器，其中有多个取样寄存器(12-i)并联在一起。
15.如权利要求14所述的Delta/Sigma频率鉴别器，其中该多个并联在一起的取样寄存器(12-i)是D型触发器。
16.如权利要求15所述的Delta/Sigma频率鉴别器，其中该已分频输入信号出现在该多个D型触发器(12-i)的时钟信号输入端(11-i)。
17.如权利要求15所述的Delta/Sigma频率鉴别器，其中该多个D型触发器(12-i)的时钟信号输入端(11-i)连接至该抖动电路(15)。
18.如权利要求1所述的Delta/Sigma频率鉴别器，其中该抖动电路(15)后有一具备多个串联连接的信号延迟组件(30-i)的信号延迟电路(30)。
19.如权利要求18所述的Delta/Sigma频率鉴别器，其中该多个信号延迟组件(30-i)的输出端连接至并联连接在一起的多个D型触发器(12-i)的数据输入端(13-i)。
20.如权利要求18所述的Delta/Sigma频率鉴别器，其中该多个信号延迟组件(30-i)的输出端连接至并联连接在一起的多个D型触发器(12-i)的时钟信号输入端(11-i)。
21.如权利要求19或20所述的Delta/Sigma频率鉴别器，其中并联连接在一起的该多个D型触发器(12-i)的输出端连接至一递送该数字输出信号的译码器(32)。
22.如权利要求14所述的Delta/Sigma频率鉴别器，其中该分频器(8)是一多模数分频器。
23.一种用来将一输入信号的一频率变换成一数字输出信号的Delta/Sigma频率鉴别器，其包括：一分频器(8)，其以一分频比划分该输入信号，该分频比可依据该数字输出信号(C)而切换；
一由多个延迟组件(30-i)组成且用来延迟一参考时钟信号的延迟电路(30)；
该多个延迟组件(30-i)的信号输出端连接至多个取样寄存器(12-i)，该多个取样寄存器经由该已分频的输入信号而对该已延迟参考时钟信号进行取样以产生一包含多个位的量化参考时钟信号；及一译码器(32)，其译码该量化参考时钟信号以产生该数字输出信号(C)。
24.如权利要求23所述的Delta/Sigma频率鉴别器，其中该数字输出信号(C)由一后续数字低通滤波器(7)而过滤。
25.如权利要求23所述的Delta/Sigma频率鉴别器，其中该多个取样寄存器(12-i)是D型触发器。
26.如权利要求23所述的Delta/Sigma频率鉴别器，其中该分频器(8)是一多模数分频器。
27.如权利要求23所述的Delta/Sigma频率鉴别器，其中在该延迟电路(30)前有一抖动电路(15)，该抖动电路随机地改变参考时钟信号的时钟周期(T)。
28.一种用来将一输入信号的一频率(Fv)变换成一数字输出信号(C)的方法，其包括以下步骤：以一分频比划分一输入信号；
经由一参考时钟信号而该已分频输入信号进行取样以产生一数字输出信号(C)，随机地改变该参考时钟信号的时钟周期(T)以抑制干扰调制音；
Delta/Sigma频率鉴别器
技术领域
[0001] 本发明关于一种Delta/Sigma(Δ/Σ)频率鉴别器，其用来将一输入信号的一频率变换成一数字输出信号。
背景技术
[0002] 频率鉴别器或频率解调器受到广泛应用且被用在频率合成器内或是当作频率调制接收器内的解调器。
[0003] 图1绘 出一 个 如R.Beards和M.Copelend在1994年 1月的 IEEETrans.On Circuits and Systems II的卷41第一册“An OversamplingDelta-Sigma Frequency Discriminator”中叙述的习知Δ/Σ频率鉴别器(DSFD)。该Δ/Σ频率鉴别器在一输入端E1接收一输入信号且在一输入端E2接收一参考时钟信号。该Δ/Σ频率鉴别器(DSFD)判定该输入信号的频率且在其输出端A输出一对应数字值。为此缘故，依据习知技艺如图1所示的Δ/Σ频率鉴别器(DSFD)含有一双模数分频器，该分频器以一可依据数字输出信号切换的分频比划分在信号输入端E1输入的信号。一取样寄存器经由参考时钟信号对该已分频输入信号取样以产生该数字输出信号。该参考时钟信号举例来说是由一参考时钟信号产生器产生。
[0004] 在依据习知技艺的Δ/Σ频率鉴别器DSFD内，产生一由一单位元数据流组成的数字输出信号。视该输出信号的逻辑态而定，该分频器的分频比在一第一分频比N与一第二分频比N+L之间切换，其中N、L是二个合宜的整数值。该Δ/Σ频率鉴别器对照该参考时钟信号的频率Fr测量该输入信号的频率Fv。
[0005] 使用下式：
[0006] 平均值
[0007] 其中C代表该数字输出信号。
[0008] L通常被选择为远小于N，例如N＝92且L＝4。Δ/Σ频率鉴别器DSFD的输出端的数字数据流C代表具有较高频率的输入信号与低频参考时钟信号之间的频率差。参考时钟信号是由一参考时钟信号产生器(例如一晶体振荡器)产生。Δ/Σ频率鉴别器DSFD测量该输入信号的频率Fv。输出数据流呈现一阶量化噪声(+20DB/DEC)。
[0009] 但是，如图1所示依据习知技艺的Δ/Σ频率鉴别器(DSFD)的缺点为在输入信号的频率Fv是常数的常见情况中，会在数字输出信号(C)的信号能谱内发生强干扰调制音。相同问题发生在第一级Δ/Σ调制器中。此等干扰调制音的基频取决于输入信号频率Fv与参考时钟信号频率Fr之间的差异。有可能发生此等干扰调制音在低频带内致使其不再会被一后续数字低通滤波作业排除。这对数据处理系统效能造成可观的劣化。
[0010] 因此，过去已尝试经由增加Δ/Σ频率鉴别器级的方式消除干扰调制音。举例来说，过去已提出第二和第三级Δ/Σ频率鉴别器(DSFD)，例如见于I.Galton的“A Practical Second Order Delta SigmaFrequency to Digital Converter”，IEEE Inter.Symposium onCircuits and Systems，1995及 M.Hovin 等 人 的“Novel Second OrderDelta-Sigma Modulator Frequency to Digital Converter”，Electronic Letters，卷31第二册1995年1月，或是T.Riley等人的“A two-l oop Third Order Multistage Delta-Sigma Frequencyto Digital Converter”，IEEE Inter.Symposium on Circuits andSystems，1998。但这些Δ/Σ频率鉴别器(DSFD)需要模拟电路段用以在回授回路内施用积分器或是提供电荷泵。虽然过去提出的Δ/Σ频率鉴别器部分地减弱或抑制输出的干扰调制音，其仅能以复杂电路系统实施，特别是因为有模拟电路段。
[0011] 因此，本发明的目的是创造一种Δ/Σ频率鉴别器，其将一输入信号的频率变换成一数字输出信号，且同时由低电路复杂度抑制当输入信号的频率保持相当恒定时发生的干扰调制音。
发明内容
[0012] 本发明提出一种用来将一输入信号的一频率变换成一数字输出信号的△/Σ频率鉴别器，其包括：一分频器，其以一分频比划分该输入信号，该分频比可依据该数字输出信号被切换；至少一取样寄存器，其经由一参考时钟信号对该已分频输入信号取样以产生该数字输出信号；及一抖动电路，其改变该参考时钟信号的时钟周期使得该数字输出信号的信号能谱内的干扰调制音被抑制。
[0013] 在依据本发明的Δ/Σ频率鉴别器的一较佳实施例中，该参考时钟信号的时钟周期(T)较佳被该抖动电路随机地改变。
[0014] 在该Δ/Σ频率鉴别器的一较佳实施例中，该输入信号的频率高于该参考时钟信号的时钟频率。
[0015] 该参考时钟信号较佳由一参考时钟信号产生器产生。
[0016] 该取样寄存器较佳是一D型触发器。
[0017] 该D型触发器较佳有一时钟信号输入端，经该分频器分频的该输入信号出现在该时钟信号输入端。
[0018] 该D型触发器较佳亦有一连接至该抖动电路的数据输入端。
[0019] 在一替代实施例中，该D型触发器有一连接至该抖动电路的时钟信号输入端。
[0020] 在此替代实施例中，该触发器较佳有一数据输入端，经该分频器分频的该输入信号出现在该数据输入端。
[0021] 在一较佳实施例中，该D型触发器有一用来递送该数字输出信号的数据输出端，该数据输出端经由一控制线连接至该分频器。
[0022] 在依据本发明的Δ/Σ频率鉴别器的一特佳实施例中，该数字输出信号被一后续数字低通滤波器过滤。
[0023] 依据本发明的Δ/Σ频率鉴别器的抖动电路较佳含有一具备多个串联信号延迟组件用来延迟参考时钟信号施加的信号延迟链，及一具备多个输入端且每一输入端各自连接至一延迟组件的一输出端的多任务器，该多任务器依据一随机控制信号将该等输入端切换至其输出端。
[0024] 一较佳实施例中，此电路有一用来产生该随机控制信号的随机信号产生器。
[0025] 在一较佳实施例中，该抖动电路亦含有一同步电路，该同步电路使该多任务器的输入端之间的切换同步化。
[0026] 在依据本发明的Δ/Σ频率鉴别器的另一实施例中，多个取样寄存器被并联在一起。
[0027] 该等并联在一起的取样寄存器较佳是D型触发器。
[0028] 在一实施例中，该已分频输入信号出现在该等D型触发器的时钟信号输入端。
[0029] 在一替代实施例中，该等D型触发器的时钟信号输入端连接至该抖动电路。
[0030] 在另一实施例中，该抖动电路之后有一具备多个串联信号延迟组件的信号延迟电路。
[0031] 在此排列中，该等信号延迟组件的输出端较佳连接至该等D型触发器的并联连接的数据输入端。
[0032] 在一替代实施例中，该等信号延迟组件的输出端连接至该等D型触发器的并联连接的时钟信号输入端。
[0033] 该等触发器的并联连接的输出端较佳连接至一递送该数字输出信号的译码器。
[0034] 该分频器较佳是一多模数分频器。
[0035] 本发明亦提出一种用来将一输入信号的一频率变换成一数字输出信号的Δ/Σ频率鉴别器，其包括：一分频器，其以一分频比划分该输入信号，该分频比可依据该数字输出信号被切换；一由多个延迟组件组成且用来延迟一参考时钟信号的延迟电路，该等延迟组件的信号输出端连接至取样寄存器，该等取样寄存器经由该已分频输入信号对该已延迟参考时钟信号取样以产生一包含多个位的量化参考时钟信号；及一译码器，其译码该量化参考时钟信号以产生该数字输出信号。
[0036] 在此排列中，该数字输出信号较佳被一后续数字低通滤波器过滤。
[0037] 等取样寄存器较佳是D型触发器。
[0038] 该分频器较佳是一多模数分频器。
[0039] 在该延迟电路的一较佳实施例中，有一抖动电路居前，该抖动电路随机地改变参考时钟信号的时钟周期。
[0040] 本发明亦提出一种用来将一输入信号的一频率变换成一数字输出信号的方法，其包括以下步骤：
[0041] 以一分频比划分一输入信号，
[0042] 经由一参考时钟信号取样该已分频输入信号以产生一数字输出信号，改变该参考时钟信号的时钟周期以抑制该数字输出信号的信号能谱内的干扰调制音，[0043] 依据该数字输出信号切换该分频比。
[0044] 下文参照所附图式说明依据本发明的Δ/Σ频率鉴别器及依据本发明用来将一输入信号的一频率变换成一数字输出信号的方法的较佳实施例以解释本发明的关键特征。
附图说明
[0045] 图1绘出一依据习知技艺的Δ/Σ频率鉴别器；
[0046] 图2绘出一依据本发明的Δ/Σ频率鉴别器的第一实施例；
[0047] 图3绘出一依据本发明的Δ/Σ频率鉴别器的第二实施例；
[0048] 图4绘出一依据本发明的抖动电路的较佳实施例；
[0049] 图5绘出一依据本发明的Δ/Σ频率鉴别器的第三实施例；
[0050] 图6绘出一依据本发明的Δ/Σ频率鉴别器的第四实施例；
[0051] 图7绘出一依据本发明的Δ/Σ频率鉴别器的第五实施例；
[0052] 图8绘出依据本发明的Δ/Σ频率鉴别器对照于一习知Δ/Σ频率鉴别器的输出信号能谱。
具体实施方式
[0053] 图2绘出一依据本发明的Δ/Σ频率鉴别器1的第一较佳实施例。依据本发明的Δ/Σ频率鉴别器1具备一用来施加一输入信号的第一信号输入端2及一用来施加一参考时钟信号的第二信号输入端3。参考时钟信号是由一参考时钟信号产生器4产生且由一线5施加于Δ/Σ频率鉴别器1的第二信号输入端3。Δ/Σ频率鉴别器1被用来将出现在第一信号输入端2的输入信号的频率变换成一数字输出信号。数字输出信号由Δ/Σ频率鉴别器1在一数字信号输出端6输出且较佳被依后续数字低通滤波器7过滤。
[0054] Δ/Σ频率鉴别器1含有一分频器8，该分频器的输入端由一线9连接至第一信号输入端2以接收输入。分频器8的输出端经由一线10连接至一取样寄存器12的一时钟信号输入端11，该取样寄存器的数据输入端13经由一线14连接至一抖动电路15。抖动电路15的输入端经由一线16连接至Δ/Σ频率鉴别器1的第二信号输入端3以接收参考时钟信号。分频器8以一分频比划分接收的输入信号，该分频比可经由一控制线16予以切换。
控制线16连接至取样寄存器12的输出端17。取样寄存器12经由参考时钟信号对已分频输入信号取样以产生数字输出信号，该数字输出信号经由一线18递送至Δ/Σ频率鉴别器
1的数字信号输出端6。输入信号通常是一输入时钟信号，其时钟频率被Δ/Σ频率鉴别器
1变换成一数字输出信号。
[0055] 抖动电路15以一使被输出给Δ/Σ频率鉴别器1的数字信号输出端6的数字输出信号的信号能谱内的干扰调制音被抑制的方式改变出现在信号输入端3的参考时钟信号的时钟周期(T)。在此同时，参考时钟信号的时钟周期T较佳是被抖动电路15随机地改变。
[0056] 出现在信号输入端2的输入信号的频率Fv通常远高于出现在信号输入端3的由参考时钟信号产生器4产生的参考时钟信号的频率Fr。参考时钟信号产生器4产生一具有恒定时钟周期T的高精确度参考时钟信号。参考时钟信号产生器4较佳是一晶体振荡器。在一替代实施例中，参考时钟信号是由一系统时钟信号形成。
[0057] 在图2所示Δ/Σ频率鉴别器1的实施例中，取样寄存器12是一D型触发器，其时钟信号输入端11接收经分频器8分频的输入信号，该D型触发器的数据输入端13连接至抖动电路15。
[0058] 在图3所示替代实施例中，D型触发器12的数据输入端13连接至分频器8的输出端，且D型触发器12的时钟信号输入端11连接至抖动电路15，亦即图3所示Δ/Σ频率鉴别器1第二实施例内的取样寄存器12的输入端对照于图2所示第一实施例是调换的。在此二实施例中，D型触发器12的数据输出端17经由控制线16连接至分频器8的一控制输入端使得分频器8的分频比依据数字输出信号被切换。
[0059] 抖动电路15随机地改变参考时钟信号的时钟周期(T)。当输入信号的频率在一段较长时间内维持恒定，结果是数字化的输出信号维持一特定数位输出值。举例来说，倘若模拟输入信号有一极小信号偏差，此仅由最低有效位(LSB)表现。在此情况中，数字输出信号是由一表现量化噪声的方波信号形成。因此量化噪声包含谐波信号分量。抖动电路15将一具有少量信号偏差的随机信号添加至模拟输入信号使得数字输出信号在输入信号维持恒定时不含任何干扰调制音。经由添加一具有一宽信号能谱的信号，一造成干扰调制音的重复数据模式被打破。因为参考时钟信号的波动或颤抖，即使有一具备一长时间恒定频率的输入信号施加于依据本发明的Δ/Σ频率鉴别器1也不会在该Δ/Σ频率鉴别器的数字输出端6产生重复数据模式，故使数字输出信号的信号能谱内的干扰调制音最小化。因为D型触发器12的平衡式运作，有可能将抖动电路15连接至数据信号输入端13或D型触发器12的时钟信号输入端11二者。
[0060] 图4绘出一用在依据本发明的Δ/Σ频率鉴别器1内的抖动电路15的较佳实施例。抖动电路15较佳获得一由m个信号延迟组件19-i组成的信号延迟链19。信号延迟组件19-i串联在一起，信号延迟链19的第一信号延迟组件19-1接收图2实施例中的参考时钟信号以及图3实施例中由分频器8输出的已分频输入信号。信号延迟组件19-i的信号输出端经由线20-i连接至一多任务器21的输入端。多任务器21有一经由一控制线23受一随机信号产生器24控制的控制输入端22。随机信号产生器24产生一随机控制信号。多任务器21依据该随机控制信号切换送到连接至抖动电路15一输出端26的一内部线25的输入。
[0061] 抖动电路15的输出端26在图2所示实施例中是经由线14连接至取样寄存器12的数据输入端13且在图3所示实施例中是经由线14连接至取样寄存器12的时钟信号输入端11。一同步电路28经由一内部线27连接至内部线25，该同步电路以一使多任务器21的输入端间的切换同步化的方式经由一线29控制随机信号产生器24。这防止在多任务器21的输出端发生噪声脉冲。在一未更详细绘出的实施例中，多任务器21的信号输入端20-i额外连接至同步电路28。
[0062] 因为多任务器21的信号输入端20-i之间的随机切换，出现在信号延迟链19的信号被随机地延迟，使得抖动电路15输出的信号的频率微幅波动。
[0063] 依据本发明绘于图2和3的Δ/Σ频率鉴别器1具备一数字单位元数据输出端6。图5绘出一依据本发明具备一多位数据输出端的Δ/Σ频率鉴别器1的第三实施例。依据图5所示第三实施例的Δ/Σ频率鉴别器1含有一多模数分频器8，该分频器以一可依据数字输出信号被切换的分频比划分出现在信号输入端2的输入信号。
[0064] 异于图2和3所示实施例，图5所示Δ/Σ频率鉴别器具备多个并联在一起的取样寄存器12-i。取样寄存器12-c是由D型触发器形成。在图5所示实施例中，Δ/Σ频率鉴别器1具备k个并联在一起的D型触发器12-i。D型触发器12-i的时钟信号输入端11-i连接至多模数分频器8的输出线10并接收已分频输入信号。Δ/Σ频率鉴别器1含有一延迟电路30，该延迟电路内有k-1个延迟组件串联在一起，每一延迟组件具备一特定信号延时τ。在图5所示实施例中，延迟电路30在其输入端接收出现在信号输入端3且是由参考时钟信号产生器4产生的参考时钟信号。一延迟组件的一信号输出端30-i各自连接至一D型触发器12-i的数据输入端13-i。一D型触发器12-i的数据输出端17-i各自经由一线33-i连接至一译码器32的输入端。出现在延迟电路30的参考时钟信号被延迟电路30且被包括取样D型触发器的取样寄存器取样以便产生一含有多个位的量化参考时钟信号。这为参考时钟信号提供更精细的时间量化。D型触发器12-i产生出现在线10的已分频输入信号的上升信号边缘与被施加至Δ/Σ频率鉴别器1信号输入端3的参考时钟信号的上升信号边缘间的相对延时的一温度计编码式表现。
[0065] D型触发器12-i的数据输出17-I被译码器32译码。译码器32经由控制线16控制多模数分频器8的分频比。译码器32的输入端连接至k个取样寄存器12-i。倘若在一简单范例实施例内的△/Σ频率鉴别器1含有两个取样寄存器12-0、12-1且此二取样寄存器的数据输出17-0、17-1被译码器32译码，则在译码器32输入端会有三种不同的数据组合：
[0066] 表1
[0067]
[0068] 该译码器使多模数分频器8的分频系数依据译码器输入在表1所列分频系数之间切换。在此安排中，N通常大于L，例如N＝94且L＝4。
[0069] 在另一实施例中，倘若Δ/Σ频率鉴别器1在延迟电路30内含有两个延迟组件30-1、30-2及三个取样D型触发器12-0、12-1、12-2，则译码器32依据下表设定多模数分频器8的分频系数：
[0070] 表2
[0071]
[0072] 可切换分频系数的数量等于取样D型触发器12-i的数量k加一。
[0073] 在一较佳实施例中，译码器32含有一用来侦测并消除在取样D型触发器12-i数据输出端的元稳定性问题的泡沫修正逻辑电路。举例来说，假设Δ/Σ频率鉴别器1有八个取样D型触发器12-i(k＝8)且倘若在D型触发器12-5的信号输出端17-5发生一错误数据值，则出现在译码器32的输入端的错误数据模式是“000101111”而不是正确数据模式“00011111”。在此情况中，译码器32的内部修正逻辑电路改正有误的第五输入数据位。
[0074] 出现在第一信号输入端2的输入信号的频率Fv远高于出现在第二信号输入端3的参考时钟信号的频率Fr。举例来说，输入信号的频率Fv＝2,394.6MHz而参考时钟信号的频率Fr仅为26MHz。在图5所示实施例中，延迟电路30的每一延迟组件各自有一延时τ＝255微微秒且八个延迟组件串联在一起。这在延迟电路30含有八个延迟组件且取样寄存器12含有八个取样D型触发器12-i的条件下对一含有三个位的输出信号造成255微微秒/4的幅度的一致波动。在此较佳实施例中，多模数分频器8依据译码器输出控制信号例如以分频系数91、92、93...98(N＝90、L＝1)划分存在的输入信号。
[0075] 图6绘出一依据本发明的Δ/Σ频率鉴别器1的第四实施例，其中延迟电路30之前有一抖动电路15。抖动电路15随机地改变出现在延迟电路30的信号输入端的参考时钟信号时钟周期T使得任何可能发生的干扰调制音被更进一步抑制。
[0076] 图7绘出一依据本发明的Δ/Σ频率鉴别器1的第五实施例，此实施例中的取样D型触发器12-i的数据输入端13-i连接至分频器8的信号输出端，且D型触发器12-i的时钟信号输入端11-i连接至延迟电路30。
[0077] 图8绘出依据本发明的Δ/Σ频率鉴别器1对照于图1所示的习知Δ/Σ频率鉴别器在数字输出端6递送的数字输出信号C的输出谱。
[0078] 如图8所示，依据习知技艺的Δ/Σ频率鉴别器DSDSTDT在一恒定输入信号条件下有大量干扰调制音、特别是在较高频范围，亦即数字输出信号C的能量集中在特定频率。这可从较高频的能谱的较大幅波动看出。
[0079] 对照之下，依据本发明的Δ/Σ频率鉴别器1具有一致得多的数字输出信号能谱，信号能谱的幅度随频率提高而均匀上扬。由于在依据本发明的Δ/Σ频率鉴别器1的输出端6提供的数字低通滤波器，图8所示输出信号能谱能被更进一步地等化使其丧失高通形状特性。
[0080] 参考符号表
[0081] 1Δ/Σ频率鉴别器
[0082] 2信号输入端
[0083] 3参考时钟信号输入端
[0084] 4参考时钟信号产生器
[0085] 5线
[0086] 6数字输出端
[0087] 7数字低通滤波器
[0088] 8分频器
[0089] 9线
[0090] 10线
[0091] 11时钟信号输入端
[0092] 12取样寄存器
[0093] 13数据输入端
[0094] 14线
[0095] 15抖动电路
[0096] 16控制线
[0097] 17数据输出端
[0098] 18线
[0099] 19信号延迟链
[0100] 20线
[0101] 21多任务器
[0102] 22控制输入端
[0103] 23控制线
[0104] 24随机信号产生器
[0105] 25线
[0106] 26输出
[0107] 27线
[0108] 28同步电路
[0109] 29线
[0110] 30延迟电路
[0111] 31线
[0112] 32译码器
