低噪声运算放大器转让专利
申请号 : CN200510051085.7
文献号 : CN1671040B
文献日 : 2010-10-06
发明人 : 帕特里克·艾蒂安·理查德 , 约翰·劳伦斯·彭诺克
申请人 : 沃福森微电子股份有限公司
摘要 :
本发明涉及放大器，其使用基于金属氧化物半导体的集成电路。本发明具体但不排他地涉及音频应用混合信号芯片。本发明提供了一种模拟电路，用于处理包括许多金属氧化物半导体晶体管器件的集成电路中的模拟信号，电路级包括具有薄氧化物厚度的第一所述晶体管器件和具有较厚氧化物厚度的第二所述晶体管器件。电压脉冲保护装置被设置成在存在快速上升的电压波形(例如ESD)的情况下维持薄氧化物晶体管的工作电压，或者至少减轻其对薄氧化物晶体管器件的影响。优选地，基于cascode的运算放大器结构被实施。
权利要求 :
1.一种模拟电路，用于处理集成电路中的模拟信号，所述集成电路包括：许多金属氧化物半导体晶体管器件，所述电路包括第一所述晶体管器件，其具有第一氧化物厚度，以及第二所述晶体管器件，其具有较大的氧化物厚度；第一晶体管器件被设置成在使用中具有预定电平以下的工作电压，并且其中第二晶体管器件被设置成在使用中不受该预定工作电压电平的约束；
电压脉冲保护装置，其被设置成在存在被施加给第一晶体管器件的快速上升电压波形的情况下基本上维持所述工作电压。
2.权利要求1的电路，其中电压脉冲保护装置是一分立器件，其耦合跨接在第一晶体管器件上。
3.权利要求2的电路，其中所述分立器件是电容器。
4.权利要求2的电路，其中电压脉冲保护装置跨接所述第一晶体管器件耦合到第二晶体管器件的栅连接上。
5.权利要求3的电路，其中电压脉冲保护装置跨接所述第一晶体管器件耦合到第二晶体管器件的栅连接上。
6.权利要求1的电路，包括多个第一和第二晶体管器件，每个都被设置到电路级中并且每个都包括被耦合在所述相应第一晶体管器件上的电压脉冲保护装置。
7.权利要求2的电路，包括多个第一和第二晶体管器件，每个都被设置到电路级中并且每个都包括被耦合在所述相应第一晶体管器件上的电压脉冲保护装置。
8.权利要求3的电路，包括多个第一和第二晶体管器件，每个都被设置到电路级中并且每个都包括被耦合在所述相应第一晶体管器件上的电压脉冲保护装置。
9.前面任何一项权利要求的电路，其中所述预定工作电压电平是3.6V并且第一氧化物厚度是70nm。
10.权利要求1-8中的任何一项的电路，其中第二晶体管器件形成所述模拟电路内的cascode晶体管器件电路的部分。
11.权利要求10的电路，其中所述cascode晶体管器件电路是差动折叠cascode运算放大器电路。
12.权利要求11的电路，其中运算放大器电路进一步包括输入、偏置、电流镜和恒流子电路，并且其中所述第一晶体管器件形成所述运算放大器子电路之一的部分。
13.权利要求1-8中的任何一项的电路，其中所述预定工作电压电平是3.6V并且第一氧化物厚度是70nm，以及其中第二晶体管器件形成所述模拟电路内的cascode晶体管器件电路的部分。
14.权利要求13的电路，其中所述cascode晶体管器件电路是差动折叠cascode运算放大器电路。
15.权利要求14的电路，其中运算放大器电路进一步包括输入、偏置、电流镜和恒流子电路，并且其中所述第一晶体管器件形成所述运算放大器子电路之一的部分。
16.权利要求1-8的任何一项的电路，进一步包括箝位电路，其被设置成将所述第一晶体管的工作电压限制于预定工作电压电平。
17.一种混合信号集成电路，其包括权利要求1到8的任何一项的模拟电路。
18.一种处理模拟信号的方法，包括将模拟信号施加给用于处理包括许多金属氧化物半导体晶体管器件的集成电路中的模拟信号的模拟电路，该模拟电路包括具有第一氧化物厚度的第一所述晶体管器件和具有更大氧化物厚度的第二所述晶体管器件，从而使模拟信号由所述两晶体管器件来处理；
其中第一晶体管器件被设置成具有预定电平以下的工作电压，并且其中第二晶体管器件被设置以使其中不受该预定工作电压电平的约束；
并且其中电压脉冲保护装置被设置成在存在被施加给第一晶体管器件的快速上升电压波形的情况下基本上维持所述工作电压。
19.权利要求18的方法，其中电压脉冲保护装置是被耦合跨接在所述第一晶体管器件上的分立器件。
20.权利要求19的方法，其中所述分立器件是电容器。
21.权利要求18到20的任何一个的方法，其中所述第二晶体管器件形成所述模拟电路内的cascode晶体管器件电路的部分。
说明书 :
技术领域
本发明涉及放大器，其使用基于金属氧化物半导体的集成电路。本发明具体但不排他地涉及音频应用混合信号芯片。
背景技术
由于对便携装置，如MP3播放器、移动电话和个人数字助理的小型化的日益增长的需要，已变得愈加重要的是在相同的芯片或集成电路一所谓的混合信号芯片上实施数字处理功能和相关模拟的，特别是音频的处理功能两者。为此，基于金属氧化物半导体(MOS)的器件上的模拟功能的实施已变得愈加重要。
然而针对该技术的主要问题是数字和模拟电路需要源自相同半导体技术的不同特性。当使用在给定制造技术中可用的最短通道来实施时，数字电路最快并且消耗最小的功率和芯片面积。然而，这限制了可被施加给该数字电路而不导致所使用的小器件的击穿(break down)或过早用坏的电源电压。例如，目前成熟过程上的数字电路可使用具有0.35um漏-源间距和70nm栅氧化物厚度的结构。然而，大多数模拟电路必须按照传统标准来工作以例如提供用于消费者标准音频线输出的2V rms信号，或者可能是用于专业应用的5V rms。这些大信号摆动处的工作有可能在将来的某个时间继续是有必要的，以维持信号通路中的运算放大器和电阻器的信号功率与热噪声功率之比：对信号振幅的减半将需要噪声功率被除以四，将所需电路阻抗减小到四分之一，并且增加放大器所需要的功率，而不管降低的电源电压。而且，减小信号电平将增加耦合到电路中的额外噪声和干扰的相对重要性。这有可能需要高达18V的线对线电源(rail to rail supply)。器件中的大电场导致击穿或长期可靠性问题，如阈电压和跨导的热载流子引起的降级，为避免该大电场，这需要较大的器件结构，典型地具有3um的最小漏源间距和350nm的氧化物层厚度。
许多广泛可用的半导体制造技术现今提供了在附加照相掩模和处理步骤的基础上选择用于每个集成电路的所选晶体管的薄或厚栅氧化物厚度的可能性。例如，一种技术允许70nm栅氧化物用于芯逻辑晶体管的3.3V额定(最大3.6V)工作，但允许120nm器件用于5V额定(最大5.5V)数字输入和输出器件。这样的技术已被用于混合信号电路，在其中逻辑工作在3.3V并且所有模拟电路工作在5V。诸如LCD显示驱动器的类似电路使用3.3V控制逻辑和18V额定(最大19.8V)(350nm栅氧化物)输出级。允许逻辑使用较小器件在较低电压下工作使这些器件的芯片面积更小，并因此使成本较小，并且减小了数字电路所消耗的功率。
高性能音频运算放大器亦需要高开环带宽，从而使其开环传递特性中所固有的失真可通过放大器周围的负反馈在音频带上被抑制，以在即使当该反馈相对轻时提供信号通路中的增益。即使在比近似20kHz的人听力极限高很多的频率处，对失真的抑制亦是重要的。这是因为在这些较高频率处，例如高达100kHz处的失真在可听范围(20Hz-20kHz)内起作用。而且，来自德耳塔-西格马数字到模拟转换器的音频信号具有高出音频带很多的量化噪声分量，其可相互调制以产生音频带分量，除非放大器保留对这些高频分量的线性闭环响应。宽闭环带宽对于避免音频谱上的相对相位延迟亦是必要的。
MOS技术中的主要噪声源之一是闪变噪声。由于硅和硅氧化物层之间的界面中或界面附近的杂质或硅晶体结构不可避免的缺陷，MOS器件诸如晶体管包含陷阱。MOS器件中的电流典型地基本上沿该界面行进，并且所述陷阱随时间随机充电和放电。这导致氧化物界面处的电荷密度的噪声分量，其具有近似1/f的功率谱，即具有较低频率处的较高谱密度。
对于电路分析，该电荷变化ΔQ可被当作对栅电压ΔVG的等效调制，其中ΔVG＝ΔQ/Cox，Cox是在栅氧化物上的从栅到沟道的电容。Cox与栅氧化物厚度成反比，因此对于相同的电荷变化，等效栅电压噪声与栅氧化物厚度成比例。在实际中，发现情况是这样，即具有不同栅氧化物厚度的类似过程给出随栅氧化物厚度增加的栅闪变噪声电压。
亦发现闪变噪声电压与MOS晶体管的面积的平方根成反比。因此减小该噪声的一种途径是增加表面面积，即晶体管的宽度和长度。然而将闪变噪声改进比方说6dB将需要四倍的晶体管面积：对闪变噪声的明显的进一步改进导致在额外寄生电容和所消耗的芯片面积上并因此在制造成本上不实用的大器件。
给定晶体管的闪变噪声对放大器的涉及输入的噪声电压的贡献亦可通过改变来自涉及该输入的晶体管的增益、通过改变其纵横比或改变其偏置电流来减小。但这使设计偏离否则将被认为在面积、功率和性能的所需组合方面最优的情况，并且在实际中，再次仅有无需不适当地折中其它设计目的可实际上实现的小改进。
而且，斩波器(chopper)稳定化技术可被结合以将闪变噪声移离至较高频，在这里噪声可被忽略或滤出。然而这由于通常需要添加多个开关以及时钟产生和分配电路，增加了电路的复杂度，并且趋向于给出斩波频率及其谐波处的伪输出信号。
因此一般而言，对于给定的电路拓扑、电路规格和制造技术，存在对可实现的闪变噪声的实用且经济的下限。
高性能音频放大器应用中的一般公知电路是差动折叠cascode(共源共栅)运算放大器电路(differential folded cascode op amp circuit)，其示意图在图1a中示出。该电路提供了低失真、高增益和宽带宽，其对于高保真声音再现是理想的。这种电路的工作对本领域的技术人员来说是众所周知的，然而cascode设置基本上利用了增益晶体管(MP1或MP2)以及cascode晶体管(MNC1或MNC2)，其有效地减小其关联增益晶体管(MP1或MP2)上的电压的变化以使其以线性方式放大其输入电压的变化；由此减小失真。该拓扑亦提供了到输出Iout的高电压增益和该节点处的宽电压顺应性，以便于直接驱动输出或用作另外的运算放大器增益级的输入。
图1a示出差动折叠cascode放大器结构，其使用了两个cascode晶体管(MNC1、MNC2)和恒流偏置器件MNM1、MNM2。由于偏置器件MNM2通过恒流，来自输入器件MP2的所有信号电流都通过cascode器件MNC2到达输出Iout。类似地，来自MP1的信号电流通过cascode器件MNC1而不是偏置器件MNM1，然后由镜器件MPB1、MPB2镜像到输出Iout。cascode器件MPC1和MPC2与MPB1、MPB2的漏串联而插入以改进该电流镜的输出阻抗和精度。适当的偏置电压VCP1、VCN1、VBN1是使用标准技术由其它电路得到的。
图1b的折叠cascode结构是该差动折叠cascode放大器的变化。在此情况下，先前的偏置器件MNM1、MNM2被再连接为镜器件，其中MNM1是漏-栅连接的，并且cascode器件MNC1也是漏-栅连接的，而先前的镜器件MPB1和MPB2现在工作为被供应了适当偏置电压VBP1的恒定偏置电流源。跟以前一样，来自MP2的信号电流通过cascode器件MNC2流到输出。然而，来自MP1的信号电流可不再流经cascode器件MNC1，这是因为现在其被迫使在由MPB1供应的恒流处工作，因此该信号电流现在流经镜器件MNM1，在这里它被MNM2镜像并因此通过MNC2流到输出。
尽管在这些结构中，cascode晶体管MNC1、MNC2、MPC1和MPC2的闪变噪声贡献是小的，但在对图1a或1b的电路的实际实施中，发现由MNM1和MNM2贡献的闪变噪声是具有由输入器件MP1和MP2以及MPB1和MPB2贡献的其它闪变噪声的音频频率噪声的占优分量之一。对于其中用适当厚度的栅氧化物(比方说350nm)MOS器件来实施放大器的高电压(比方说18V)电路尤其是这样。如以上所讨论的，设计者迅速达到用于这种闪变噪声的实际下限。然而存在对具有越来越好的信噪比，即具有较低噪声和较高信号摆动的越来越低噪声的音频电路的日益增长的需要。
然而针对该技术的主要问题是数字和模拟电路需要源自相同半导体技术的不同特性。当使用在给定制造技术中可用的最短通道来实施时，数字电路最快并且消耗最小的功率和芯片面积。然而，这限制了可被施加给该数字电路而不导致所使用的小器件的击穿(break down)或过早用坏的电源电压。例如，目前成熟过程上的数字电路可使用具有0.35um漏-源间距和70nm栅氧化物厚度的结构。然而，大多数模拟电路必须按照传统标准来工作以例如提供用于消费者标准音频线输出的2V rms信号，或者可能是用于专业应用的5V rms。这些大信号摆动处的工作有可能在将来的某个时间继续是有必要的，以维持信号通路中的运算放大器和电阻器的信号功率与热噪声功率之比：对信号振幅的减半将需要噪声功率被除以四，将所需电路阻抗减小到四分之一，并且增加放大器所需要的功率，而不管降低的电源电压。而且，减小信号电平将增加耦合到电路中的额外噪声和干扰的相对重要性。这有可能需要高达18V的线对线电源(rail to rail supply)。器件中的大电场导致击穿或长期可靠性问题，如阈电压和跨导的热载流子引起的降级，为避免该大电场，这需要较大的器件结构，典型地具有3um的最小漏源间距和350nm的氧化物层厚度。
许多广泛可用的半导体制造技术现今提供了在附加照相掩模和处理步骤的基础上选择用于每个集成电路的所选晶体管的薄或厚栅氧化物厚度的可能性。例如，一种技术允许70nm栅氧化物用于芯逻辑晶体管的3.3V额定(最大3.6V)工作，但允许120nm器件用于5V额定(最大5.5V)数字输入和输出器件。这样的技术已被用于混合信号电路，在其中逻辑工作在3.3V并且所有模拟电路工作在5V。诸如LCD显示驱动器的类似电路使用3.3V控制逻辑和18V额定(最大19.8V)(350nm栅氧化物)输出级。允许逻辑使用较小器件在较低电压下工作使这些器件的芯片面积更小，并因此使成本较小，并且减小了数字电路所消耗的功率。
高性能音频运算放大器亦需要高开环带宽，从而使其开环传递特性中所固有的失真可通过放大器周围的负反馈在音频带上被抑制，以在即使当该反馈相对轻时提供信号通路中的增益。即使在比近似20kHz的人听力极限高很多的频率处，对失真的抑制亦是重要的。这是因为在这些较高频率处，例如高达100kHz处的失真在可听范围(20Hz-20kHz)内起作用。而且，来自德耳塔-西格马数字到模拟转换器的音频信号具有高出音频带很多的量化噪声分量，其可相互调制以产生音频带分量，除非放大器保留对这些高频分量的线性闭环响应。宽闭环带宽对于避免音频谱上的相对相位延迟亦是必要的。
MOS技术中的主要噪声源之一是闪变噪声。由于硅和硅氧化物层之间的界面中或界面附近的杂质或硅晶体结构不可避免的缺陷，MOS器件诸如晶体管包含陷阱。MOS器件中的电流典型地基本上沿该界面行进，并且所述陷阱随时间随机充电和放电。这导致氧化物界面处的电荷密度的噪声分量，其具有近似1/f的功率谱，即具有较低频率处的较高谱密度。
对于电路分析，该电荷变化ΔQ可被当作对栅电压ΔVG的等效调制，其中ΔVG＝ΔQ/Cox，Cox是在栅氧化物上的从栅到沟道的电容。Cox与栅氧化物厚度成反比，因此对于相同的电荷变化，等效栅电压噪声与栅氧化物厚度成比例。在实际中，发现情况是这样，即具有不同栅氧化物厚度的类似过程给出随栅氧化物厚度增加的栅闪变噪声电压。
亦发现闪变噪声电压与MOS晶体管的面积的平方根成反比。因此减小该噪声的一种途径是增加表面面积，即晶体管的宽度和长度。然而将闪变噪声改进比方说6dB将需要四倍的晶体管面积：对闪变噪声的明显的进一步改进导致在额外寄生电容和所消耗的芯片面积上并因此在制造成本上不实用的大器件。
给定晶体管的闪变噪声对放大器的涉及输入的噪声电压的贡献亦可通过改变来自涉及该输入的晶体管的增益、通过改变其纵横比或改变其偏置电流来减小。但这使设计偏离否则将被认为在面积、功率和性能的所需组合方面最优的情况，并且在实际中，再次仅有无需不适当地折中其它设计目的可实际上实现的小改进。
而且，斩波器(chopper)稳定化技术可被结合以将闪变噪声移离至较高频，在这里噪声可被忽略或滤出。然而这由于通常需要添加多个开关以及时钟产生和分配电路，增加了电路的复杂度，并且趋向于给出斩波频率及其谐波处的伪输出信号。
因此一般而言，对于给定的电路拓扑、电路规格和制造技术，存在对可实现的闪变噪声的实用且经济的下限。
高性能音频放大器应用中的一般公知电路是差动折叠cascode(共源共栅)运算放大器电路(differential folded cascode op amp circuit)，其示意图在图1a中示出。该电路提供了低失真、高增益和宽带宽，其对于高保真声音再现是理想的。这种电路的工作对本领域的技术人员来说是众所周知的，然而cascode设置基本上利用了增益晶体管(MP1或MP2)以及cascode晶体管(MNC1或MNC2)，其有效地减小其关联增益晶体管(MP1或MP2)上的电压的变化以使其以线性方式放大其输入电压的变化；由此减小失真。该拓扑亦提供了到输出Iout的高电压增益和该节点处的宽电压顺应性，以便于直接驱动输出或用作另外的运算放大器增益级的输入。
图1a示出差动折叠cascode放大器结构，其使用了两个cascode晶体管(MNC1、MNC2)和恒流偏置器件MNM1、MNM2。由于偏置器件MNM2通过恒流，来自输入器件MP2的所有信号电流都通过cascode器件MNC2到达输出Iout。类似地，来自MP1的信号电流通过cascode器件MNC1而不是偏置器件MNM1，然后由镜器件MPB1、MPB2镜像到输出Iout。cascode器件MPC1和MPC2与MPB1、MPB2的漏串联而插入以改进该电流镜的输出阻抗和精度。适当的偏置电压VCP1、VCN1、VBN1是使用标准技术由其它电路得到的。
图1b的折叠cascode结构是该差动折叠cascode放大器的变化。在此情况下，先前的偏置器件MNM1、MNM2被再连接为镜器件，其中MNM1是漏-栅连接的，并且cascode器件MNC1也是漏-栅连接的，而先前的镜器件MPB1和MPB2现在工作为被供应了适当偏置电压VBP1的恒定偏置电流源。跟以前一样，来自MP2的信号电流通过cascode器件MNC2流到输出。然而，来自MP1的信号电流可不再流经cascode器件MNC1，这是因为现在其被迫使在由MPB1供应的恒流处工作，因此该信号电流现在流经镜器件MNM1，在这里它被MNM2镜像并因此通过MNC2流到输出。
尽管在这些结构中，cascode晶体管MNC1、MNC2、MPC1和MPC2的闪变噪声贡献是小的，但在对图1a或1b的电路的实际实施中，发现由MNM1和MNM2贡献的闪变噪声是具有由输入器件MP1和MP2以及MPB1和MPB2贡献的其它闪变噪声的音频频率噪声的占优分量之一。对于其中用适当厚度的栅氧化物(比方说350nm)MOS器件来实施放大器的高电压(比方说18V)电路尤其是这样。如以上所讨论的，设计者迅速达到用于这种闪变噪声的实际下限。然而存在对具有越来越好的信噪比，即具有较低噪声和较高信号摆动的越来越低噪声的音频电路的日益增长的需要。
发明内容
一般而言，本发明提供了一种模拟电路装置，其使用基于MOS的技术，通过减小所选晶体管器件的氧化物厚度来减小闪变噪声，所述器件与在相同电路中需要以较大工作电压工作的那些器件相比具有低工作电压。较低电压的晶体管典型地被用于偏置、恒流源和电流镜，而较大电压的晶体管被暴露于用于高保真音频工作的必要的大信号摆动。经减小的氧化物厚度从这些低电压晶体管减小了对电路的闪变噪声贡献，并因此减小了电路的总闪变噪声。cascode晶体管仍将需要较厚的氧化物层以处理较高电压电平，而其它电路晶体管可通过将电路设置成使它们仅被需要用于处理相对低的工作电压而以较薄的氧化物层来实施。
有利地，这种双晶体管氧化物厚度设置可被用在折叠cascode运算放大器电路中，在其中处理较大电压所需的晶体管是cascode晶体管，其由于cascode电路的特性而具有与其它电路配置中的晶体管相比大大减小的闪变噪声贡献。这样，许多非cascode电路晶体管可具有较薄的氧化物层以进一步使其对运算放大器电路的闪变噪声的贡献最小。
这种设置进一步的优点是总芯片尺寸可由于用较薄氧化物晶体管来代替较厚氧化物层晶体管而减小。对于给定宽度和长度以及工作电流和电压，较薄的栅氧化物晶体管将具有高跨导和较高输出阻抗：相反，对于对跨导或输出阻抗的给定要求，宽度和长度可被缩放，从而给出晶体管所占用的较小芯片面积。当然，这种缩放亦将减小闪变噪声的改进，但这是可用于设计者的权衡。
当被用在混合信号混合电压集成电路中时，在数字电路使用薄氧化物晶体管而模拟电路使用厚氧化物晶体管的情况下，在模拟电路的所选位置中在使用如在数字电路中使用的相同结构的薄氧化物晶体管中没有增加的成本，不管加工或实际制造成本。
使用薄氧化物晶体管的缺点是当它们被暴露于静电放电(ESD)或其它高电压“冲击”时较易于损坏。因此，一个实施例提供了电压脉冲保护装置，其被设置成在存在快速上升的电压波形(例如ESD)的情况下维持薄氧化物晶体管的工作电压，或者至少减轻其对薄氧化物晶体管器件的影响。
所述电压脉冲保护装置优选为在薄氧化物晶体管器件上耦合的分立器件。单个分立器件可被用于许多薄氧化物晶体管器件，尽管亦可使用包括用于每个薄氧化物晶体管器件的分立保护器件的其他设置。优选地，该器件或每个分立器件是电容器。
优选地，薄和厚氧化物晶体管器件被设置到cascode电路级中，并且电压脉冲保护装置耦合跨接薄氧化物晶体管器件至cascode厚氧化物晶体管器件的栅连接。优选地，该电路包括多个cascode电路级，其具有公用的cascode厚氧化物晶体管器件栅连接，并且其中单个分立器件被耦合在薄氧化物晶体管和公用栅连接之间以实施电压脉冲保护装置。
具体而言，在一个方面中，本发明提供了依照权利要求1用于处理集成电路中的模拟信号的模拟电路。
优选地，第一晶体管器件被设置成在使用中具有预定电平以下的工作电压，并且第二晶体管器件被设置成在使用中不受该预定工作电压电平的约束。这允许第一氧化物层比第二氧化物层厚度薄。例如，预定工作电压电平是3.6V并且第一氧化物厚度是70nm。这与用于第二晶体管的19.8V的示例工作电压和350nm的氧化物厚度形成对比。
优选地，第二晶体管器件形成所述模拟电路内的cascode晶体管器件电路的部分。优选地，cascode晶体管器件电路是差动折叠cascode运算放大器电路。这减小了较厚氧化物层厚度晶体管的闪变噪声贡献。
优选地，薄氧化物晶体管被用在运算放大器电路的输入、偏置和恒流子电路中。
预定工作电压电平可借助使用例如箝位电路来实现。
优选地，所述模拟电路被集成在混合信号芯片中，如DAC或ADC芯片中。该电路亦可被用在更复杂的封装中，如芯片上系统，或者用在基于MOS的只模拟集成电路中。
亦提供了一种处理模拟信号的方法，包括将模拟信号施加给用于处理包括许多金属氧化物半导体晶体管器件的集成电路中的模拟信号的模拟电路，电路级包括具有第一氧化物厚度的第一所述晶体管器件和具有第二和不同氧化物厚度的第二所述晶体管器件。
亦提供了一种生产用于处理集成电路中的模拟信号的模拟电路的方法；该方法包括提供被设置成实施所述电路级的许多金属氧化物半导体晶体管器件，至少第一所述晶体管器件具有第一氧化物厚度，并且至少第二所述晶体管器件具有第二和不同氧化物厚度。
优选地，集成电路是具有附加数字电路的混合信号电路，其优选使用采用两个氧化物厚度中的较薄者的晶体管。
有利地，这种双晶体管氧化物厚度设置可被用在折叠cascode运算放大器电路中，在其中处理较大电压所需的晶体管是cascode晶体管，其由于cascode电路的特性而具有与其它电路配置中的晶体管相比大大减小的闪变噪声贡献。这样，许多非cascode电路晶体管可具有较薄的氧化物层以进一步使其对运算放大器电路的闪变噪声的贡献最小。
这种设置进一步的优点是总芯片尺寸可由于用较薄氧化物晶体管来代替较厚氧化物层晶体管而减小。对于给定宽度和长度以及工作电流和电压，较薄的栅氧化物晶体管将具有高跨导和较高输出阻抗：相反，对于对跨导或输出阻抗的给定要求，宽度和长度可被缩放，从而给出晶体管所占用的较小芯片面积。当然，这种缩放亦将减小闪变噪声的改进，但这是可用于设计者的权衡。
当被用在混合信号混合电压集成电路中时，在数字电路使用薄氧化物晶体管而模拟电路使用厚氧化物晶体管的情况下，在模拟电路的所选位置中在使用如在数字电路中使用的相同结构的薄氧化物晶体管中没有增加的成本，不管加工或实际制造成本。
使用薄氧化物晶体管的缺点是当它们被暴露于静电放电(ESD)或其它高电压“冲击”时较易于损坏。因此，一个实施例提供了电压脉冲保护装置，其被设置成在存在快速上升的电压波形(例如ESD)的情况下维持薄氧化物晶体管的工作电压，或者至少减轻其对薄氧化物晶体管器件的影响。
所述电压脉冲保护装置优选为在薄氧化物晶体管器件上耦合的分立器件。单个分立器件可被用于许多薄氧化物晶体管器件，尽管亦可使用包括用于每个薄氧化物晶体管器件的分立保护器件的其他设置。优选地，该器件或每个分立器件是电容器。
优选地，薄和厚氧化物晶体管器件被设置到cascode电路级中，并且电压脉冲保护装置耦合跨接薄氧化物晶体管器件至cascode厚氧化物晶体管器件的栅连接。优选地，该电路包括多个cascode电路级，其具有公用的cascode厚氧化物晶体管器件栅连接，并且其中单个分立器件被耦合在薄氧化物晶体管和公用栅连接之间以实施电压脉冲保护装置。
具体而言，在一个方面中，本发明提供了依照权利要求1用于处理集成电路中的模拟信号的模拟电路。
优选地，第一晶体管器件被设置成在使用中具有预定电平以下的工作电压，并且第二晶体管器件被设置成在使用中不受该预定工作电压电平的约束。这允许第一氧化物层比第二氧化物层厚度薄。例如，预定工作电压电平是3.6V并且第一氧化物厚度是70nm。这与用于第二晶体管的19.8V的示例工作电压和350nm的氧化物厚度形成对比。
优选地，第二晶体管器件形成所述模拟电路内的cascode晶体管器件电路的部分。优选地，cascode晶体管器件电路是差动折叠cascode运算放大器电路。这减小了较厚氧化物层厚度晶体管的闪变噪声贡献。
优选地，薄氧化物晶体管被用在运算放大器电路的输入、偏置和恒流子电路中。
预定工作电压电平可借助使用例如箝位电路来实现。
优选地，所述模拟电路被集成在混合信号芯片中，如DAC或ADC芯片中。该电路亦可被用在更复杂的封装中，如芯片上系统，或者用在基于MOS的只模拟集成电路中。
亦提供了一种处理模拟信号的方法，包括将模拟信号施加给用于处理包括许多金属氧化物半导体晶体管器件的集成电路中的模拟信号的模拟电路，电路级包括具有第一氧化物厚度的第一所述晶体管器件和具有第二和不同氧化物厚度的第二所述晶体管器件。
亦提供了一种生产用于处理集成电路中的模拟信号的模拟电路的方法；该方法包括提供被设置成实施所述电路级的许多金属氧化物半导体晶体管器件，至少第一所述晶体管器件具有第一氧化物厚度，并且至少第二所述晶体管器件具有第二和不同氧化物厚度。
优选地，集成电路是具有附加数字电路的混合信号电路，其优选使用采用两个氧化物厚度中的较薄者的晶体管。
附图说明
仅为了举例而不旨在限制，现在将参照以下附图来描述实施例；在附图中：
图1a示出公知的差动折叠cascode运算放大器电路；
图1b示出另一个公知的差动折叠cascode运算放大器电路；
图2示出依照一个实施例的经修改的差动折叠cascode运算放大器电路；
图3示出依照第二实施例的经修改的差动折叠cascode运算放大器电路；
图4示出依照第三实施例的经修改的差动折叠cascode运算放大器电路；
图5示出依照第四实施例的经修改的差动折叠cascode运算放大器电路；
图6示出一个集成模拟电路的示意图，该电路包括具有不同氧化物厚度的两个晶体管器件；
图7示出具有过电压保护的图5的电路的部分；
图7a示出在施加了ESD电压脉冲之后图7电路中的各个节点处的电压电平；
图8示出用于施加ESD电压脉冲的测试装置；
图9示出依照第五实施例的经修改的差动折叠cascode运算放大器电路，其包括ESD保护；并且
图9a示出在施加了ESD电压脉冲之后图9电路中的各个节点处的电压电平。
图1a示出公知的差动折叠cascode运算放大器电路；
图1b示出另一个公知的差动折叠cascode运算放大器电路；
图2示出依照一个实施例的经修改的差动折叠cascode运算放大器电路；
图3示出依照第二实施例的经修改的差动折叠cascode运算放大器电路；
图4示出依照第三实施例的经修改的差动折叠cascode运算放大器电路；
图5示出依照第四实施例的经修改的差动折叠cascode运算放大器电路；
图6示出一个集成模拟电路的示意图，该电路包括具有不同氧化物厚度的两个晶体管器件；
图7示出具有过电压保护的图5的电路的部分；
图7a示出在施加了ESD电压脉冲之后图7电路中的各个节点处的电压电平；
图8示出用于施加ESD电压脉冲的测试装置；
图9示出依照第五实施例的经修改的差动折叠cascode运算放大器电路，其包括ESD保护；并且
图9a示出在施加了ESD电压脉冲之后图9电路中的各个节点处的电压电平。
具体实施方式
一开始参考图1b，典型的音频运算放大器设计被示出，其使用差动折叠cascode设置。基于MOS的晶体管器件MP1和MP2是输入晶体管。来自MP2的信号电流通过折叠cascode器件MNC2到达输出。来自MP1的信号电流不能通过折叠cascode器件MNC1，这是因为电流I(MNC1)等于恒流源MPB1所限定的恒流。因此MP1信号电流通过由MNM1、MNM2形成的电流镜，然后通过cascode器件MNC2到达输出。这样，MNM1、MNM2、MNC1、MNC2用作到差动转换器的单端(single ended)，并且贡献cascode功能以增加该跨导级的输出阻抗。晶体管MPC1和MPC2用作cascode器件以偏置器件MPB1和MPB2，从而增加其有效输出阻抗，以维持Iout处的高输出阻抗并亦改进电源抑制。
用于该电路块的电源电压典型为18V，并因此所有晶体管器件都是“厚”氧化物器件，典型为350nm。通常NMOS器件贡献比PMOS器件多的闪变噪声，因此该电路中闪变噪声的主要源是MNM1和MNM2。然而，其它非cascode器件(MP1、MP2、MPB1、MPB2)亦贡献一些噪声。对于一次，来自cascode器件MNC1、MNC2、MPC1、MPC2的漏端子的信号电流等于进入相其应源端子的信号电流，因此它们不能贡献噪声。由于其非零输出电导和相邻器件的非零输出电导而导致的二次效应的确允许这些器件产生小输出噪声贡献，但这与电路中其它器件的贡献相比通常是可忽略的。
现在参考图2，依照一个实施例的差动折叠cascode运算放大器被示出。该电路包括与图1b的电路相同的元件，具体而言是输入晶体管器件MP1和MP2，其接收输入信号；输入偏置晶体管MPD1；cascode晶体管MNC1和MNC2；恒流源晶体管MPB1和MPB2；和关联的cascode晶体管MPC1和MPC2，以及电流镜晶体管MNM1和MNM2。该电路以与图1b相同的方式工作，然而许多晶体管(画圈的)有利地具有比其它薄的氧化物层。
具体而言，晶体管MNM1、MNM2、MPB1和MPB2具有薄氧化物层厚度，例如70nm，而cascode晶体管MNC1、MNC2、MPC1和MPC2以及输入晶体管MP1、MP2和MPD1具有厚氧化物层厚度，例如350nm。较厚的氧化物层允许这些晶体管处理由大信号摆动要求强加于其上的较大工作电压。然而，薄氧化物层晶体管具有其漏-源、栅-漏和栅-源上的较低最大电压，并因此可用较薄的氧化物层来实施，由此减小其对电路的闪变噪声贡献。
其余的厚氧化物晶体管MNC1、MNC2、MPC1和MPC2处于cascode配置，因此贡献较少的闪变噪声，从而提供低噪声运算放大器电路设计。在某些应用中，如果可“保证”输入信号处于用于70nm氧化物层厚度的预定工作电压电平例如3.6V内，输入晶体管MP1和MP2亦可由薄氧化物制成，从而减小其闪变噪声贡献。
尽管差动折叠cascode运算放大器电路是优选实施例，其它放大器设计亦可受益于双晶体管器件氧化物层厚度途径。例如，非差动、非折叠和非cascode的放大器电路可使用具有多于一个厚度的MOS晶体管器件来实施。
图3示出依照本发明一个实施例的可替换差动折叠cascode运算放大器电路。该电路类似于图2的电路，但包括附加电路以确保用于薄氧化物晶体管的工作漏-源。栅-漏和栅-源电压保持在预定电压电平(例如3.6V)以下，即使在过载条件下。电流镜器件MNM1是二极管连接的，并因此从不看见比偏置电流之和I(MPD1)+I(MPB1)多的电流。因此，其漏-源电压可被设计成小于3.6V。
补充的电流镜器件MNM2不是二极管连接的，然而其栅-源电压等于MNM1的，并因此再次通常被限制于3.6V；由此允许薄氧化物实施。然而在V(INN)比V(INP)大的多以使I(MP2)比I(MPB2)大的过载条件下，MNC2的源潜在地可升高电压，从而给出MNM2上的过度漏-源电压。为克服这种潜在问题，添加了包括晶体管器件MPX的箝位电路，其在过载期间将MNM2的漏电压箝位到安全电压以避免过度漏-源或漏-栅电压。
可以以许多方式将MPX的栅偏置到适当电压，例如包括所示的R3、MNN3、MPC3和MPB3的偏置电路。通过二极管连接的MNN3和电阻器R3的I(MPB3)在该实例中偏置该栅。电压被选择成使MPX在正常工作中关断，但在过载条件下将MNM2的栅偏置电压箝位到足够低的电压以避免超过预定电平，该预定电平由薄氧化物晶体管的最大推荐工作电压给出。注意箝位晶体管MPX在正常情况下是非激活的，因此MPX及其偏置电路不贡献噪声。
MPB1和MPB2亦贡献一些闪变噪声，尽管比NMOS晶体管(MNM1、MNM2)少，并因此可有利地由薄氧化物制成。
在其中两个输入电压均可被保证停留在低于3.6V很多的电压的电路中，MP1和MP2亦可由薄氧化物制成。然而，这在所有过载或瞬态条件下通常是难以保证的。图4示出依照一个实施例的另外的可替换运算放大器电路。在此，添加了附加的输入晶体管器件MPL1、MPL2、MPE1和MPE2。假定一个或两个输入从明显的源阻抗(例如从运算放大器周围的反馈电阻器)被驱动，二极管连接的器件MPL1和MPL2在输入晶体管MP1和MP2的栅之间并联背对背连接以限制输入差动电压。假定被施加于栅的输入电压现在被约束到已知范围，cascode器件MPE1和MPE2可被适当地偏置并且与MP1和MP2串联而插入以减小输入晶体管MP1和MP2上的最大漏-源电压。
MPE1和MPE2是cascode器件，因此将贡献较少的噪声，并且箝位器件MPL1和MPL2除了在短瞬态期间以外将是关的，因此将不贡献任何噪声。
注意除了需要漏-源、栅-漏和栅-源电压小于薄氧化物晶体管的标称最大电压，例如3.6V以外，漏-体和源-体电压亦必须被限制于标称最大电压。在图4的电路中，该条件被满足，这是因为MP1和MP2的体被连接到公用源。如果体连接是到正电源，则对于低输入电压，将违反该条件，并且器件可能从漏到体击穿。
图5示出图3的增强设置，说明了在两级放大器中该技术的使用，该放大器另外包括常规的A类输出级。A类增益晶体管器件MN4由MPD4来偏置，具有电阻器RC和电容器CC的米勒补偿，以及电平移位器(lever shifter)MN3。
这些技术可被等同地应用于具有MNM1、MNM2、MPB1和MPB2薄氧化物的图1a的放大器。在此情况下，类似于MPX的箝位将需要应用于MNC1和MNC2的源。MP1和MP2可由薄氧化物制成，具有添加的如以上的MPE1、MPE2、MPL2、MPL1。可对其它类似放大器进行类似适配。
尽管以上已针对具有可用的3.6V和19.8V晶体管的过程而描述，这个概念显然可被应用于具有其它最大晶体管工作电压的过程，其中箝位被应用以将薄氧化物晶体管上的电压限制于其它预定电压。
这些模拟电路级可被用作直接音频模拟放大器级，或者被与例如混合信号集成电路上的数字到模拟转换器(DAC)或模拟到数字转换器(ADC)中的数字电路组合。在这种设置中，在模拟电路级中使用的相同类型的薄氧化物晶体管器件亦可被实施在数字电路中。
原则上，每个噪声贡献的晶体管的氧化物厚度可根据其最大施加电压被最优化以使闪变噪声最小。然而，氧化物厚度的每个选项都需要至少一个额外的光掩模被加工，以及一个额外光刻晶片处理步骤和一个额外的氧化物生长晶片处理步骤，因此多于比方说三个的不同氧化物厚度在加工成本和晶片处理成本上是昂贵的。典型地，仅两个将是足够的：一个用于电压限制的器件，以及一个用于可看见全模拟电源电压的器件。
图6示意性地示出集成电路上的相同模拟电路中但具有不同氧化物(SiO2)厚度的两个MOS晶体管器件。氧化物层没有按照比例，并且仅表示上述厚的和薄的晶体管器件。两个器件都将以基片为基础，在该实例中是p型基片。其具有n型材料的两个沉积以形成每个晶体管器件的源和漏部分。硅氧化物(SiO2)层在该点典型地比其它部分薄。电接触被提供于这些较薄区。类似地，栅借助两个n型区之间的氧化物层的变薄和接触而形成。
然而，两个器件之间的差别在于与另一个器件(在最薄部分处70nm)相比，氧化物层在一个器件上在栅和沟道之间的最薄部分处较厚(典型为350nm)。
尽管以上电路配置被设计成确保薄氧化物(例如70nm)、低电压器件在工作期间从不看见太高的电压(比方说大于3.6V)，薄氧化物器件固有地使器件对于过度电压不如完全由较厚氧化物(例如350nm)、较高电压的器件组成的电路鲁棒。
具体而言，这样的器件可能对静电放电电压(ESD)敏感。存在集成电路可被暴露于ESD意外事件的作用的许多实际情况。例如在使用所述电路制造最终产品之前或期间对集成电路的处理期间，或者由最终用户偶然施加ESD尖峰时，如当把线缆附着于高保真放大器的输出时。
图7示出图5电路的一部分(没有输入和输出级)。所示的附加的二极管连接的晶体管MPB0和MPC0产生由相应NMOS电流源MNBB和MNBC驱动的电压VBP1和VCP1，所述电流源本身由适当的所施加偏置电压VBN来驱动。图7亦包括箝位器件C，如齐纳二极管，以限制有源电路所看见的电压。箝位器件C被跨接在电源线(VDD和VSS)上，并且被设计成保持用于至少高达芯片最大指定电源电压的施加电压的高阻抗。但在施加电压足以导致有源电路中的部件的破坏性击穿之前变成低阻抗。这种箝位设置由此被设计成当ESD脉冲被施加于电源线时保护有源器件(特别是MPB1-3和MPC1-3)不受损坏。
这种ESD保护策略是众所周知的，并且对具有均匀(即全部是厚氧化物的)晶体管的电路是有效的。然而对于18V电路，在必须保证箝位电压直到至少20V不激活的情况下，仍有在薄氧化物器件上出现超过比方说3.6V的瞬态电压从而导致损坏的危险。
图8示出被用于评价电路A(在此情况下是图7的电路)对ESD脉冲的灵敏度的典型测试设置。脉冲发生器X通过小电阻器Resd和电容器Cesd将脉冲Vesd注入到测试下的器件(DUT)A的正电源端子。典型地Vesd可以是2kV、Resd是1500欧姆且Cesd是200pf。
再次参考图7，在所施加的ESD脉冲之前，电路中的所有节点被放电至地电压。考虑如图8中所示被施加给电源的正ESD脉冲，则Vesd的快正边沿导致电源线Vdd在几纳秒内脉动到高处，迅速上升，直到被箝位器件(C)箝位于比方说25V，如图7a中所示。由于施加电压的上升时间是几纳秒的量级，恰好在Vdd上升之后电路中的节点电压主要由从器件和互连的各种固有和寄生电容(这些在图7的虚线轮廓中示出)产生的纯电容性部分(capacitive division)来限定。具体考虑VCP1，该节点具有对地或其它地相关的节点的显著寄生电容，包括从MNBC的漏到基片的结电容和高电压器件MPC1、MPC2、MPC2的栅-漏叠加电容。不管其它到Vdd的电容，包括MPC0的栅-源电容，随着Vdd在多于一百纳秒的时间内降低，在向着Vdd缓慢缓和之前，VCP1最初形成尖峰于低于Vdd很多的电压。MPB1、MPB2、MPB3被紧紧耦合于VCP1，这是因为大、高电压器件MPC1、MPC2和MPC3的栅-源电容基本上大于这些晶体管的源-井电容以及MPB1、MPB2、MPB3的寄生漏-井和漏-栅叠加电容，特别是一旦栅-源电压增加到PMOS阈电压VtP，则沟道导通。这样，MPB1、MPB2、MPB3的漏趋向于近似地跟踪VCP1以上的VtP，如图7a中所示。因此高电压出现在薄氧化物器件MPB1、MPB2、MPB3的漏-井和漏-源上。其可明显高于这些薄氧化物晶体管的正常(比方说)3.6V额定值，实际上高于漏-源击穿电压，比方说6V，并且在实验上发现在一些情况下导致对它们的损坏，特别是MPB2。这样，在这种高电压电路中使用这些薄氧化物器件可导致ESD鲁棒性的问题的产生。这些问题在纯粹厚氧化物电路中将不存在，这是因为箝位电压将足够低以保护较为鲁棒的厚氧化物更高电压的器件。
在最终应用的实际使用中，在器件已被焊接到PCB上的情况下，与从电源线相比，器件更有可能看见从来自设备抽头或插座的外部连接到达的ESD脉冲。如图8中所示，器件通常将具有在任何非电源插脚之间连接的内部二极管D以将ESD电流脉冲引导到电源线中并经过箝位器件C，由此再次如以上限制电源线之间的电压。然而，电源线和内部节点处的波形将类似于以上所述的波形(见图7a)，从而潜在地产生薄氧化物器件上的过度电压。
图9示出结合用于混合氧化物厚度晶体管电路的ESD保护的另外实施例，并且被设置成在快上升时间ESD脉冲期间防止上述瞬态过电压。电容器CE1被连接于cascode栅-偏置线VCP1和Vdd之间，从而用作电压脉冲保护装置。这是按照本领域可用的标准方法相对于该节点上的其他器件和寄生电容而定大小的，从而使出现在Vdd到Vss(比方说25V)上的箝位电压台阶的电容性部分将MPC0上的峰值电压减小到例如等于VtP或可能大一伏左右的电压，(或者薄氧化物器件可以容忍的一些其它值)，从而给出如图9a中所示的波形。以这种方式，MPC1、MPC2、MPC3的最大漏-源电压被减小到零或至多一伏左右，这是因为相应的漏仍将趋向于跟踪于比VCP高VtP左右的电压。
原则上，对CE1的定尺寸可通过计算对Vdd和Vss的所有寄生电容以及计算所需的最小电容CE1来进行，但在实际中，所包含的电容的电压相关性和串联并联连接使得在实际中更有可能基于对网络的总体简化而获得的第一估算通过迭代计算机电路模拟来进行。
而且，原则上MPB1-3上的略微较高的电压可以容忍，因此可使用CE1的略微较小值。但在该电路的实际实例中，与电路的其它部件相比，CE1是小的，仅为运算放大器补偿电容器的大小的10％，并且一些额外的余量是理想的，以允许由于例如难以预计的杂散电感而导致的其它效应，因此CE1可被设计得比预计为足够的最小值大。
电容器CE1额定地将是多晶硅-绝缘体-多晶硅(PiP)或MiM(金属-绝缘体-金属)电容器结构，其类似于被用于运算放大器补偿电容器的结构。然而，可使用其它电压脉冲保护装置而不是电容器CE1，例如大反偏结二极管或两个堆叠的MOS二极管。然而，由于初始瞬态电压由电容器部分(capacitor division)来限定，它们仍有效地用作电容器。
在每种情况下，这些保护器件工作以将薄氧化物晶体管所连接的电源线(例如VDD)上的经箝位的ESD波形的第一快上升部分有效地短路于这些晶体管的另一侧，从而使这些器件上的电压保持在很大程度上不受ESD脉冲的影响；这样，这些器件不被另外的大过电压效应损坏。
进一步的可替换保护装置可包括击穿结构，如适当击穿电压的齐纳二极管。但这样的结构不可用于或表征于标准CMOS过程。
可替换地，将“首先”击穿但更鲁棒的专门布局的大薄栅PMOS(例如具有栅和源＝Vdd，漏＝VCP1的PMOS，具有大宽度以及被用于稳定(ballast)漏和源的自对准硅化物阻挡(salicide blocking))可取代CE1而被使用。但这种结构的面积将比电容器CE1大。
另一个替换是连接电压脉冲保护装置，例如直接在所包含的器件(例如MPB1-3)的漏-源上的一个或多个电容器。然而所包含的总电容将是相似的。
然而，图9中示出的单个电容器选项是优选的，这是因为使用直接在晶体管器件上的电容器将导致在正常工作中，cascode晶体管MPC1-3的源在高频是交流接地的，从而导致来自这些cascode晶体管的对高频热噪声的大贡献并且亦在它们的漏处将高频(h.f.)零引入到cascode节点的阻抗中。
类似的装置被用于保护薄氧化物器件MNM1-3和MPX。具体而言，电容器CE2被耦合在电源线VSS以及MN1和MN2的栅之间。这有效地提供了用于ESD波形的快上升初始部分的短暂短路，从而使其不被呈现于这些薄氧化物器件上。由于对电源线VSS的寄生电容，ESD的效应对于这些器件不是一样严重，因此可使用较小的电容。
箝位器件C已被称为齐纳二极管：其它结构，如短厚场晶体管和接地栅MOS晶体管是众所周知的替换。
本领域的技术人员将认识到，上述设备和方法可被实施为处理器控制代码，该代码在例如载体介质，如盘、CD-或DVD-ROM上，被编程的存储器，如只读存储器(固件)上，或者在数据载体，如光学或电信号载体上。对于许多应用，本发明的实施例可被实施在FPGA(现场可编程门阵列)上。这样，所述代码可包括例如用于设置或控制FPGA的代码。所述代码亦可包括用于动态配置可再配置设备，如可再编程晶体管阵列的代码。类似地，所述代码可包括用于硬件描述语言，如VerilogTM或VHDL(甚高速集成电路硬件描述语言)的代码，其可被用作到模拟电路合成软件的输入。或者模拟电路合成软件可被编写或配置成选择合成的放大器中的适当晶体管为薄氧化物的。如本领域的技术人员将理解的，所述代码可被分配于相互联系的多个耦合部件之间。在适当的情况下，所述实施例亦可使用在现场可(再)编程模拟阵列或类似器件上运行以配置模拟硬件的代码来实施。
本领域的技术人员将理解，通常依照以上所讲，各种实施例和针对它们所描述的特定特征可与其它实施例或它们的专门描述的特征自由组合。本领域的技术人员亦将认识到，可在所附权利要求的范围内对所述的特点实例做出各种更改和修改。
用于该电路块的电源电压典型为18V，并因此所有晶体管器件都是“厚”氧化物器件，典型为350nm。通常NMOS器件贡献比PMOS器件多的闪变噪声，因此该电路中闪变噪声的主要源是MNM1和MNM2。然而，其它非cascode器件(MP1、MP2、MPB1、MPB2)亦贡献一些噪声。对于一次，来自cascode器件MNC1、MNC2、MPC1、MPC2的漏端子的信号电流等于进入相其应源端子的信号电流，因此它们不能贡献噪声。由于其非零输出电导和相邻器件的非零输出电导而导致的二次效应的确允许这些器件产生小输出噪声贡献，但这与电路中其它器件的贡献相比通常是可忽略的。
现在参考图2，依照一个实施例的差动折叠cascode运算放大器被示出。该电路包括与图1b的电路相同的元件，具体而言是输入晶体管器件MP1和MP2，其接收输入信号；输入偏置晶体管MPD1；cascode晶体管MNC1和MNC2；恒流源晶体管MPB1和MPB2；和关联的cascode晶体管MPC1和MPC2，以及电流镜晶体管MNM1和MNM2。该电路以与图1b相同的方式工作，然而许多晶体管(画圈的)有利地具有比其它薄的氧化物层。
具体而言，晶体管MNM1、MNM2、MPB1和MPB2具有薄氧化物层厚度，例如70nm，而cascode晶体管MNC1、MNC2、MPC1和MPC2以及输入晶体管MP1、MP2和MPD1具有厚氧化物层厚度，例如350nm。较厚的氧化物层允许这些晶体管处理由大信号摆动要求强加于其上的较大工作电压。然而，薄氧化物层晶体管具有其漏-源、栅-漏和栅-源上的较低最大电压，并因此可用较薄的氧化物层来实施，由此减小其对电路的闪变噪声贡献。
其余的厚氧化物晶体管MNC1、MNC2、MPC1和MPC2处于cascode配置，因此贡献较少的闪变噪声，从而提供低噪声运算放大器电路设计。在某些应用中，如果可“保证”输入信号处于用于70nm氧化物层厚度的预定工作电压电平例如3.6V内，输入晶体管MP1和MP2亦可由薄氧化物制成，从而减小其闪变噪声贡献。
尽管差动折叠cascode运算放大器电路是优选实施例，其它放大器设计亦可受益于双晶体管器件氧化物层厚度途径。例如，非差动、非折叠和非cascode的放大器电路可使用具有多于一个厚度的MOS晶体管器件来实施。
图3示出依照本发明一个实施例的可替换差动折叠cascode运算放大器电路。该电路类似于图2的电路，但包括附加电路以确保用于薄氧化物晶体管的工作漏-源。栅-漏和栅-源电压保持在预定电压电平(例如3.6V)以下，即使在过载条件下。电流镜器件MNM1是二极管连接的，并因此从不看见比偏置电流之和I(MPD1)+I(MPB1)多的电流。因此，其漏-源电压可被设计成小于3.6V。
补充的电流镜器件MNM2不是二极管连接的，然而其栅-源电压等于MNM1的，并因此再次通常被限制于3.6V；由此允许薄氧化物实施。然而在V(INN)比V(INP)大的多以使I(MP2)比I(MPB2)大的过载条件下，MNC2的源潜在地可升高电压，从而给出MNM2上的过度漏-源电压。为克服这种潜在问题，添加了包括晶体管器件MPX的箝位电路，其在过载期间将MNM2的漏电压箝位到安全电压以避免过度漏-源或漏-栅电压。
可以以许多方式将MPX的栅偏置到适当电压，例如包括所示的R3、MNN3、MPC3和MPB3的偏置电路。通过二极管连接的MNN3和电阻器R3的I(MPB3)在该实例中偏置该栅。电压被选择成使MPX在正常工作中关断，但在过载条件下将MNM2的栅偏置电压箝位到足够低的电压以避免超过预定电平，该预定电平由薄氧化物晶体管的最大推荐工作电压给出。注意箝位晶体管MPX在正常情况下是非激活的，因此MPX及其偏置电路不贡献噪声。
MPB1和MPB2亦贡献一些闪变噪声，尽管比NMOS晶体管(MNM1、MNM2)少，并因此可有利地由薄氧化物制成。
在其中两个输入电压均可被保证停留在低于3.6V很多的电压的电路中，MP1和MP2亦可由薄氧化物制成。然而，这在所有过载或瞬态条件下通常是难以保证的。图4示出依照一个实施例的另外的可替换运算放大器电路。在此，添加了附加的输入晶体管器件MPL1、MPL2、MPE1和MPE2。假定一个或两个输入从明显的源阻抗(例如从运算放大器周围的反馈电阻器)被驱动，二极管连接的器件MPL1和MPL2在输入晶体管MP1和MP2的栅之间并联背对背连接以限制输入差动电压。假定被施加于栅的输入电压现在被约束到已知范围，cascode器件MPE1和MPE2可被适当地偏置并且与MP1和MP2串联而插入以减小输入晶体管MP1和MP2上的最大漏-源电压。
MPE1和MPE2是cascode器件，因此将贡献较少的噪声，并且箝位器件MPL1和MPL2除了在短瞬态期间以外将是关的，因此将不贡献任何噪声。
注意除了需要漏-源、栅-漏和栅-源电压小于薄氧化物晶体管的标称最大电压，例如3.6V以外，漏-体和源-体电压亦必须被限制于标称最大电压。在图4的电路中，该条件被满足，这是因为MP1和MP2的体被连接到公用源。如果体连接是到正电源，则对于低输入电压，将违反该条件，并且器件可能从漏到体击穿。
图5示出图3的增强设置，说明了在两级放大器中该技术的使用，该放大器另外包括常规的A类输出级。A类增益晶体管器件MN4由MPD4来偏置，具有电阻器RC和电容器CC的米勒补偿，以及电平移位器(lever shifter)MN3。
这些技术可被等同地应用于具有MNM1、MNM2、MPB1和MPB2薄氧化物的图1a的放大器。在此情况下，类似于MPX的箝位将需要应用于MNC1和MNC2的源。MP1和MP2可由薄氧化物制成，具有添加的如以上的MPE1、MPE2、MPL2、MPL1。可对其它类似放大器进行类似适配。
尽管以上已针对具有可用的3.6V和19.8V晶体管的过程而描述，这个概念显然可被应用于具有其它最大晶体管工作电压的过程，其中箝位被应用以将薄氧化物晶体管上的电压限制于其它预定电压。
这些模拟电路级可被用作直接音频模拟放大器级，或者被与例如混合信号集成电路上的数字到模拟转换器(DAC)或模拟到数字转换器(ADC)中的数字电路组合。在这种设置中，在模拟电路级中使用的相同类型的薄氧化物晶体管器件亦可被实施在数字电路中。
原则上，每个噪声贡献的晶体管的氧化物厚度可根据其最大施加电压被最优化以使闪变噪声最小。然而，氧化物厚度的每个选项都需要至少一个额外的光掩模被加工，以及一个额外光刻晶片处理步骤和一个额外的氧化物生长晶片处理步骤，因此多于比方说三个的不同氧化物厚度在加工成本和晶片处理成本上是昂贵的。典型地，仅两个将是足够的：一个用于电压限制的器件，以及一个用于可看见全模拟电源电压的器件。
图6示意性地示出集成电路上的相同模拟电路中但具有不同氧化物(SiO2)厚度的两个MOS晶体管器件。氧化物层没有按照比例，并且仅表示上述厚的和薄的晶体管器件。两个器件都将以基片为基础，在该实例中是p型基片。其具有n型材料的两个沉积以形成每个晶体管器件的源和漏部分。硅氧化物(SiO2)层在该点典型地比其它部分薄。电接触被提供于这些较薄区。类似地，栅借助两个n型区之间的氧化物层的变薄和接触而形成。
然而，两个器件之间的差别在于与另一个器件(在最薄部分处70nm)相比，氧化物层在一个器件上在栅和沟道之间的最薄部分处较厚(典型为350nm)。
尽管以上电路配置被设计成确保薄氧化物(例如70nm)、低电压器件在工作期间从不看见太高的电压(比方说大于3.6V)，薄氧化物器件固有地使器件对于过度电压不如完全由较厚氧化物(例如350nm)、较高电压的器件组成的电路鲁棒。
具体而言，这样的器件可能对静电放电电压(ESD)敏感。存在集成电路可被暴露于ESD意外事件的作用的许多实际情况。例如在使用所述电路制造最终产品之前或期间对集成电路的处理期间，或者由最终用户偶然施加ESD尖峰时，如当把线缆附着于高保真放大器的输出时。
图7示出图5电路的一部分(没有输入和输出级)。所示的附加的二极管连接的晶体管MPB0和MPC0产生由相应NMOS电流源MNBB和MNBC驱动的电压VBP1和VCP1，所述电流源本身由适当的所施加偏置电压VBN来驱动。图7亦包括箝位器件C，如齐纳二极管，以限制有源电路所看见的电压。箝位器件C被跨接在电源线(VDD和VSS)上，并且被设计成保持用于至少高达芯片最大指定电源电压的施加电压的高阻抗。但在施加电压足以导致有源电路中的部件的破坏性击穿之前变成低阻抗。这种箝位设置由此被设计成当ESD脉冲被施加于电源线时保护有源器件(特别是MPB1-3和MPC1-3)不受损坏。
这种ESD保护策略是众所周知的，并且对具有均匀(即全部是厚氧化物的)晶体管的电路是有效的。然而对于18V电路，在必须保证箝位电压直到至少20V不激活的情况下，仍有在薄氧化物器件上出现超过比方说3.6V的瞬态电压从而导致损坏的危险。
图8示出被用于评价电路A(在此情况下是图7的电路)对ESD脉冲的灵敏度的典型测试设置。脉冲发生器X通过小电阻器Resd和电容器Cesd将脉冲Vesd注入到测试下的器件(DUT)A的正电源端子。典型地Vesd可以是2kV、Resd是1500欧姆且Cesd是200pf。
再次参考图7，在所施加的ESD脉冲之前，电路中的所有节点被放电至地电压。考虑如图8中所示被施加给电源的正ESD脉冲，则Vesd的快正边沿导致电源线Vdd在几纳秒内脉动到高处，迅速上升，直到被箝位器件(C)箝位于比方说25V，如图7a中所示。由于施加电压的上升时间是几纳秒的量级，恰好在Vdd上升之后电路中的节点电压主要由从器件和互连的各种固有和寄生电容(这些在图7的虚线轮廓中示出)产生的纯电容性部分(capacitive division)来限定。具体考虑VCP1，该节点具有对地或其它地相关的节点的显著寄生电容，包括从MNBC的漏到基片的结电容和高电压器件MPC1、MPC2、MPC2的栅-漏叠加电容。不管其它到Vdd的电容，包括MPC0的栅-源电容，随着Vdd在多于一百纳秒的时间内降低，在向着Vdd缓慢缓和之前，VCP1最初形成尖峰于低于Vdd很多的电压。MPB1、MPB2、MPB3被紧紧耦合于VCP1，这是因为大、高电压器件MPC1、MPC2和MPC3的栅-源电容基本上大于这些晶体管的源-井电容以及MPB1、MPB2、MPB3的寄生漏-井和漏-栅叠加电容，特别是一旦栅-源电压增加到PMOS阈电压VtP，则沟道导通。这样，MPB1、MPB2、MPB3的漏趋向于近似地跟踪VCP1以上的VtP，如图7a中所示。因此高电压出现在薄氧化物器件MPB1、MPB2、MPB3的漏-井和漏-源上。其可明显高于这些薄氧化物晶体管的正常(比方说)3.6V额定值，实际上高于漏-源击穿电压，比方说6V，并且在实验上发现在一些情况下导致对它们的损坏，特别是MPB2。这样，在这种高电压电路中使用这些薄氧化物器件可导致ESD鲁棒性的问题的产生。这些问题在纯粹厚氧化物电路中将不存在，这是因为箝位电压将足够低以保护较为鲁棒的厚氧化物更高电压的器件。
在最终应用的实际使用中，在器件已被焊接到PCB上的情况下，与从电源线相比，器件更有可能看见从来自设备抽头或插座的外部连接到达的ESD脉冲。如图8中所示，器件通常将具有在任何非电源插脚之间连接的内部二极管D以将ESD电流脉冲引导到电源线中并经过箝位器件C，由此再次如以上限制电源线之间的电压。然而，电源线和内部节点处的波形将类似于以上所述的波形(见图7a)，从而潜在地产生薄氧化物器件上的过度电压。
图9示出结合用于混合氧化物厚度晶体管电路的ESD保护的另外实施例，并且被设置成在快上升时间ESD脉冲期间防止上述瞬态过电压。电容器CE1被连接于cascode栅-偏置线VCP1和Vdd之间，从而用作电压脉冲保护装置。这是按照本领域可用的标准方法相对于该节点上的其他器件和寄生电容而定大小的，从而使出现在Vdd到Vss(比方说25V)上的箝位电压台阶的电容性部分将MPC0上的峰值电压减小到例如等于VtP或可能大一伏左右的电压，(或者薄氧化物器件可以容忍的一些其它值)，从而给出如图9a中所示的波形。以这种方式，MPC1、MPC2、MPC3的最大漏-源电压被减小到零或至多一伏左右，这是因为相应的漏仍将趋向于跟踪于比VCP高VtP左右的电压。
原则上，对CE1的定尺寸可通过计算对Vdd和Vss的所有寄生电容以及计算所需的最小电容CE1来进行，但在实际中，所包含的电容的电压相关性和串联并联连接使得在实际中更有可能基于对网络的总体简化而获得的第一估算通过迭代计算机电路模拟来进行。
而且，原则上MPB1-3上的略微较高的电压可以容忍，因此可使用CE1的略微较小值。但在该电路的实际实例中，与电路的其它部件相比，CE1是小的，仅为运算放大器补偿电容器的大小的10％，并且一些额外的余量是理想的，以允许由于例如难以预计的杂散电感而导致的其它效应，因此CE1可被设计得比预计为足够的最小值大。
电容器CE1额定地将是多晶硅-绝缘体-多晶硅(PiP)或MiM(金属-绝缘体-金属)电容器结构，其类似于被用于运算放大器补偿电容器的结构。然而，可使用其它电压脉冲保护装置而不是电容器CE1，例如大反偏结二极管或两个堆叠的MOS二极管。然而，由于初始瞬态电压由电容器部分(capacitor division)来限定，它们仍有效地用作电容器。
在每种情况下，这些保护器件工作以将薄氧化物晶体管所连接的电源线(例如VDD)上的经箝位的ESD波形的第一快上升部分有效地短路于这些晶体管的另一侧，从而使这些器件上的电压保持在很大程度上不受ESD脉冲的影响；这样，这些器件不被另外的大过电压效应损坏。
进一步的可替换保护装置可包括击穿结构，如适当击穿电压的齐纳二极管。但这样的结构不可用于或表征于标准CMOS过程。
可替换地，将“首先”击穿但更鲁棒的专门布局的大薄栅PMOS(例如具有栅和源＝Vdd，漏＝VCP1的PMOS，具有大宽度以及被用于稳定(ballast)漏和源的自对准硅化物阻挡(salicide blocking))可取代CE1而被使用。但这种结构的面积将比电容器CE1大。
另一个替换是连接电压脉冲保护装置，例如直接在所包含的器件(例如MPB1-3)的漏-源上的一个或多个电容器。然而所包含的总电容将是相似的。
然而，图9中示出的单个电容器选项是优选的，这是因为使用直接在晶体管器件上的电容器将导致在正常工作中，cascode晶体管MPC1-3的源在高频是交流接地的，从而导致来自这些cascode晶体管的对高频热噪声的大贡献并且亦在它们的漏处将高频(h.f.)零引入到cascode节点的阻抗中。
类似的装置被用于保护薄氧化物器件MNM1-3和MPX。具体而言，电容器CE2被耦合在电源线VSS以及MN1和MN2的栅之间。这有效地提供了用于ESD波形的快上升初始部分的短暂短路，从而使其不被呈现于这些薄氧化物器件上。由于对电源线VSS的寄生电容，ESD的效应对于这些器件不是一样严重，因此可使用较小的电容。
箝位器件C已被称为齐纳二极管：其它结构，如短厚场晶体管和接地栅MOS晶体管是众所周知的替换。
本领域的技术人员将认识到，上述设备和方法可被实施为处理器控制代码，该代码在例如载体介质，如盘、CD-或DVD-ROM上，被编程的存储器，如只读存储器(固件)上，或者在数据载体，如光学或电信号载体上。对于许多应用，本发明的实施例可被实施在FPGA(现场可编程门阵列)上。这样，所述代码可包括例如用于设置或控制FPGA的代码。所述代码亦可包括用于动态配置可再配置设备，如可再编程晶体管阵列的代码。类似地，所述代码可包括用于硬件描述语言，如VerilogTM或VHDL(甚高速集成电路硬件描述语言)的代码，其可被用作到模拟电路合成软件的输入。或者模拟电路合成软件可被编写或配置成选择合成的放大器中的适当晶体管为薄氧化物的。如本领域的技术人员将理解的，所述代码可被分配于相互联系的多个耦合部件之间。在适当的情况下，所述实施例亦可使用在现场可(再)编程模拟阵列或类似器件上运行以配置模拟硬件的代码来实施。
本领域的技术人员将理解，通常依照以上所讲，各种实施例和针对它们所描述的特定特征可与其它实施例或它们的专门描述的特征自由组合。本领域的技术人员亦将认识到，可在所附权利要求的范围内对所述的特点实例做出各种更改和修改。