磁阻式随机存取内存及集成电路组件

摘要

本发明提供一种磁阻式随机存取内存(MRAM)及集成电路组件。上述磁阻式随机存取内存包括一磁性穿隧接面(MTJ)堆栈，通过一低介电常数材料，与其它一或多个邻近的导电层及/或一或多个邻近的磁性穿隧接面(MTJ)堆栈相隔离。

权利要求

1.一种磁阻式随机存取内存，其特征在于，该内存包括：一磁性穿隧接面堆栈，位于一基底之上；

一导电层，位于基底之上，邻近磁性穿隧接面堆栈；以及一低介电常数材料层，位于基底之上，且夹置于导电层与磁性穿隧接面堆栈之间，所述低介电常数材料的介电常数小于或等于3.9。

2.如权利要求1所述的磁阻式随机存取内存，其特征在于，所述导电层夹置于基底与磁性穿隧接面堆栈之间。

3.如权利要求1所述的磁阻式随机存取内存，其特征在于，所述磁性穿隧接面堆栈夹置于基底与导电层之间。

4.一种磁阻式随机存取内存，其特征在于，该内存包括：一磁性穿隧接面堆栈，位于一基底之上；

一第一导电层，位于基底之上，且与磁性穿隧接面堆栈接触；

一第二导电层，位于基底之上，邻近磁性穿隧接面堆栈；以及一低介电常数材料层，位于基底之上，且夹置于第一导电层与第二导电层之间，所述低介电常数材料的介电常数小于或等于3.9。

5.如权利要求4所述的磁阻式随机存取内存，其特征在于，所述第一导电层夹置于基底与第二导电层之间。

6.如权利要求4所述的磁阻式随机存取内存，其特征在于，所述第二导电层夹置于基底与第一导电层之间。

7.如权利要求4所述的磁阻式随机存取内存，其特征在于，所述磁性穿隧接面堆栈夹置于基底与第一及第二导电层及低介电常数材料层整体之间。

8.一种磁阻式随机存取内存，其特征在于，该内存包括：一第一磁性穿隧接面堆栈，位于一基底之上；

一第二磁性穿隧接面堆栈，位于基底之上且与第一磁性穿隧接面堆栈横向对立；以及一低介电常数材料层，位于基底之上，且夹置于第一磁性穿隧接面堆栈与第二磁性穿隧接面堆栈之间并使其电性绝缘；

第一导电层，位于基底上；

第二导电层，位于基底上；

第一低介电常数材料层，位于基底之上，且夹置于第一导电层与第一磁性穿隧接面堆栈之间；

第二低介电常数材料层，位于基底之上，且夹置于第二导电层与第二磁性穿隧接面堆栈之间；所述低介电常数材料的介电常数小于或等于3.9。

9.如权利要求8所述的磁阻式随机存取内存，其特征在于，所述第一磁性穿隧接面堆栈与第二磁性穿隧接面堆栈共平面。

10.一种集成电路组件，其特征在于，该组件包括：一基底，包括一晶体管，所述的晶体管位于基底的至少一部分中；

一第一导电层，位于基底之上；

一第一介电层，位于基底之上，且夹置于第一导电层与基底之间；

一磁性穿隧接面堆栈，位于第一导电层之上；

一第二介电层，位于基底之上，且邻接该磁性穿隧接面堆栈；

一第三导电层，位于磁性穿隧接面堆栈之上；以及一第三介电层，位于基底之上，且位于该第三导电层上；

其中，邻接磁性穿隧接面堆栈的第二介电层或位于该第三导电层上的第三介电层的至少一部分包括一低介电常数材料，所述低介电常数材料的介电常数小于或等于3.9。

说明书

磁阻式随机存取内存及集成电路组件

技术领域

[0001] 本发明涉及一种磁阻式随机存取内存(MRAM)，特别是有关于一种具有低介电常数材料的磁阻式随机存取内存。

背景技术

[0002] 磁阻式随机存取内存(MRAM)组件通常包括一金属层间介电层(IMD)夹置于一磁性穿隧接面(MTJ)存储单元或堆栈与一位线、字符线、程序线导电层之间。然而，上述IMD层所采用材料的电性会影响磁阻式随机存取内存组件的性能。例如，高介电常数的IMD层会导致磁阻式随机存取内存组件在读/写运算时RC延迟增加。不适当的IMD层的电性，会导致在多重位读取运算时信号的检测错误。

[0003] 解决上述问题的方式之一即通过增加IMD层的厚度，至少在夹置MTJ堆栈与位线、字符线、程序线导电层之间的部分区域。然而，增加IMD层的厚度及增加整个MRAM组件的尺寸。其结果为，整个芯片及终端使用的仪器的尺寸皆要配合MRAM组件而增加。甚至，增加MRAM组件、电路及芯片等构件的尺寸也会造成每芯片的制造成本增加。更有甚者，芯片的可靠度通常与芯片的尺寸成反比，致使增加IMD层厚度的MRAM组件产生过度的失效率。 [0004] 有鉴于此，业界亟需一种解决上述问题的存储元件，该存储元件的制造方法，以及包括该存储元件的系统。

发明内容

[0005] 本发明的目的在于提供一种磁阻式随机存取内存，通过低介电常数材料层，降低MRAM组件在读/写运算时的RC延迟，并且避免多重位读取运算时信号的检测错误。 [0006] 根据上述目的，本发明提供一种磁阻式随机存取内存，包括：一磁性穿隧接面堆栈，位于一基底之上；一导电层，位于基底之上，邻近磁性穿隧接面堆栈；以及一低介电常数材料层，位于基底之上，且夹置于导电层与磁性穿隧接面堆栈之间，所述低介电常数材料的介电常数小于或等于3.9。

[0007] 根据上述目的，本发明亦提供一种磁阻式随机存取内存，包括：一磁性穿隧接面堆栈，位于一基底之上；一第一导电层，位于基底之上，且与磁性穿隧接面堆栈接触；一第二导电层，位于基底之上，邻近磁性穿隧接面堆栈；以及一低介电常数材料层，位于基底之上，且夹置于第一导电层与第二导电层之间。

[0008] 根据上述目的，本发明另提供一种磁阻式随机存取内存，包括：一第一磁性穿隧接面堆栈，位于一基底之上；一第二磁性穿隧接面堆栈，位于基底之上且与第一磁性穿隧接面堆栈横向对立；以及一低介电常数材料层，位于基底之上，且夹置于第一磁性穿隧接面堆栈与第二磁性穿隧接面堆栈之间并使其电性绝缘；第一导电层，位于基底上；第二导电层，位于基底上；第一低介电常数材料层，位于基底之上，且夹置于第一导电层与第一磁性穿隧接面堆栈之间；第二低介电常数材料层，位于基底之上，且夹置于第二导电层与第二磁性穿隧接面堆栈之间。

[0009] 根据上述目的，本发明又提供一种集成电路组件，包括：一基底，包括一晶体管，所述的晶体管位于基底的至少一部分中；一第一导电层，位于基底之上；一第一介电层，位于基底之上，且夹置于第一导电层与基底之间；一磁性穿隧接面堆栈，位于第一导电层之上；一第二介电层，位于基底之上，且夹置于磁性穿隧接面堆栈与第一导电层之间；一第三导电层，位于磁性穿隧接面堆栈之上；以及一第三介电层，位于基底之上，且夹置于第三导电层之间与磁性穿隧接面堆栈；其中，邻接磁性穿隧接面堆栈的第二及第三介电层至少其中之一的至少一部分包括一低介电常数材料。

[0010] 本发明的特征与效果在于提供具有低介电常数材料层的磁阻式随机存取内存装置。并由低介电常数材料层降低MRAM组件在读/写运算时的RC延迟，并且避免多重位读取运算时信号的检测错误。

[0011] 附图说明

[0012] 图1显示根据本发明之一实施例的方块示意图。

[0013] 图2为根据图1中存储单元数组的一实施例，可包括一或多个磁阻式随机存取存储元件或存储单元。

[0014] 图3显示根据本发明的一实施例之MRAM组件的剖面示意图。

[0015] 图4显示本发明另一实施例，相似于图3所示的MRAM组件的剖面示意图。 [0016] 图5显示本发明另一实施例，相似于图3所示的MRAM组件的剖面示意图。 [0017] 图6显示本发明另一实施例，相似于图5所示的MRAM组件的剖面示意图。 [0018] 图7显示本发明另一实施例，相似于图3所示的MRAM组件的剖面示意图。 [0019] 图8显示一集成电路组件的实施例，根据本发明所揭露的样态而建构，相似于图3所示的MRAM组件的剖面示意图。

[0020] 50集成电路 52存储单元数组

[0021] 54数组逻辑单元 55界面

[0022] 60磁阻式随机存取存储单元 62磁性穿隧接面堆栈

[0023] 64开关装置 66第一端

[0024] 68第二端 70第三端

[0025] 300、400、500、600、700MRAM组件

[0026] 305基底 307介电材料

[0027] 310、315导电层 320、327低介电常数(low-k)材料层 [0028] 330、335磁性穿隧接面堆栈 800集成电路组件

[0029] 805基底 807金氧半场效晶体管(MOSFET)组件 [0030] 808漏极/源极接触 810a～810j介电层

[0031] 820a～820n内联机 830MTJ堆栈。

[0032] 实施方式

[0033] 图1显示根据本发明的一实施例的方块示意图。集成电路50包括一存储单元数组52，经由一界面55，以一数组逻辑单元54所控制。存储单元数组52可包括一磁阻式随机存取存储元件数组，其实施例于下文中详细描述。如业界所熟知，数组逻辑单元54可包括各种逻辑线路，例如列与行的译码器与感测放大器。界面55可包括多条位线、闸极线、数字线、控制线、字符线及/或其它传输路径，以连接存储单元数组52与数组逻辑单元54。上述传输路径于下文以字符线或位线表示，应了解的是，随着本发明应用处的不同，会有不同的传输路径。集成电路50可更包括其它逻辑单元56，例如计数器、时脉电路及处理电路，以及输入/输出电路58，例如缓冲器及驱动器。

[0034] 请参考图2，根据图1中存储单元数组52的一实施例，可包括一或多个磁阻式随机存取存储元件或存储单元60。各个磁阻式随机存取存储单元60并不需要共同组态，然为举例说明的缘故，可以一般性地描述成具有一磁性穿隧接面(MTJ)堆栈62与一开关装置64。数种磁性穿隧接面(MTJ)堆栈62型态的实施例将于下文中举例详细说明。开关装置64的范例可包括金氧半(MOS)晶体管、金氧半(MOS)二极管及/或双极接面晶体管(bipolar transistor)。存储单元60可储存1、2、3、4或更多位，然为举例说明的缘故，以下将以二字节态进行讨论。并且，本发明适用于及/或易于改用于具有不同的磁阻比(MR ratio)的单极双接面磁性穿隧接面(MTJ)组件，其总共可包括四磁阻位准。不同的磁阻比有助于感测至少四磁阻位准的能力以及储存至少两位的能力。

[0035] 磁阻式随机存取存储单元60可包括第一端66、第二端68以及第三端70。举例而言，第一端66可连接至一或多条位线，且于读运算过程中产生一输出电压，供应至位线。第二端68可连接至一或多条字符线，能驱动存储单元60用于读或写运算过程。第三端70可趋近一控制线，例如一闸极线或数字线，且提供一电流以产生一磁场以影响磁性穿隧接面(MTJ)堆栈62。应了解的是，上述位线、字符线、控制线及其它信号传输路径的排列，可随着线路设计的不同而有 所不同，虽然此实施例的讨论仅止于其中之一排列的范例。 [0036] 图3显示根据本发明的一实施例的MRAM组件300的剖面示意图。MRAM组件300包括一导电层310，设置于一基底305之上，可由一介电材料307与基底305隔离。MRAM组件300也可包括一低介电常数(low-k)材料层320，位于导电层310之上，以及一磁性穿隧接面(MTJ)堆栈330，位于低介电常数(low-k)材料层320之上。然而，虽然未图标，额外的特征或迭层可置于磁性穿隧接面(MTJ)堆栈330与低介电常数(low-k)材料层320之间，及/或置于低介电常数(low-k)材料层320与导电层310之间。

[0037] 基底305可为或包括一绝缘层上有硅(SOI)基底、一硅上有高分子层基底、硅、砷化镓、氮或镓、应变硅、硅锗、碳化硅、碳化物、钻石及/或其它材料。于本发明的较佳实施方式，基底305包括完全空乏的基底，其中主动组件硅层的厚度范围大抵介于200-500纳米(nm)。基底305也可包括一空隙间隔供以做为MRAM组件300的绝缘。例如，基底305可为或包括一“硅于空无上”(silicon-on-nothing)基底，其具有一包含空气及/或其它气态组成物的薄绝缘层。

[0038] 介电材料层307可包括二氧化硅、黑钻石(Black )是美商应用材料公司的产品、及/或其它材料，以及可由化学气相沉积法(CVD)、电浆辅助化学气相沉积法(PECVD)、原子层沉积法(ALD)、物理气相沉积法(PVD)、旋转涂布法及/或其它制程方法而形成。介电层307的厚度范围大抵介于2000-15000埃 。根据本发明的较佳实施方式，介电层307夹置于导电层310与基底305间的部分，其厚度范围可为大抵介于200-2000埃 。介电层307更可包括多层介电层。

[0039] 导电层310可包括位线、闸极线、位线、控制线、字符线及/或其它传输路径，可用于连接MRAM组件300与其它组件，包括其它MRAM组件(例如于同一存储单元数组中)、数组逻辑单元、及/或其它组件。导电层310可包括铜、铝、 金、银、钨、上述任一材料的合金/化合物。以及导电层310可由化学气相沉积法(CVD)、电浆辅助化学气相沉积法(PECVD)、原子层沉积法(ALD)、物理气相沉积法(PVD)、化学电镀法(ECD)、分子操控法及/或其它制程方法而形成，其厚度范围可为大抵介于200-2000埃 。导电层310更可包括一多层结构。例如，导电层310可包括一阻障层或其它层包括钛、钽、氮化钛、氮化钽、氮化钨、碳化硅、其它耐火材料及/或其它材料。

[0040] 低介电常数(low-k)材料层320可包括氟掺杂硅酸盐玻璃(FSG)、黑钻石(Black )、干凝胶(xerogel)、气凝胶(aerogel)、氟化非晶相碳(a-C：F)、聚对二甲苯、苯并环丁烯(benzocyclobutene)或双苯并环丁烯(以上统称为BCB)、SiLK(Dow Chemical公司产制)及/或其它材料具介电常数小于或等于3.9。根据本发明的较佳实施方式，低介电常数(low-k)材料层320可包括材料具介电常数小于或等于2.8的材料，例如聚芳基烯(poly(arylene))、环烯(cyclotenes)、聚对二甲苯(parylene)、聚原冰片烯(poly(norbornene))、聚亚醯胺纳米泡棉(polyimide nanofoam)。低介电常数(low-k)材料层320也可包括超低介电常数(ultra low-k)材料具介电常数小于或等于2.0，例如多孔性SiLK或铁氟隆微乳剂(Teflon microemulsion)。低介电常数(low-k)材料层320也可为介电材料层307的一部分。亦即，介电材料层307包括低介电常数(low-k)材料或超低介电常数(low-k)材料且包含一部分(即320)夹置于MTJ堆栈330与导电层310之间。 [0041] MTJ堆栈330可包括一自由层(free layer)与一钉扎层(pinned layer)于穿隧阻障层的两相对侧。钉扎层可包括一铁磁性材料其中磁偶极与磁偶极矩是由，例如一邻近的或邻接的钉扎层包括反铁磁层或反铁磁交换层，所钉扎住。钉扎层的材质可包括NiFe、NiFeCo、CoFe、Fe、Co、Ni合金/上述材料的任一组合及/或其它铁磁性材料。钉札层可包括MnFe、IrMnIn、IrMn、CrPtMn合金/上述材料的任一组合及/或其它反铁磁性材料。反铁磁性材料可为材料内部磁偶极矩 实质上完全的抵销，以致相邻的原子或离子反平行地耦合，致使由反铁磁性材料所构成的构件，其净磁偶极矩为零。自由层的材料在组成上与制造方法上与上述钉扎层相类似。然而，上述自由层并非邻近反铁磁性材料，因此并不会被钉扎住。因此，自由层的磁偶极可配向不止于一方向。穿隧阻障层可包括氧化硅、氮化硅、氮氧化硅、氧化铝、氧化钽、氧化钛、氮化铝、及/或其它非导电性材料，且致使钉扎层与自由层间电性绝缘。自由层可夹置于自由层与基底305之间。

[0042] 图4显示图3所示的MRAM组件300的另一种实施例的剖面示意图，此处以标号400示之。MRAM组件400包括基板305、导电层310、低介电常数(low-k)材料层320以及MTJ堆栈330，如图4所示。然而，相较于图3中的MRAM组件300，本实施例中MRAM组件400的MTJ堆栈330夹置于低介电常数(low-k)材料层320与基板305之间。易言之，至少于图3、4中，于MRAM组件300中，MTJ堆栈330位于导电层310之上，以及于MRAM组件400中，MTJ堆栈330位于导电层310之上。然而，上述二者实施例中，皆低介电常数(low-k)材料层320皆夹置于导电层310与MTJ堆栈330之间。

[0043] 图5显示图3所示的MRAM组件300的另一种实施例的剖面示意图，此处以标号500示之。MRAM组件500包括基板305、导电层310、低介电常数(low-k)材料层320以及MTJ堆栈330，如图5所示。然而，MRAM组件500也包括一额外的导电层315，其组成与制造方法实质上相似于导电层310。如图5所示，低介电常数(low-k)材料层320可夹置于导电层310与315之间，且低介电常数(low-k)材料层320与导电层310与315整体一致地夹置于MTJ堆栈330与基板305之间。导电层315也可直接与MTJ堆栈330接触，即使在许多实施例中，可夹置一或多个额外的构件或迭层于导电层315与MTJ堆栈330之间及/或导电层315与低介电常数(low-k)材料层320之间。根据本发明的较佳实施例，导电层
310与315之一可为或包括一程序线，以及导电层310与315之另一可为或包括 一位线。
当然，各个导电层310与315可为或包括一闸极线、一数字线、一控制线、一字符线及/或其它传输路径，用以连接MRAM组件500与其它组件。

[0044] 图6显示图5所示的MRAM组件500的另一种实施例的剖面示意图，此处以标号600示之。MRAM组件600包括基板305、导电层310与315、低介电常数(low-k)材料层320以及MTJ堆栈330，如图5所示。然而，MRAM组件600中的MTJ堆栈330夹置于基底305与导电层310与315及低介电常数(low-k)材料层320整体之间。易言之，于图6中至少显示，MTJ堆栈330位于基底305之上，导电层310位于MTJ堆栈330之上，IMD层320位于导电层310之上，且导电层315位于IMD层320之上。

[0045] 图7显示图3所示的MRAM组件300的另一种实施例的剖面示意图，此处以标号700示之。MRAM组件700包括基板305、导电层310、低介电常数(low-k)材料层320以及MTJ堆栈330，如图7所示。然而，MRAM组件500也包括一额外的导电层315、额外的低介电常数(low-k)材料层325、327以及额外的MTJ堆栈335，其组成与制造方法实质上相似于导电层310、低介电常数(low-k)材料层320以及MTJ堆栈330，对应于图3所示。如图
7所示，低介电常数(low-k)材料层320可夹置于导电层310与MTJ堆栈330之间，且低介电常数(low-k)材料层325可夹置于导电层315与MTJ堆栈335之间。甚至，低介电常数(low-k)材料层327可夹置于MTJ堆栈330与335之间，致使MTJ堆栈330与335侧面相对之间夹置低介电常数(low-k)材料层327于基底325之上。因此，低介电常数(low-k)材料层327使MTJ堆栈330与335电性绝缘。根据本发明的较佳实施例，例如于图7所示，MTJ堆栈330与335以及低介电常数(lw-k)材料层327可实质上共平面。

[0046] 图8显示本发明实施例的集成电路组件800。集成电路组件800的实施例，可由例如图3～6中相对应的MRAM组件300、400、500、600所构成。例如，集成电路组件800所包括的MRAM组件802，实质上即相似于如图3～7中相对应的 MRAM组件300、400、500、600、700。

[0047] 集成电路组件800包括一基底805，其组成与制造方法实质上相似于如图3所示的基底305。基底805也可包括多个晶体管、存储单元、及/或其它微电子组件。例如，于此实施范例中，集成电路组件800包括金氧半场效晶体管(MOSFET)组件807具有漏极/源极接触808至少部分地形成于基底805之上。

[0048] 集成电路组件800也可包括多层介电层810a～810j，实质上相似于如图3所示的介电层307。然而，至少多层介电层810a～810j之一可实质上相似于如图3所示的低介电常数(low-k)介电层320。例如，于图8所示的实施例中，至少介电层810e、810f、810g及810f可包括低介电常数(low-k)材料，具介电常数大抵低于或等于3.9。 [0049] 集成电路组件800也可包括多条内联机820a～820n，沿着及/或穿过一或多层介电层810a～810j延伸。内联机820可包括铜、钨、金、铝、纳米碳管、C60富勒烯(carbon fullerene)、耐火材料及/或其它材料，且可利用CVD、PECVD、ALD、PVD、及/或其它制程方法形成。一或多条内联机820a～820n可电性连接至MOSFET组件807之一或电性连接至其它形成于基底805内、上或以上的组件，或至上述组件少包括于集成电路组件800中。例如，于此实施范例中，内联机820a～820n整体性地连接MOSFET组件807的漏极/源极接触808至MRAM组件802的MTJ堆栈830，且内联机820j为一位线可连接MTJ堆栈830至邻近的MTJ堆栈或图8边界外的其它组件。MTJ堆栈830可实质上相似于如图3所示的MTJ堆栈330。因此，由于至少一介电层810e～810h可包括低介电常数(low-k)材料，上述介电层夹置于MTJ堆栈830堆栈与一或多个邻接的导电对象的至少一部分，可包括低介电常数(low-k)材料。

[0050] 因此，本揭露所提供的MRAM组件包括一MTJ堆栈位于基底之上，一导电层邻接该MTJ堆栈且位于基底之上。上述导电层可夹置于基底与MTJ堆栈之间，或MTJ堆栈可夹置于基底与导电层之间。

[0051] 于另一实施例中，根据本发明揭露的样态所构筑的MRAM组件包括一MTJ堆栈、第一与第二导电层各接触MTJ堆栈以及一低介电常数(low-k)材料夹置于第一与第二导电层之间。上述低介电常数(low-k)材料、第一与第二导电层可整体性地夹置于基底与MTJ堆栈之间，或MTJ堆栈可夹置于基底与上述低介电常数(low-k)材料、第一与第二导电层整体之间。

[0052] 于另一实施例中，根据本发明揭露的样态所构筑的MRAM组件包括第一与第二侧面相对之MTJ堆栈，各位于基板之上。于此实施例中，一低介电常数(low-k)材料于第一与第二MTJ堆栈之间，将其电性绝缘。

[0053] 本发明亦提供一集成电路组件，包括：一基底、一晶体管位于基底的至少一部分中、一第一导电层位于基底之上、以及一第一介电层夹置于第一导电层与第一基底之间。一磁性穿隧接面(MTJ)堆栈位于第一导电层之上。一第二介电层夹置于MTJ堆栈与第一导电层之间。一第三导电层位于MTJ堆栈之上。一第三介电层夹置于第三导电层与MTJ堆栈间。至少一第二与第三介电层的至少一部分邻接MTJ堆栈包括低介电常数(low-k)材料。