进行高速缓存读取的方法和器件

摘要

用于从半导体器件读取数据的方法和器件，其中tR是读取操作时间，tT是缓冲器传送时间，而tH是主机传送时间，其中tR，tT和tH中的至少两个可被重叠，从而减小总传送时间。

权利要求

1.一种从半导体器件读取M(其中M是＞2的整数)个数据的方法，所述方法包括：将第一数据从非易失性存储器单元阵列传送至页缓冲器；

同时将所述第一数据从所述页缓冲器传送至缓冲器对的第一个，和将第二数据从非易失性存储器单元阵列传送至所述页缓冲器；和同时将所述第一数据从所述缓冲器对的第一个输出，将所述第二数据从所述页缓冲器传送至所述缓冲器对的第二个，和将第三数据从所述非易失性存储器单元阵列传送至所述页缓冲器。

2.根据权利要求1所述的方法，其中所述第一数据，所述第二数据和所述第三数据是页数据。

3.根据权利要求1所述的方法，其中所述非易失性存储器单元阵列和所述页缓冲器间的所述传送出现在页递增期间。

4.根据权利要求1所述的方法，其中所述页缓冲器和所述缓冲器对间的所述传送出现在页递增时。

5.根据权利要求1所述的方法，其中将所述第一数据从所述页缓冲器传送至缓冲器对与涉及所述存储器单元阵列的所述第二数据的位线放电是同时出现的。

6.根据权利要求1所述的方法，进一步包括：

对于M页的各页重复所述读取，同时从所述页缓冲器传送至缓冲器对之一，和同时从所述缓冲器对的另一个输出。

7.根据权利要求6所述的方法，其中从所述页缓冲器读取M页数据至所述缓冲器对之一包括将所述数据从所述页缓冲器传送至所述缓冲器对之一，并将单元数据设定在所述非易失性存储器单元的位线上。

8.根据权利要求6所述的方法，其中从所述页缓冲器读取数据至所述缓冲器对之一是由第一高速缓存读取命令启动的。

9.根据权利要求6所述的方法，其中从所述页缓冲器读取M页数据至所述缓冲器对之一包括将第M页数据从所述页缓冲器传送至所述缓冲器对之一，和将第(M-1)页数据的各个从所述页缓冲器之一传送至所述缓冲器对的另一个，并将单元数据设定在所述非易失性存储器单元的位线上。

10.根据权利要求1所述的方法，其中将页数据从所述非易失性存储器单元阵列传送至所述页缓冲器的时间长于将页数据从所述页缓冲器传送至所述缓冲器对之一的时间和将页数据从所述缓冲器对之一输出的时间。

11.根据权利要求1所述的方法，其中将页数据从所述页缓冲器传送至所述缓冲器对之一的时间和将页数据从所述缓冲器对之一输出的时间隐藏在将页数据从所述非易失性存储器单元阵列传送至所述页缓冲器的时间内。

12.一种半导体器件，包括：

非易失性存储器单元阵列，其存储M(其中M是＞2的整数)个数据；

多个页缓冲器；

缓冲器对；和

控制器，其控制所述非易失性存储器单元阵列、所述页缓冲器和所述缓冲器对，以将第一数据从非易失性存储器单元阵列传送至页缓冲器，同时将所述第一数据从所述页缓冲器传送至缓冲器对的第一个，并将第二数据从非易失性存储器单元阵列读入所述页缓冲器，和同时将所述第一数据从所述缓冲器对的第一个输出，将所述第二数据从所述页缓冲器传送至所述缓冲器对的第二个，并将第三数据从所述非易失性存储器单元阵列读入所述页缓冲器。

13.根据权利要求12所述的半导体器件，其中所述页缓冲器是单锁存器型页缓冲器。

14.根据权利要求12所述的半导体器件，所述控制器控制所述非易失性存储器单元阵列、所述页缓冲器和所述缓冲器对，从而将M页的各页被输出。

15.根据权利要求14所述的半导体器件，其中从所述页缓冲器读取M页数据至所述缓冲器对之一包括将第M页数据从所述页缓冲器传送至所述缓冲器对之一，并将单元数据设定在所述非易失性存储器单元的位线上。

16.根据权利要求15所述的半导体器件，其中从所述页缓冲器读取M页数据至所述缓冲器对之一是由第一高速缓存读取命令启动的。

17.根据权利要求12所述的半导体器件，其中将页数据从所述非易失性存储器单元阵列传送至所述页缓冲器的时间长于将页数据从所述页缓冲器传送至所述缓冲器对之一的时间和将页数据从所述缓冲器对之一输出的时间。

18.根据权利要求12所述的半导体器件，其中将页数据从所述页缓冲器传送至所述缓冲器对之一的时间和将页数据从所述缓冲器对之一输出的时间隐藏在将页数据从所述非易失性存储器单元阵列传送至所述页缓冲器的时间内。

19.根据权利要求12所述的半导体器件，其中所述缓冲器对是随机存取存储器(RAM)。

20.根据权利要求19所述的半导体器件，其中所述缓冲器对是静态随机存取存储器(SRAM)。

21.根据权利要求12所述的半导体器件，其中所述非易失性存储器单元阵列、所述页缓冲器、所述缓冲器对和所述控制器形成于衬底上以构成单块芯片。

22.根据权利要求12所述的半导体器件，其中所述半导体器件是一NAND闪存器件。

23.根据权利要求12所述的半导体器件，其中所述非易失性存储器单元阵列包括多个存储器块。

24.根据权利要求23所述的半导体器件，其中所述各存储器块包括主域和余域。

25.根据权利要求12所述的半导体器件，其中各所述缓冲器对包括多个扇区，第一数量的扇区构成主域而第二数量的扇区构成余域。

26.一种从半导体器件高速缓存读取M(其中M是＞2的整数)个数据的方法，所述方法包括：同时将第一数据从第一缓冲器输出，将第二数据从页缓冲器传送至第二缓冲器，和将第三数据从非易失性存储器单元阵列读入页缓冲器。

27.根据权利要求26所述的方法，进一步包括：

对于M页的各页重复同时地传送和读取。

28.根据权利要求27所述的方法，其中从所述页缓冲器中高速缓存读取M页数据至所述第一和第二缓冲器之一包括将所述第M页数据从所述页缓冲器传送至所述第一和第二缓冲器之一，并将单元数据设定在所述非易失性存储器单元的位线上。

29.根据权利要求28所述的方法，其中从所述页缓冲器中高速缓存读取M页数据至所述第一和第二缓冲器之一是由第一高速缓存读取命令初始化的。

30.根据权利要求26所述的方法，其中将页从所述非易失性存储器单元阵列传送至所述页缓冲器的时间长于将页从所述页缓冲器传送至所述第一和第二缓冲器之一的时间和将页从所述第一和第二缓冲器之一输出的时间。

31.根据权利要求26所述的方法，其中将页从所述页缓冲器传送至所述第一和第二缓冲器之一的时间和将页从所述第一和第二缓冲器之一输出的时间隐藏在将页从所述非易失性存储器单元阵列传送至所述页缓冲器的时间内。

32.一种半导体器件，包括：

非易失性存储器阵列；

与非易失性存储器阵列连接的单锁存器页缓冲器；

与该单锁存器页缓冲器连接的双缓冲器；和

控制器，其重叠tR，tT和tH中的至少两个，以减小自该半导体器件的总输出时间，其中tR是自非易失性存储器阵列到单页缓冲器的读取操作时间，其中tT是自单锁存器页缓冲器到双缓冲器的缓冲器传送时间，和tH是自双缓冲器的主机输出时间。

33.根据权利要求32所述的半导体器件，其中若数据的目的地是所述半导体器件的缓冲器，则重叠tR和tT。

34.根据权利要求32所述的半导体器件，其中若数据是自所述半导体器件输出，重叠tR和tH。

35.根据权利要求32所述的半导体器件，其中若数据的目的地是所述半导体器件的缓冲器和数据是自所述半导体器件输出，则重叠tR，tT和tH。

说明书

进行高速缓存读取的方法和器件

技术领域

[0001] 本申请遵照35U.S.C§119(a)而要求2004年3月30日提交的韩国专利申请第2004-21654号的权益，其内容全部通过援引而包含于此。

背景技术

[0002] 在诸如海量存储器、代码存储器的存储器应用和其他多媒体应用方面的最近发展，愈来愈多地要求更高密度的存储器器件。海量存储器应用可包括存储卡(例如，用于移动计算机)、固态存储器(例如，耐用和/或可靠的存储盘)、数码摄像机(用来记录静止或运动图像和声音)和记录近乎CD音质用的语音或音频录音机。

[0003] 代码存储器应用可包括基本输入输出系统(BIOS)或网络应用(例如，个人计算机、其他终端、路由器或集线器中的存储器)、通信应用(例如，交换机)、移动电话应用(例如，代码和/或数据)和其他电子手执信息设备应用(例如个人数字助理(PDA)用的代码和/或数据、掌上操作系统(POS)或个人通信助理(PCA))。

[0004] 一般地，海量存储器应用使用更低成本、更高密度和/或具有更好编程/擦除(P/E)循环持久性的存储器，而代码存储器应用则具有更快的随机存取和/或可适当地执行(XIP)。

[0005] 相关技术存储器可包括动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)和非易失性存储器(NVM)。非易失性存储器可包括掩码只读存储器(ROM)、可擦除可编程只读存储器(EPROM)、电可擦除可编程只读存储器(EEPROM)、闪存(例如，闪存擦除EEPROM)和铁电存储器。非易失性存储器当掉电时不丢失数据，但一般不允许随机存取并一般慢于易失性存储器。

[0006] 闪存可由可擦除可编程只读存储器(EPROM)和电可擦除可编程只读存储器(EEPROM)的结合而形成。闪存可以是“NAND”或“NOR”闪存。可通过对各闪存单元施加不同电压而在闪存中执行擦除和编程操作。

[0007] 一般地，NAND闪存因更小的单元尺寸、更高的密度、更低的功率和/或更好的持久性而更宜于海量存储器应用，而NOR闪存则因更大的单元电流和/或更快的随机存取而更宜于代码存储器应用。

[0008] NAND闪存可包括串连的单元串(例如，16个单元可组成一串)。该串可包括一个或更多串选择晶体管。NAND闪存可具有较小的“导通”单元电流，并因而具有较慢的读出(sensing)时间(例如5～10毫秒)。NAND闪存可通过同时读出页单位(例如512字节)并将该页单位锁存至页缓冲器而执行读取操作。NAND闪存可从以较高速度(例如，50纳秒)锁存的页缓冲器中读取数据。

[0009] NAND闪存可通过隧道效应(例如，Fowler-Nordheim(F-N)隧道效应)来执行编程和/或擦除操作。编程操作可包括将较快的串行数据载入页缓冲器(例如，50纳秒)，其中单元(例如，512字节)被同时编程。擦除操作可以是块单位擦除，其中一些页(例如，16K字节单元的32页)被同时擦除。

[0010] 可靠的F-N隧道效应可以约10毫优/厘米来执行，其可导致更低的功耗，更低的温度依存性，更一致的编程/擦除操作和/或更容易的器件/电压定量。

[0011] NAND闪存编程操作可利用栅极和沟道间的耦合。例如，已编程的单元可比未编程的单元具有更大的栅极和沟道间的差。NAND闪存编程操作还可利用例如图1所示的阈值电压分布。图1示出了未编程(或擦除)的单元和已编程的单元的字线电压Vword line，读取电压Vread和单元电压分布Vth间的关系。

[0012] NAND闪存可包括有助于数据转入和转出NAND闪存单元阵列的页缓冲器。页缓冲器一般执行两项功能：读出和锁存。在图2中示出了相关技术页缓冲器的示例。如图示，示例相关技术页缓冲器可包括开关晶体管、使得负载电流可流动以允许读出的负载晶体管、和通过锁存使能信号而触发的用于锁存读出数据的锁存器。

[0013] 图3A和3B示出了相关技术页缓冲器的示例和该相关技术页缓冲器的示例的读取操作的示例。如图3B所示，该示例相关技术页缓冲器可按数个周期来工作，包括位线(B/L)放电周期，位线(B/L)预充电周期，发展周期，读出和锁存周期以及复位(或恢复)周期。

[0014] 图4A和4B示出了另一相关技术页缓冲器的示例和该相关技术页缓冲器的示例的读取操作的另一示例。如图4B所示，该示例相关技术页缓冲器也可按数个周期来工作，包括位线(B/L)放电周期和页缓冲器复位周期、读出周期、锁存和数据输出周期以及复位(或恢复)周期。

[0015] 图5A和5B示出了再一相关技术页缓冲器的示例和该相关技术页缓冲器的示例的读取操作的再一示例。如图5B所示，该示例相关技术页缓冲器也可按数个周期来工作，包括页缓冲器复位和位线(B/L)放电周期、位线(B/L)预充电周期、读出周期、数据锁存周期、复位(或恢复)周期和数据输出周期。

[0016] 图6更详细地示出了一例相关技术页缓冲器的结构。如图所示，图6的页缓冲器包括预充电块、位线(B/L)选择和偏置块、第一和第二锁存器和读出块以及列选通电路。

[0017] 图5A～6的页缓冲器可执行交织操作，但也会成为较复杂的结构，具有较大的布局面积和/或较慢。

发明内容

[0018] 本发明的示例实施例指包括例如具有数据传送时间减小的闪存的诸如半导体存储器器件的半导体器件。

[0019] 本发明的示例实施例指具有数据传送时间被减小的编程方法。

[0020] 在示例实施例中，本发明指执行高速缓存操作的方法和器件，例如高速缓存读取操作。

[0021] 在示例实施例中，本发明指从半导体器件读取M(其中M是＞2的整数)个数据的方法，包括将第一数据从非易失性存储器单元阵列传送至页缓冲器，同时将第一数据从页缓冲器传送至缓冲器对的第一个，并将第二数据从非易失性存储器单元阵列传送至页缓冲器，和同时将第一数据从该对缓冲器的第一个传送至主机，将第二数据从页缓冲器传送至该对缓冲器的第二个，并将第三数据从非易失性存储器单元阵列传送至页缓冲器。

[0022] 在示例实施例中，本发明指从半导体器件读取M(其中M是＞2的整数)个数据的方法，包括同时将第一数据从第一缓冲器传送至主机，将第二数据从页缓冲器传送至第二缓冲器和将第三数据从非易失性存储器单元阵列读入页缓冲器。

[0023] 在示例实施例中，本发明指半导体器件，包括存储M(其中M是＞2的整数)个数据的非易失性存储器单元阵列、多个页缓冲器、缓冲器对、和控制器、其控制非易失性存储器单元阵列、和页缓冲器和缓冲器对，以便将第一数据从非易失性存储器单元阵列传送至页缓冲器，同时将第一数据从页缓冲器传送至缓冲器对的第一个，并将第二数据从非易失性存储器单元阵列读入页缓冲器，和同时将第一数据从该对缓冲器的第一个传送至主机，将第二数据从页缓冲器传送至该对缓冲器的第二个，并将第三数据从非易失性存储器单元阵列读入页缓冲器。

[0024] 在示例实施例中，本发明指从半导体器件读取M(其中M是＞2的整数)个数据的方法，包括同时将第一数据从第一缓冲器传送至主机，将第二数据从页缓冲器传送至第二缓冲器和将第三数据从非易失性存储器单元阵列读入页缓冲器。

[0025] 在示例实施例中，本发明指半导体器件，包括控制器，其重叠tR，tT和tH中的至少两个，以减小半导体器件和主机设备间的总传送时间，其中tR是读取操作时间，tT是缓冲器传送时间，而tH是主机传送时间。

[0026] 在示例实施例中，本发明指半导体器件中的读取方法，包括以第一存储器单元中的数据来设定位线，并将位线上的数据存储于寄存器，其中寄存器中的数据在以第二存储器单元中的数据来设定位线的同时，被传送至数据总线。

[0027] 在示例实施例中，本发明指半导体器件中的读取方法，包括初始化第一存储器单元的位线，以预充电电压来给位线预充电，在位线上发展存储器单元中的数据；初始化对应于位线的寄存器，和将位线上的数据存储于寄存器，其中在执行初始化、预充电、制作和初始化以使用第二存储器单元中的数据来设定位线的同时，将寄存器中的数据向外输出。

附图说明

[0028] 从下面给出的详细说明和附图可更充分地理解本发明，该详细说明和附图是仅以说明为目的而给出的，因此并不限制本发明。

[0029] 图1示出了未编程(或擦除)的单元和已编程的单元的字线电压Vword line，读取电压Vread和单元电压分布Vth间的关系。

[0030] 图2中示出了相关技术页缓冲器的示例。

[0031] 图3A和3B示出了相关技术页缓冲器的示例和该相关技术页缓冲器的示例的读取操作的示例。

[0032] 图4A和4B示出了另一相关技术页缓冲器的示例和该相关技术页缓冲器的示例的读取操作的另一示例。

[0033] 图5A和5B示出了再一相关技术页缓冲器的示例和该相关技术页缓冲器的示例的读取操作的再一示例。

[0034] 图6更详细地示出了一例相关技术页缓冲器的结构。

[0035] 图7示出了根据本发明的示例实施例的非易失性存储器器件。

[0036] 图8是为了说明根据本发明示例实施例的非易失性存储器器件的读取操作的时序图。

[0037] 图9示出了根据本发明示例实施例的为了输出最后所选页的数据的读取操作。

[0038] 图10示出了根据本发明示例实施例的存储器系统。

[0039] 图11A和11B示出了根据本发明示例实施例的高速缓存读取操作。

[0040] 图12示出了根据本发明的另一示例实施例的存储器器件的框图。

[0041] 图13A示出了根据本发明示例实施例的半导体存储器器件的存储器单元阵列的存储器块。

[0042] 图13B示出了根据本发明示例实施例的半导体存储器器件的存储器单元阵列的扇区。

[0043] 图14A示出了根据本发明示例实施例的半导体存储器器件的存储器单元阵列的地址区。

[0044] 图14B示出了根据本发明示例实施例的半导体存储器器件的存储器单元阵列的寄存器区。

[0045] 图15示出了为了说明根据本发明示例实施例的高速缓存读取操作的示例流程图。

[0046] 图16示出了根据本发明示例实施例的执行高速缓存读取操作的示例时序图。

[0047] 图17示出了根据本发明示例实施例的使用两条第一高速缓存读取命令而执行高速缓存读取操作的示例时序图。

[0048] 图18示出了根据本发明示例实施例的仅使用第一高速缓存读取命令而执行高速缓存读取操作的示例时序图。

[0049] 应注意：这些附图意在说明本发明的示例实施例的方法和器件的一般特征，目的在于说明此处的示例实施例。然而这些附图不能定量而且不精确地反映任何给出的实施例的特征，而且不能被解释成定义或限制本发明范围内的示例实施例的值或特性的范畴。

[0050] 特别地，为了清楚起见，层或区的相对厚度和位置可被缩小或扩大。进而，当某层直接形成于基准层或衬底，或形成于重叠于基准层的另一层或图案上时，认为该层形成于另一层或衬底“上”。

具体实施方式

[0051] 在示例实施例中，本发明指执行例如高速缓存操作的方法和器件，高速缓存读取操作。

[0052] 在示例实施例中，本发明指减小数据传送时间的方法和器件。

[0053] 在示例实施例中，本发明指一种方法和器件，其重叠tR，tT和tH的至少两个，以减小总传送时间，其中tR是读取操作时间，tT是缓冲器传送时间，而tH是主机传送时间。

[0054] 在示例实施例中，本发明指传送数据的方法和器件，其中数据包括n页数据(其中n是整数)，而总传送时间少于n*(tR+tT+tH)。

[0055] 在示例实施例中，本发明指传送数据的方法和器件，其中数据包括n页数据(其中n是整数)，而总传送时间少于或等于(n+1)*tR+tH。

[0056] 在示例实施例中，本发明指传送数据的方法和器件，其中数据包括n页数据(其中n是整数)，而总传送时间少于或等于(n*tR+2*tH)。

[0057] 在示例实施例中，本发明指从器件中读取数据的方法，其中该器件是半导体器件。

[0058] 在示例实施例中，本发明指从器件中高速缓存读取数据的方法，其中该器件是半导体器件。

[0059] 在示例实施例中，半导体器件可包括非易失性存储器单元阵列、页缓冲器、两个或更多缓冲器、和/或控制器。

[0060] 在示例实施例中，半导体器件可包括非易失性存储器单元阵列、页缓冲器、两个或更多缓冲器、和/或控制器，其可形成于衬底上以构成单块芯片。

[0061] 在示例实施例中，非易失性存储器单元阵列可以是诸如一NAND闪存器件的闪存。

[0062] 在示例实施例中，页缓冲器可以是单锁存器页缓冲器。

[0063] 在示例实施例中，两个或更多缓冲器可以是诸如静态随机存取存储器(SRAM)的随机存取存储器(RAM)。

[0064] 在示例实施例中，控制器可由硬件、软件或其结合来实现。

[0065] 图7示出了根据本发明的示例实施例的非易失性存储器器件。参照图7，本发明的非易失性存储器器件100可包括存储器单元阵列110，其可进一步包括一些各自连接至位线的NAND串。在示例实施例中，该位线可配置成偶数/奇数对，BL0e和BL0o，BL1e和BL1o，...BLne和BLno，其中n是≥2的整数。

[0066] 页缓冲器130_0～130_n可分别连接至位线对(BL0e，BL0o)～(BLne，BLno)。页缓冲器130_0(和/或各页缓冲器130_n)可包括锁存器131、NMOS晶体管TR1～TR7和PMOS晶体管TR8，其可如图7所示那样连接。页缓冲器130_0(和/或各页缓冲器130_n)可作为寄存器而工作，其被用来存储被编程的数据或从存储器单元阵列110读出的数据。

[0067] 晶体管TR1和TR2可被用来在读取操作的位线复位周期中使位线BLie和BLio(i＝0～n)复位，和/或在其余周期中将未选择的位线设为接地电压。

[0068] 晶体管TR3和TR4可被用来将所选的位线电气连接至ND1节点并将未选的位线从ND1节点电气绝缘。PMOS晶体管TR8可被用来给ND1节点充电，而NMOS晶体管TR6和TR7可被用来将ND1节点的逻辑态传送至锁存器131。

[0069] 页缓冲器130_1～130_n可像页缓冲器130_0那样配置。

[0070] 非易失性存储器器件100可进一步包括列选通(gate)电路140，包括NMOS晶体管TR9...TRn和TR12，其可响应于来自列解码器150的选择信号YA0～YAn和YB而选择一个或更多页缓冲器130_0～130_n的一部分，并可将所选的页缓冲器电连接至数据总线DB。尽管在图7中只示出了一条数据线，但很明显列选通电路140可被配置为连接页缓冲器130_0～130_n的更多条数据线。

[0071] 非易失性存储器器件100可进一步包括充放电电路160，包括PMOS晶体管TR13和NMOS晶体管TR14，其可响应于控制信号PRECHG而以电源电压来给数据总线DB充电，并响应于控制信号DISCHG而使数据总线DB放电至接地电压。

[0072] 非易失性存储器器件100可进一步包括对行(字线)和列(位线)解码的X解码器120和Y解码器。元件110～160可受控制器电路170的控制，控制器电路170将在后面更充分地说明。

[0073] 图8是为了说明根据本发明示例实施例的非易失性存储器器件的读取操作的时序图。图8假设选择了连接至页缓冲器130_0的位线BL0e和BL0o的位线BL0e，而不选择位线BL0o。图8的顶部示出了页缓冲器130_0的控制，而图8的底部则示出了数据总线DB的控制。

[0074] 如图8所示，可在读取操作期间(T1～T5)将电压0伏施加于所选的位线，而在周期T2～T4期间则将读取电压Vread施加于串选择线SSL、接地选择线GSL和未选择的字线。

[0075] 在位线复位周期T1期间，控制信号LVBLe，LVBLo，LBLSHFe和LBLSHFo可被激活为高，而控制信号LPLOAD可被抑制为低。随着控制信号LVBLe、LVBLo、LBLSHFe和LBLSHFo被激活为高，位线BL0e和BL0o可在读取操作期间电连接至具有接地电压(例如，0伏)的电源线VIRPWR。于是，位线BL0e和BL0o可被复位至接地电压。特别地，控制信号LBLSLT在位线复位周期T1期间可保持为低，从而锁存器131不复位。

[0076] 在位线BL0e和BL0o复位后，在位线预充电周期T2期间，所选的位线BL0e可由给定的预充电电压(例如，1.2伏)来预充电。

[0077] 随着控制信号LVBLe和LBLSHFo变成低电平，所选的位线BL0e可与电源线VIRPWR电气绝缘，而未选择的位线BL0o可与ND1节点电气绝缘。因为控制信号LVBLo在位线预充电周期T2期间可保持高电平，所以未选择的位线BL0o可电气连接至具有接地电压的电源线VIRPWR。这时，随着控制信号LPLOAD被激活为低，PMOS晶体管TR8可被导通。从导通的晶体管TR8供给的电流可经NMOS晶体管TR3传送至所选的位线BL0e。同时，如图8所示，由于电压(例如2.0伏)被供给LBLSHFe线，故可由2.0伏-Vth的电压来预充电，其中Vth是晶体管TR3的阈值电压。

[0078] 在位线发展周期T3期间，所选的位线BL0e的电压可取决于所选的存储器单元的状态(即，编程状态或擦除状态)而保持在预充电电压或降至接地电压。此时，所选的位线BL0e可悬浮。例如，随着控制信号LBLSHFe变成接地电压的低电平，NMOS晶体管TR3可被截止。这使得所选的位线BL0e从ND1节点电气绝缘。在这些条件下，若所选的存储器单元具有擦除状态(或导通单元)，则所选的位线的预充电电压经所选的导通状态的存储器单元而开始被放电至接地电压。另一方面，若所选的存储器单元具有编程状态(或截止单元)，则保持所选的位线的预充电电压。

[0079] 在示例实施例中，周期T1～T3可构成一个周期，其中存储于存储器单元的单元数据被设在位线上，该周期在下面被称作位线设定周期并被标注为tT。

[0080] 在完成了位线设定周期T1～T3(或tT)后，页缓冲器130_0中的锁存器131可在锁存复位周期T4期间被复位/初始化。锁存器131的初始化可通过将ND2节点(或锁存器131)经列选通电路140电气连接至数据总线DB来实现。如图8所示，提供给列选通电路140的选择信号YA0～YAn和YB可同时被激活为高。此时，控制信号DISCHG变成高电平，从而数据总线DB接地。结果，ND2节点(或锁存器131)可经列选通电路140电气连接至数据总线DB，而数据总线DB通过充放电电路160的NMOS晶体管TR14而接地。于是，锁存器131被复位/初始化。

[0081] 在读出周期T5期间，反映在所选的位线BL0e上的单元数据可存储于锁存器131。为了实现这一点，控制信号LPLOAD可被抑制为高，并可将电压(例如1.2伏)施加于LBLSHFe线。在这些条件下，若擦除状态(或导通态)的存储器单元连接至所选的位线BL0e，则ND1节点的电源电压可经导通单元而放电。

[0082] 在另一方面，若编程状态(或截止态)的存储器单元连接至所选的位线BL0e，则可保持ND1节点的电源电压。这是因为NMOS晶体管TR3(Vg＝1.2伏，Vs＝1.2伏，Vd＝VCC)被关断。

[0083] 在前一情形中可关断NMOS晶体管TR6，而在后一种情形中可接通它。随着控制信号LCH的脉动，在前一情形中，锁存器131的ND3节点通过NMOS晶体管TR6和TR7而接地。在后一种情形中，ND3节点处在初始态(例如，高)电平。

[0084] 对于本发明的非易失性存储器器件的示例，在位线设定周期T1～T3期间，页缓冲器130_0～130_n的锁存器131中的一组数据可通过列选通电路140传送至数据总线DB。如图8所示，这可以通过顺序激活选择信号YA0～YAn并使选择信号设在高电平来实现。数据总线DB可在选择信号YA0～YAn的激活周期间用电源电压来充电，其是通过每次充电间隔激活充放电电路160的PMOS晶体管TR13来生成的。

[0085] 从以上说明容易看出，先前存储于页缓冲器130_0～130_n中的数据可被传送至数据总线DB，同时读出存储于单元的数据并存储于锁存器(tR，T1～T5)。因为存储于存储器单元的页(行)中的页数据可在另一页(或行)的位线设定周期(T1～T3)期间向外输出，所以有可能减小持续的读取操作所需的时间。

[0086] 在示例实施例中，在第一读取操作期间输出的页数据可以是垃圾数据，而在第二读取操作期间输出的页数据可以是在第一读取操作期间读出的页数据。如图9所示，当存取了n页时，为了输出第n所选页的数据而再一次执行读取操作。在最后的读取操作期间，仅为了将页缓冲器130_0～130_n中的存储数据传送至数据总线DB而进行控制列选通电路的操作。

[0087] 图10示出了根据本发明的示例实施例的存储器系统。如图10所示，存储器系统200可包括主机210和存储器器件220。存储器器件220可在主机210的控制下执行数据读/写操作，并可包括诸如非易失性存储器核等非易失性存储器230、第一缓冲器存储器240、第二缓冲器存储器250和控制器260。非易失性存储器230可进一步包括非易失性存储器单元阵列231和页缓冲器232，并可受控制器260的控制。非易失性存储器230可与图7的非易失性存储器器件同样。主机210可以是微处理器单元(MPU)、中央处理单元(CPU)、存储器控制器或其它处理器或控制器。

[0088] 第一和第二缓冲器存储器240和250可受控制器260的控制，以各自执行读/写操作，并可被用来存储来自非易失性存储器230的数据(或将存储于非易失性存储器230的数据)。非易失性存储器230可受控制器260的控制而与图7的非易失性存储器器件同样工作。

[0089] 如图10所示，读取操作时间tR可被定义为将页数据从存储器单元阵列231传送至页缓冲器232所需的时间，缓冲器传送时间tT可被定义为将页数据从非易失性存储器230(或从页缓冲器232)传送至缓冲器存储器240、250所需的时间，而主机传送时间tH可被定义为将页数据从缓冲器存储器240、250传送至主机210所需的时间。

[0090] 根据本发明的示例实施例的高速缓存读取操作将结合图11A和11B来说明。如图11A所示，在位线设定周期T1～T3(tT)期间，页数据可从非易失性存储器230传送至第一缓冲器存储器240，而在读取操作的全部周期T1～T5(tR)期间或在缓冲器传送时间(tT)期间，先前的页数据可同时从第二缓冲器存储器250传送至主机210。

[0091] 如图11B所示，在位线设定周期T1～T3(tT)期间，页数据可从非易失性存储器230传送至第二缓冲器存储器250，而在读取操作的全部周期T1～T5(tR)期间，页数据可从第一缓冲器存储器240传送至主机210。

[0092] 在持续的读取操作的情形中，将页数据从缓冲器存储器240，250传送至主机210所需的主机传送时间tH可隐藏在读取操作时间tR内。或者，读取操作时间tR可隐藏在主机传送时间tH内。这意味着存储器系统性能可得以改进。

[0093] 图12示出了根据本发明的另一示例实施例的存储器器件的框图。参照图12，根据本发明的示例实施例的存储器器件220可在主机210的控制下而存储来自主机210的数据或将存储在内的数据输出至主机210。存储器器件220可包括控制器260，其可进一步包括与主机210连接的主机接口261。根据本发明的示例实施例，主机接口261可由例如SRAM接口或“NOR”接口等多种途径来实现。

[0094] 在将数据从非易失性存储器230传送至主机210的情形中，数据可从非易失性存储器230读出，而读出的数据可存储于第一和第二缓冲器存储器240和250中任一个。存储器器件220可读出缓冲器存储器240、250中的数据并可将读出数据传送至主机210。当数据如上述可从缓冲器存储器240、250传送至主机210时，可同时在非易失性存储器230中执行读取操作，这将在后面更充分地说明。

[0095] 在示例实施例中，例如缓冲器存储器240、250可用SRAM或其他RAM来实现。

[0096] 在示例实施例中，控制块260可进一步包括寄存器262、调度器263、第一存储器控制器264、第二存储器控制器265、和/或纠错和数据输入输出部分266。

[0097] 寄存器262可被用来存储从主机210经主机接口261传来的地址和/或命令数据。例如，寄存器数据REG_DATA可根据控制信号REG_CTRL而存储于对应于寄存器地址REG_ADDR的寄存器262的区中。存储于寄存器262中的数据可包括为了选择第一和第二缓冲器存储器240和250的缓冲器选择信息，非易失性存储器230的块和页地址、命令和/或器件ID信息等等。这些数值可存储于寄存器地址REG_ADDR所指向的寄存器区中。

[0098] 在示例实施例中，调度器263可使用熟知的状态机来实现。例如，调度器263可基于存储于寄存器262中的第一高速缓存读取命令、缓冲器选择命令和/或地址信息来控制第一存储器控制器264、第二存储器控制器265、和/或纠错(ECC)和数据输入/输出部分266，这将在下面说明。

[0099] 在示例实施例中，调度器263可生成标志信号F_INT，其可作为中断信号INT而通过主机接口261而输出至主机210。当将命令载入寄存器262时，中断信号INT可激活为低，而当非易失性存储器230的读取命令结束时可抑制为高。

[0100] 在示例实施例中，主机210可确定响应于中断信号INT的逻辑状态而将数据存储于寄存器262的时间点。第一存储器控制器264可同时控制第一和第二缓冲器存储器240和250，从而将数据从非易失性存储器230传送至缓冲器存储器以及将数据从缓冲器存储器240、250传送至主机210。

[0101] 在示例实施例中，第二存储器控制器265可响应于各标志信号F_INT而控制非易失性存储器230。在示例实施例中，纠错和数据输入/输出部分266可在调度器263的控制下而纠正在第一存储器控制器264和非易失性存储器230间传送的数据中的错误。在示例实施例中，纠错和数据输入输出部分266还可通过对应的总线ADDR和DATA分别将数据和地址信息输出至非易失性存储器230。在示例实施例中，传送至非易失性存储器230的地址(包括块和页地址信息)可存储于寄存器262。

[0102] 在示例实施例中，诸如存储器器件220的存储器器件的全部组件可形成于衬底上，以便构成单块芯片。即，在示例实施例中，本发明的存储器器件可以是单块芯片，通常也称作“一NAND闪存器件”。在一NAND闪存器件中，诸如寄存器262的寄存器可被设定，并基于寄存器中的该设定值而自动执行读/写操作。一NAND闪存器件不必使用可在现有的闪存器件中利用的命令/地址/数据复用的I/O结构。为此，地址传送路径和数据传送路径可被分隔在主机接口261的外部和/或内部。

[0103] 在示例实施例中，诸如非易失性存储器230的存储器单元阵列的非易失性存储器的存储器单元阵列可被划分成多个存储器块。各存储器块可进一步包括存储主数据的主域和存储余数据(例如，纠错的奇偶校验信息)的余域。

[0104] 存储器单元阵列的存储器块可由对应的块地址分别选择，如图13A所示。进而，缓冲器存储器240、250可被划分成存储非易失性存储器230的主数据的主域，和存储非易失性存储器230的余数据的余域。如图13B所示，各域可包括多个由对应的地址选择的扇区。

[0105] 例如，参照图14A，F000h的地址区可被指定为存储器件ID信息(存储器器件的制造商、块尺寸、页尺寸等)的寄存器区，并可以是只读区。在该寄存器区F000h的诸如器件ID信息等数据可由主机210存取。地址区F001h可被指定为存储闪存块地址的寄存器区，而地址区F002h可被指定为存储闪存页尺寸的寄存器区。地址区F003h可被指定为存储选择缓冲器存储器用的缓冲器选择信息的寄存器区，而地址区F004h可被指定为存储命令的寄存器区。

[0106] 在示例实施例中，若数据“0000h”存储于F001h寄存器区，则可选择非易失性存储器核230中存储器单元阵列的第0存储器块。若数据“0001h”存储于F001h寄存器区，则选择非易失性存储器核230中存储器单元阵列的第1存储器块。若数据“0000h”存储于F002h寄存器区，则可选择所选的存储器块的第0页。若数据“0002h”存储于F002h寄存器区，则可选择所选的存储器块的第2页。若数据“0000h”存储于F003h寄存器区，则可选择第一页缓冲器240。若数据“0001h”存储于F003h的寄存器区，则可选择第二页缓冲器250。

[0107] 在示例实施例中，参照图14B，当数据“0000h”存储于F004h的寄存器区时，可进行非易失性存储器230的读取操作。在示例实施例中，当数据“0001h”或“0002h”存储于F004h的寄存器区时，可进行非易失性存储器230的高速缓存读取操作。如后述，若接收到“0001h”的高速缓存读取命令，则可与将单元数据设定在位线上的操作共同进行将数据从页缓冲器传送至缓冲器存储器的操作。另一方面，若接收到“0002h”的高速缓存读取命令，则可仅进行将数据从页缓冲器传送至缓冲器存储器的操作，而不进行将单元数据设定在位线上的操作。

[0108] 在示例实施例中，“0001h”的高速缓存读取命令可被称作第一高速缓存读取命令，而“0002h”的高速缓存读取命令可被称作第二高速缓存读取命令。

[0109] 在示例实施例中，当数据“0003h”存储于F004h的寄存器区时，可进行非易失性存储器230的写操作，而当数据“0004h”存储于F004h的寄存器区时，可进行非易失性存储器230的擦除操作。当数据“0005h”存储于F004h的寄存器区时，可进行非易失性存储器230的复位操作。图14A和14B示出了上述命令条件。

[0110] 图15示出了为了说明根据本发明的示例实施例的高速缓存读取操作的示例流程图。如图示，数据可在数据读取时间tR期间从存储器单元阵列传送至页缓冲器，这可包括初始化位线(S100)；以预充电电压给位线充电(S120)；使存储器单元中的数据值反映在位线上(S140)；初始化页缓冲器中的锁存器(S160)；并将位线上的数据值存储在锁存器中(S180)。S100，S120和S140可组成位线设定周期，其中存储器单元中的数据被反映在位线上。

[0111] 数据可在缓冲器传送时间tT期间从页缓冲器传送至缓冲器存储器(S200)，这可在数据读取操作的S100～S140期间进行。在进行数据读取操作的同时，数据可在主机传送时间tH期间从缓冲器存储器传送至主机(S300)。在示例实施例中，数据读取时间tR可以是tR，tT和tH中最长的。为此，时间tT和/或tH可隐藏在数据读取时间tR内。

[0112] 图16示出了为了说明根据本发明的示例实施例的高速缓存读取操作的示例时序图。如图16所示，在nCE(/芯片使能)信号从高电平过渡到低电平后，主机210可将应存储于寄存器262的数据与地址共同输出至存储器器件220。存储器器件220的寄存器262可响应于控制信号nAVD(/地址有效检测)由低到高的转变而接收到地址REG_ADDR，而数据REG_DATA可与控制信号nWE由低到高的转变同步存储于接收地址的寄存器区。

[0113] 例如，如图16所示，在寄存器区F001h中可存储数据“0000h”而在寄存器区F002h中可存储数据“0000h”。数据“0001h”可存储于寄存器区F003h，而数据“0001h”可存储于寄存器区F004h。这些条件可被求得以指示接收到第一高速缓存读取命令，选择第0存储器块的第0页，以及将所选页的数据存储于第二缓冲器存储器250。在以地址和命令数据设定寄存器262后，调度器263可将中断信号INT激活为低。

[0114] 可由行解码器120选择存储器块中的存储器块(例如第0存储器块)，并可由行解码器120选择所选的存储器块中的页的第0页。假设选择了位线对BLie和BLio(i＝0～n)中的偶数位线BLie，则在全部位线BLie和BLio都在位线复位周期T1中复位至接地电压(图15中的S100)后，可在位线预充电周期T2中以给出的预充电电压来给所选的位线BLie预充电(图15中的S120)。

[0115] 在所选页的存储器单元中的单元数据可在位线发展周期T3中反映在所选的位线BLie上(图15中的S140)。在位线设定周期T1～T3后，页缓冲器130_0～130_n的锁存器131可通过将锁存器131经列选通电路140电气连接至数据总线DB而在锁存复位周期T4中复位(图15中的S160)。所选的位线上的数据值可在读出周期T5中传送至对应的锁存器131(图15中的S180)。

[0116] 在位线设定周期T1～T3期间，存储于锁存器131的数据值可通过列选通电路140传送至数据总线DB，而数据总线DB上的数据值可通过纠错和数据输入/输出部分266传送至第一存储器控制器264。

[0117] 传送的数据值可基于第一存储器控制器264的控制而存储于第二缓冲器存储器250(图15中的S200)。第一存储器控制器264可响应于来自调度器263的命令标志信号CMD_FLAG和缓冲器选择信号BUF_SEL而工作。命令标志信号CMD_FLAG可指示写命令而缓冲器选择信号BUF_SEL可设为根据寄存器262中的数据而选择第一缓冲器存储器240。

[0118] 一旦接收到第一高速缓存读取命令，则在调度器263的控制下自动执行高速缓存读取操作。如上述，位线设定周期T1～T3期间锁存器131中的数据值可在缓冲器传送时间tT0期间传送至所选的缓冲器存储器。若根据第一高速缓存读取命令的输入的读取操作终止或经过了数据读取时间tR1，则调度器263可将中断信号INT抑制为高。主机210可响应于中断信号INT由低到高的过渡并可输出下次高速缓存读取操作所需的地址和/或命令数据。根据下次高速缓存读取命令的存储器器件的操作可与上述同样，因而省略了其说明。

[0119] 如图16所示，在接收到第一高速缓存命令CACHE_CMD1后，在数据读取时间tR1期间，页数据(包括主数据和余数据)可从非易失性存储器230传送至第二缓冲器存储器250(例如SRAM)(tT0)。由于第一传送的页数据可以是无效数据，故主机210不必存取第二缓冲器存储器250。若再度接收到第一高速缓存读取命令，则在数据读取时间tR2(特别地，位线设定周期T1～T3)期间，第一读出的有效页数据(图16中，在tR1期间读出的数据)可传送至第一缓冲器存储器240(tT1)。

[0120] 当在数据读取时间tR后再度接收到第一高速缓存读取命令CACHE_CMD1时，第一缓冲器存储器240中的数据可根据主机的需要而传送至主机210(tH1)。与此同时，在数据读取时间tR3(特别地，位线设定周期T1～T3)期间，第二读出的有效页数据(图16中，在tR2期间读出的数据)可传送至第二缓冲器存储器250(tT2)。

[0121] 当在数据读取时间tR后，再度接收到第一高速缓存读取命令CACHE_CMD1时，第二缓冲器存储器250中的数据可根据主机的需要通过第一存储器控制器264传送至主机210(tH2)。与此同时，在数据读取时间tR4(特别地，位线设定周期T1～T3)期间，第三读出的有效页数据(图16中，在tR3期间读出的数据)可传送至第一缓冲器存储器240(tT3)。

[0122] 若在数据读取时间tR后接收到第二高速缓存读取命令CACHE_CMD2，则可不执行实际的数据读出操作，同时可在缓冲器传送时间tT4期间将第四读出的有效页数据(图16中在tR4期间读出的数据)传送至第二缓冲器存储器250。与此同时，第一缓冲器存储器240中的数据可根据主机的需要通过第一存储器控制器264传送至主机210(tH3)。若最后读出的页数据(图16中，在tR4期间读出的页数据)被传送至第二缓冲器存储器250，则调度器263可将中断信号INT抑制为高。主机210可在缓冲器传送时间tT4后取出存储于第二缓冲器存储器250的页数据(tH4)。

[0123] 如图17所示，中断信号INT可在接收到第一高速缓存读取命令并又过了数据读取时间tR后被抑制。主机210可响应于激活的中断信号INT而将第一/第二高速缓存读取命令存储于寄存器262中。

[0124] 在根据本发明的示例实施例使用高速缓存读取操作和双缓冲器方式的存储器系统中，可花费(n*tR+2tH)的时间来传送n页数据，其中n是≥2的整数。在不使用高速缓存读取操作和双缓冲方式的存储器系统中，则花费n*(tR+tT+tH)的时间来传送n页数据。因而，通过使用本发明的示例实施例有可能减小整个读取时间，从而可改进存储器系统性能。

[0125] 在另一示例实施例中，还有可能仅使用第一高速缓存读取命令CACHE_CMD1，而代替使用第一和第二高速缓存读取命令CACHE_CMD1和CACHE_CMD2来执行高速缓存读取操作。例如，图18的时序图除了第五输入命令也是第一高速缓存读取命令CACHE_CMD1以外，与图17是同样的。由于最后的命令是第一高速缓存读取命令CACHE_CMD1，故在tR5期间可执行实际的数据读出操作。在tR5期间读出的有效页数据可传送至第二缓冲器存储器250。与此同时，第一缓冲器存储器240中的数据可根据主机的需要通过第一存储器控制器264传送至主机210(tH)。在接收到第一高速缓存读取命令CACHE_CMD1并又过了数据读取时间tR5后，调度器263可将中断信号INT抑制为高。此后，主机210可取出存储于第二缓冲器存储器250中的页数据(tH4)。

[0126] 在图18的时序图中，可花费((n+1)*tR+tH)的时间来传送n页数据。因而，通过使用本发明的另一示例实施例有可能减小整个读取时间，从而可改进存储器系统性能。

[0127] 本发明的示例实施例可以是半导体器件。本发明的示例实施例可以是非易失性存储器。本发明的示例实施例可以是闪存。本发明的示例实施例可以是NAND或NOR闪存。本发明的示例实施例可以是一NAND闪存。本发明的示例实施例适用于单级单元(SLC)和/或多级单元(MLC)。本发明的示例实施例适用于海量存储器应用和/或代码存储器应用。

[0128] 本发明的示例实施例是指用于重叠tR，tT和tH中的至少两个以减小总传送时间的方法和器件。

[0129] 本发明的示例实施例是指高速缓存读取，但正如普通熟练的从业者所知，其他操作也可被高速缓存。

[0130] 本发明的示例实施例利用一个页缓冲器，但正如普通熟练的从业者所知，可利用其他数量的页缓冲器。

[0131] 本发明的示例实施例利用两个缓冲器，但正如普通熟练的从业者所知，可利用其他数量的缓冲器。

[0132] 本发明的示例实施例利用一个或两个高速缓存读取命令，但正如普通熟练的从业者所知，可利用其他数量的高速缓存读取命令。

[0133] 尽管本发明的示例实施例是针对电压示例和期间示例而说明的，但普通熟练的从业者应明白：这些电压的各个在不脱离本发明范围和精神的条件下都是可变的(包括结合相关技术而提到的值)。

[0134] 尽管本发明的示例实施例是针对某一电压而说明的，但正如普通熟练的从业者所知，这些电压的各个也可变或固定在某值。

[0135] 尽管本发明的示例实施例是作为使用逻辑态“低”和“高”而说明的，但普通熟练的从业者应明白：这些逻辑态在不脱离本发明范围和精神的条件下是可互换的。

[0136] 尽管本发明的示例实施例是作为包括NMOS和PMOS晶体管而说明的，但普通熟练的从业者应明白：在不脱离本发明范围和精神的条件下也可使用其他电路实现。

[0137] 对于熟练的从业者来说明很明显：在不脱离本发明范围的条件下，可以在上述示例实施例中做出其他变形和修改，而且上述说明所涵的全部实质意在被解释成说明意味的而不是限制意味的。