半导体集成电路装置转让专利
申请号 : CN200510073928.3
文献号 : CN1702770B
文献日 : 2010-09-22
发明人 : 小原忠博 , 长谷川雅俊 , 田中洋介 , 帆加利知史 , 田岛贤一
申请人 : 株式会社日立制作所 , 日立超大规模集成电路系统株式会社
摘要 :
本发明公开了一种半导体集成电路装置。提供实现了动作的高速化和低功耗化的DRAM。在CMOS读出放大器的一对输入输出节点上设置一对提供预充电电压的预充电MOSFET，使上述一对输入输出节点经由选择开关MOSFET与互补位线对连接，在上述互补位线对之间设置使其均衡的第1均衡MOSFET，在上述互补位线对的一方和与之交叉的字线之间设置存储单元，以第1膜厚形成上述选择开关MOSFET及第1均衡MOSFET的栅极绝缘膜，以比上述第1膜厚薄的第2膜厚形成上述预充电MOSFET的栅极绝缘膜，给上述预充电MOSFET提供与电源电压相对应的预充电信号，给上述第1均衡MOSFET及选择开关MOSFET提供与升压电压相对应的均衡信号及选择信号。
权利要求 :
1.一种半导体集成电路装置，包括存储器电路，其特征在于上述存储器电路包括：读出放大器，该读出放大器具有与动作时序信号对应来放大一对输入输出节点的信号并保持的CMOS闩锁电路；
一对预充电MOSFET，设置在上述一对输入输出节点，在预充电期间成为导通状态，给上述输入输出节点分别提供预充电电压；
选择开关MOSFET，对应于选择信号使上述一对输入输出节点与互补位线对连接；
第1均衡MOSFET，设置在上述互补位线对之间，在上述预充电期间使上述互补位线对之间短路；以及动态存储单元，设置在上述互补位线对的一方和与之交叉的字线之间，包括地址选择MOSFET和存储用电容器；
上述选择开关MOSFET及第1均衡MOSFET的栅极绝缘膜由第1膜厚的栅极绝缘膜形成；
上述预充电MOSFET的栅极绝缘膜由比上述第1膜厚薄的第2膜厚的栅极绝缘膜形成；
在上述预充电MOSFET上提供与电源电压相对应的预充电信号；
在上述第1均衡MOSFET及选择开关MOSFET上，提供与大于等于上述电源电压的升压电压相对应的均衡信号及选择信号；
还具备：
第2均衡MOSFET，设置在上述一对输入输出节点之间，形成为上述第2膜厚的栅极绝缘膜，并接受与电源电压相对应的预充电信号，在预充电期间使上述一对输入输出节点之间短路；
夹住上述读出放大器的一对输入输出节点，在上述一对输入输出节点的两侧设置的第1选择开关MOSFET和第2选择开关MOSFET；以及与上述读出放大器的一对输入输出节点对应设置、由在栅极接受上述读出放大器的放大信号的放大MOSFET和列选择开关MOSFET构成的读放大器、及把写入信号传达给上述输入输出节点的写放大器。
2.根据权利要求1所述的半导体集成电路装置，其特征在于，上述预充电MOSFET及第2均衡MOSFET，形成用与构成上述读出放大器的MOSFET相同的制造工序形成的第2膜厚的栅极绝缘膜；
上述选择开关MOSFET及第1均衡MOSFET，形成用与上述存储单元的地址选择MOSFET相同的制造工序形成的第1膜厚的栅极绝缘膜。
3.根据权利要求2所述的半导体集成电路装置，其特征在于，与上述第1选择开关MOSFET和第2选择开关MOSFET相对应来设置第1互补位线对和第2互补位线对；
上述第1均衡MOSFET设置在上述第1互补位线对和第2互补位线对这两者上。
4.根据权利要求3所述的半导体集成电路装置，其特征在于，构成上述读放大器及写放大器的MOSFET，形成用与上述预充电MOSFET及第2均衡MOSFET和构成上述读出放大器的MOSFET相同的制造工序形成的第2膜厚的栅极绝缘膜。
5.根据权利要求4所述的半导体集成电路装置，其特征在于，在上述互补位线对上设置与之垂直的子字线；
在上述子字线和互补位线对的一方的交点上，配置上述动态存储单元而构成子阵列；
在上述子字线方向及位线方向上，配置多个上述子阵列构成1个存储块。
6.根据权利要求5所述的半导体集成电路装置，其特征在于，
在子阵列的字线方向的两侧设置子字解码器，通过主字线和子字线选择线，选择子阵列的子字线；
在子阵列的位线方向的两侧，设置读出放大器；
在上述读出放大器和子字解码器的交点部上配置：在激活上述读出放大器的功率MOSFET及读出放大器的公共源极线上所设置的公共源极线的预充电MOSFET和均衡MOSFET；形成给上述子字解码器提供的子字选择信号的子字选择驱动器；具有CMOS倒相电路的驱动电路，该CMOS倒相电路形成上述选择开关MOSFET及预充电MOSFET、第1及第2均衡MOSFET的各控制信号。
7.根据权利要求6所述的半导体集成电路装置，其特征在于，
在上述读出放大器的位线方向上，在两端部配置有对应于上述子阵列的选择开关MOSFET及第1均衡MOSFET，在位线方向的中央部配置有上述读出放大器、读放大器、写放大器及预充电电路和第2均衡MOSFET；
在上述交点部，与上述选择开关MOSFET及第1均衡MOSFET的配置相对应，配置有上述驱动电路；
与上述读出放大器的配置相对应，配置有激活读出放大器的功率开关MOSFET和读出放大器的公共源极线的预充电MOSFET及均衡MOSFET。
8.根据权利要求7所述的半导体集成电路装置，其特征在于，上述读出放大器的公共源极线的均衡MOSFET由并联状态的P沟道MOSFET和N沟道MOSFET组成。
说明书 :
技术领域
本发明涉及半导体集成电路装置，涉及有效利用于例如动态随机存取存储器(以下称为DRAM)中的共用(shared)方式的读出放大电路技术的技术。
背景技术
在完成本申请的发明后的公知技术调查中，作为与本发明这样互补位线的预充电相关的技术，发现存在有下述技术：在日本特开2000-100171号公报中公开了在共用MOSFET内侧设置预充电电路，并且在上述共用MOSFET的外侧(存储单元侧)设置了均衡(equalize)MOSFET的DRAM；在日本特开2000-195271公报中，公开了把逻辑电平供给在由共用MOSFET所围住的范围内设置的第2预充电电路的预充电信号，并且，在上述共用MOSFET的外侧设置第1预充电电路的技术；在日本特开平10-284705号公报中，公开了在共用MOSFET所围住的范围内设置的预充电电路及均衡MOSFET由VDD驱动的DRAM；在日本特开平11-288600号电路中，公开了共用MOSFET所围住的范围内设置的预充电电路及均衡MOSFET用内部电压Vint(小于Vpp)驱动的技术。
专利文献1：日本特开2000-100171公报
专利文献2：日本特开2000-195271公报
专利文献3：日本特开平10-284705号公报
专利文献4：日本特开平11-288600号公报
专利文献1：日本特开2000-100171公报
专利文献2：日本特开2000-195271公报
专利文献3：日本特开平10-284705号公报
专利文献4：日本特开平11-288600号公报
发明内容
上述专利文献1的技术中，预充电信号的电位使用与字线的激活电平相同的升压电压VPP，造成升压电路的负载加大，产生在电压变换效率低的升压电路上的消耗功率增大的问题。专利文献2的技术中，使用VDD作为预充电信号的电位，由于动作速度及没有均衡MOSFET，存在于读出放大器的输入上产生偏移(offset)的问题。专利文献3及4的技术存在位线的预充电及均衡动作变慢的问题。
本发明的目的是提供半导体集成电路装置，其具有实现了动作的高速化和低功耗的存储器电路。根据本说明书的叙述及附图，明确该发明的上述及其他的目的和新的特征。
如下简要说明在本申请中公开的发明中的代表性的技术的概要，即，包括预充电MOSFET和动态存储单元；预充电MOSFET把将预充电电压提供给由CMOS(互补型金属氧化物半导体)闩锁电路组成的读出放大器的一对的输入输出节点，由一对组成；动态存储单元在上述一对输入输出节点上设置选择开关MOSFET而与互补位线对选择性地连接，在上述互补位线对之间设置在预充电期间使其短路的第1均衡MOSFET，设置在上述互补位线对的一方和与之交叉的字线之间，由地址选择MOSFET和存储用电容器组成；上述选择开关MOSFET及第1均衡MOSFET的栅极绝缘膜由第1膜厚的栅极绝缘膜构成，上述预充电MOSFET的栅极绝缘膜由比上述第1绝缘膜薄的第2膜厚的栅极绝缘膜构成，对于上述预充电MOSFET提供与电源电压相对应的预充电信号，对于上述第1均衡MOSFET及选择开关MOSFET提供的是与提高到上述电源电压以上的升压电压相对应的均衡信号及选择信号。
本发明的一种半导体集成电路装置，包括存储器电路，其特征在于上述存储器电路包括：
读出放大器，该读出放大器具有与动作时序信号对应来放大一对输入输出节点的信号并保持的CMOS闩锁电路；
一对预充电MOSFET，设置在上述一对输入输出节点，在预充电期间成为导通状态，给上述输入输出节点分别提供预充电电压；
选择开关MOSFET，对应于选择信号使上述一对输入输出节点与互补位线对连接；
第1均衡MOSFET，设置在上述互补位线对之间，在上述预充电期间使之短路；以及
动态存储单元，设置在上述互补位线对的一方和与之交叉的字线之间，包括地址选择MOSFET和存储用电容器；
上述选择开关MOSFET及第1均衡MOSFET的栅极绝缘膜由第1膜厚的栅极绝缘膜形成；
上述预充电MOSFET的栅极绝缘膜由比上述第1绝缘膜厚薄的第2膜厚的栅极绝缘膜形成；
在上述预充电MOSFET上提供与电源电压相对应的预充电信号；
在上述第1均衡MOSFET及选择开关MOSFET上，提供与大于等于上述电源电压的升压电压相对应的均衡信号及选择信号；
还具备：
第2均衡MOSFET，设置在上述一对输入输出节点之间，形成为上述第2膜厚的栅极绝缘膜，并接受与电源电压相对应的预充电信号，在预充电期间使之短路；
夹住上述读出放大器的一对输入输出节点，在上述一对输入输出节点的两侧设置的第1选择开关MOSFET和第2选择开关MOSFET；以及
与上述读出放大器的一对输入输出节点对应设置、由在栅极接受上述读出放大器的放大信号的放大MOSFET和列选择开关MOSFET构成的读放大器、及把写入信号传达给上述输入输出节点的写放大器。
本发明的目的是提供半导体集成电路装置，其具有实现了动作的高速化和低功耗的存储器电路。根据本说明书的叙述及附图，明确该发明的上述及其他的目的和新的特征。
如下简要说明在本申请中公开的发明中的代表性的技术的概要，即，包括预充电MOSFET和动态存储单元；预充电MOSFET把将预充电电压提供给由CMOS(互补型金属氧化物半导体)闩锁电路组成的读出放大器的一对的输入输出节点，由一对组成；动态存储单元在上述一对输入输出节点上设置选择开关MOSFET而与互补位线对选择性地连接，在上述互补位线对之间设置在预充电期间使其短路的第1均衡MOSFET，设置在上述互补位线对的一方和与之交叉的字线之间，由地址选择MOSFET和存储用电容器组成；上述选择开关MOSFET及第1均衡MOSFET的栅极绝缘膜由第1膜厚的栅极绝缘膜构成，上述预充电MOSFET的栅极绝缘膜由比上述第1绝缘膜薄的第2膜厚的栅极绝缘膜构成，对于上述预充电MOSFET提供与电源电压相对应的预充电信号，对于上述第1均衡MOSFET及选择开关MOSFET提供的是与提高到上述电源电压以上的升压电压相对应的均衡信号及选择信号。
本发明的一种半导体集成电路装置，包括存储器电路，其特征在于上述存储器电路包括：
读出放大器，该读出放大器具有与动作时序信号对应来放大一对输入输出节点的信号并保持的CMOS闩锁电路；
一对预充电MOSFET，设置在上述一对输入输出节点，在预充电期间成为导通状态，给上述输入输出节点分别提供预充电电压；
选择开关MOSFET，对应于选择信号使上述一对输入输出节点与互补位线对连接；
第1均衡MOSFET，设置在上述互补位线对之间，在上述预充电期间使之短路；以及
动态存储单元，设置在上述互补位线对的一方和与之交叉的字线之间，包括地址选择MOSFET和存储用电容器；
上述选择开关MOSFET及第1均衡MOSFET的栅极绝缘膜由第1膜厚的栅极绝缘膜形成；
上述预充电MOSFET的栅极绝缘膜由比上述第1绝缘膜厚薄的第2膜厚的栅极绝缘膜形成；
在上述预充电MOSFET上提供与电源电压相对应的预充电信号；
在上述第1均衡MOSFET及选择开关MOSFET上，提供与大于等于上述电源电压的升压电压相对应的均衡信号及选择信号；
还具备：
第2均衡MOSFET，设置在上述一对输入输出节点之间，形成为上述第2膜厚的栅极绝缘膜，并接受与电源电压相对应的预充电信号，在预充电期间使之短路；
夹住上述读出放大器的一对输入输出节点，在上述一对输入输出节点的两侧设置的第1选择开关MOSFET和第2选择开关MOSFET；以及
与上述读出放大器的一对输入输出节点对应设置、由在栅极接受上述读出放大器的放大信号的放大MOSFET和列选择开关MOSFET构成的读放大器、及把写入信号传达给上述输入输出节点的写放大器。
附图说明
图1是表示涉及本发明的动态RAM中的读出放大部的一个实施例的要部电路图；
图2是表示涉及本发明的动态RAM中的读出放大部的一个实施例的要部电路图；
图3是表示图2的各MOSFET的一个实施例的部分布局图；
图4是表示图2的各MOSFET的一个实施例的其他的部分布局(layout)图；
图5是表示图2的A-A’线的一个实施例的元件截面图；
图6是用于说明图2的实施例电路的动作的一个例子的时序图；是
图7是表示驱动图2的读出放大器部的驱动电路部的一个实施例的电路图；
图8是表示交集或交叉部的一个实施例的布局图；
图9是表示涉及本发明的动态RAM中的存储单元阵列部的一个实施例的要部电路图；
图10是用于说明图9所示动态RAM的动作的一个例子的时序图；
图11是表示涉及本发明的DRAM的一个实施例的简略布局图；
图12是图11的放大布局图；
图13是图12的数据电路部的一个实施例的框图；
图14是表示图11的存储器体的一个实施例的布局图；
图15是表示涉及本发明的动态RAM的存储单元阵列部的其他的实施例的要部电路图；
图16是说明图15的电路动作的一个例子的动作波形图。
图2是表示涉及本发明的动态RAM中的读出放大部的一个实施例的要部电路图；
图3是表示图2的各MOSFET的一个实施例的部分布局图；
图4是表示图2的各MOSFET的一个实施例的其他的部分布局(layout)图；
图5是表示图2的A-A’线的一个实施例的元件截面图；
图6是用于说明图2的实施例电路的动作的一个例子的时序图；是
图7是表示驱动图2的读出放大器部的驱动电路部的一个实施例的电路图；
图8是表示交集或交叉部的一个实施例的布局图；
图9是表示涉及本发明的动态RAM中的存储单元阵列部的一个实施例的要部电路图；
图10是用于说明图9所示动态RAM的动作的一个例子的时序图；
图11是表示涉及本发明的DRAM的一个实施例的简略布局图；
图12是图11的放大布局图；
图13是图12的数据电路部的一个实施例的框图；
图14是表示图11的存储器体的一个实施例的布局图；
图15是表示涉及本发明的动态RAM的存储单元阵列部的其他的实施例的要部电路图；
图16是说明图15的电路动作的一个例子的动作波形图。
具体实施方式
图1示出涉及本发明的动态RAM的读出放大器部的一个实施例的要部电路图。在该图中，例举式地示出了在由黑框所表示的读出放大器(Sense Amplifier)SA的一对输入输出节点上设置的电路。在该图中以虚线表示读出放大器部的位线方向的两侧配置有底板(MAT：矩阵)A和底板B。底板A、底板B被作为后述子阵列。该实施例的读出放大器SA设为对于上述两个底板A与底板B被选择性的使用这种共用读出放大器方式。上述读出放大器SA和底板A、B的互补位线BLT0、BLB0及BLT1、BLB1之间设置有选择开关MOSFETQ1、Q2及Q3、Q4。上述底板A和底板B作为后述子阵列。
作为上述选择开关MOSFETQ1～Q4的内侧电路，配置有预充电MOSFETQ11、Q12及均衡MOSFETQ10来作为预充电电路。上述预充电MOSFETQ11和Q12把电源电压VDD的1/2的对应的预充电电压VBLR加给相对应的输入输出节点。均衡MOSFETQ10将上述的一对输入输出节点进行短路。在上述内侧电路中，如该图以黑框所示，除了上述读出放大器SA之外，还设置有读放大器(Read Amplifier)RA、写放大器(Write Amplifier)WA。另外，作为上述选择开关MOSFETQ1～Q4的外侧电路，即，作为均衡电路，分别设置有使底板A、B侧的互补位线BLT0、BLB0及BLT1、BLB1短路的均衡MOSFETQ9和Q21。
在该实施例中，上述MOSFETQ10～Q12的栅极绝缘膜形成得很薄。给这些MOSFETQ10～Q12的栅极提供的时钟信号BLEQCT，设置成与读出放大器SA的动作电压相对应的电源电压VDD这样的低振幅信号。与之相对，上述选择开关MOSFETQ1～Q4及均衡MOSFETQ9和Q21的栅极绝缘膜形成得厚。给上述MOSFETQ9和Q21的栅极提供的时钟信号BLEQUT、BLEQDT，设置成升压电压VPP这样的高振幅信号。虽未图示，给上述选择开关MOSFETQ1～Q4的栅极提供的共用选择时钟信号也同样设置为升压电压VPP这样的高振幅信号。上述互补位线BLT的T表示(true)，BLB的B表示(Bar)。
图2表示有涉及本发明的动态RAM中的读出放大器部的一个实施例的电路图。在该图中，作为代表例举出1根字线WL0、两对互补位线BLT0、BLB0及BLT1、BLB1和与此相关联的读出放大器SA和预充电电路、均衡电路、读放大器RA及写放大器WA等。在该图中，在栅极部赋予了意为反向的O的MOSFET是P沟道MOSFET的意思。用该符号与N沟道MOSFET相区别。
动态存储单元(Memory Cell)由地址选择用MOSFETQm和信息存储用电容器Cs构成。地址选择用的MOSFETQm的栅极连接在字线WL0上，该MOSFETQm的源、漏中的一个被连接在位线BLT0上。源、漏中的另一个与信息存储电容器Cs的保存节点相连。信息存储用电容器Cs的另一方的电极被共同赋予板极电压VPLT。当为后述由上述主字线和子字线组成的分层字线(或阶层字线)方式时，上述字线WL0与子字线相对应。
上述位线BLT0和BLB0如该图所示平行配置，为了保持位线的容量平衡，如果必要可以适当地使其交叉，对此未作特别限定。该互补位线BLT0和BLB0通过共用开关MOSFETQ1和Q2与读出放大器的输入输出节点BLT-SA、BLB-SA相连接。构成读出放大器的单位电路由栅极和漏交叉连接而形成闩锁状态的N沟道型MOSFETQ5、Q6及P沟道型MOSFETQ7、Q8所组成的CMOS闩锁电路而构成。N沟道型MOSFETQ5和Q6的源连接到公共源极线NCS上。P沟道型MOSFETQ7和Q8的源连接在公共源极线PCS上。这些公共源极线NCS和PCS共同地连接在其他的同样的CMOS闩锁电路的上述同样的P沟道型MOSFET和N沟道型MOSFET的源上。
通过在后述交集或者交叉区域上设置的P沟道型功率开关MOSFET，电源电压VDD作为动作电压供给上述公共源极线PCS。在与N沟道型MOSFETQ5和Q6相对应的公共源极线NCS上，也与上述同样地设置在交集或者交叉区域上设置的N沟道型的功率开关MOSFET，且提供接地电压GND作为动作电压。
在上述读出放大器的输入输出节点BLT-SA和BLB-SA上，设置有由给互补位线BLT0、BLB0与BLT1、BLB1提供半预充电电压VBLR(＝VDD/2)的开关MOSFETQ11和Q12形成的预充电电路。另外，未特别限制，但可设置将输入输出节点BLT-SA和BLB-SA短路的均衡MOSFETQ10。给这些MOSFETQ10～Q12的栅极共同提供预充电(兼均衡)信号BLEQCT。该信号BLEQCT设定为与上述电源电压VDD相对应的信号振幅。虽未图示，但在各上述读出放大器的公共源极线NCS和PCS上，也设置由使得该公共源极线NCS与PCS短路的均衡MOSFET、及提供上述半预充电电压VBLR的预充电MOSFET组成的预充电电路。该预充电电路设置在上述交集或者交叉区域上。
上述读出放大器的输入输出节点BLT-SA和BLB-SA上，设置有构成读出系列电路的直接读出放大器RA和构成写入系列的电路的写放大器WA。上述直接读出放大器RA由N沟道MOSFETQ13～Q16构成。上述写放大器WA由N沟道MOSFETQ17～Q20构成。上述直接读出放大器RA，其栅极被连接在上述读出放大器SA的输入输出节点BLT-SA和BLB-SA上的放大MOSFETQ13、Q15，与栅极被连接在列选择线YST上的MOSFETQ14和Q16各自串联连接。作为列开关的MOSFETQ14的漏极被连接到互补的读出用信号线RIOB<0>，而MOSFETQ16被连接到读出用信号线RIOT<0>上。给上述放大MOSFETQ13和MOSFETQ15的源极提供电路的接地电位。
上述写放大器WA，其MOSFETQ17、Q18和MOSFETQ19和Q20各自串联连接到上述读出放大器SA的输入输出节点BLT-SA和BLB-SA和互补的写入用信号线WIOT<0>和WIOB<0>上。作为列选择开关的MOSFETQ17和Q19的栅极被连接到上述列选择线YST。MOSFETQ18和Q20的栅极被连接到动作时序信号线WST<0>上。
该实施例的读出放大器SA被设置为，对于上述输入输出节点BLT-SA和BLB-SA设置上下(左右)两对互补位线BLT0、BLB0和BLT1、BLB1，这种所谓共用读出放大器方式。也就是说，对于上述输入输出节点BLT-SA和BLB-SA，经由共用开关MOSFETQ1和Q2与左侧的位线BLT0和BLB0连接，经由共用开关MOSFETQ3和Q4与右侧的位线BLT1和BLB1连接。选择信号SHRDB和SHRUB被施加给这些共用开关MOSFETQ1和Q2以及Q3和Q4的栅极，将这些选择信SHRDB和SHRUB的选择电平设置为与字线WL0等的选择电平相同的升压电压VPP这样的高电平。为此，上述共用开关MOSFETQ1～Q4由与动态存储单元的地址选择MOSFETQm同样厚的栅极绝缘膜构成，具有高的阈值电压。由于上述MOSFETQm具备高的阈值电压，截止状态下的泄漏电路减少而延长存储信息的保持时间。
当读出放大器的下侧(D)的存储器底板被选择时，MOSFETQ1和Q2通过选择信号SHRDB维持导通状态，选择信号SHRUB成为低电平，而进行上侧(U)的存储器底板的位线BLT1、BLB1的分离。当上侧的存储器底板被选择时，MOSFETQ3和Q4通过选择信号SHRUB维持导通状态，选择信号SHRDB成为低电平，而进行下侧的存储器底板的位线BLT0、BLB0的分离。在完成了存储器存取的预充电期间，上述选择信号SHRDB和SHRUB都成为高电平。在该预充电期间，上述预充电信号BLEQCT及均衡信号BLEQDT、BLEQUT也成为高电平，进行上述输入输出节点BLT-SA和BLB-SA及双方的位线BLT0、BLB0及BLT1、BLB1的预充电。
在图2中，各MOSFET的配置是按照半导体基板上的各MOSFET的配置示出的。也就是说，在与下侧(D)存储器底板相对应的互补位线BLT0BLB0上设置的均衡MOSFETQ9，被配置在与该存储器底板相邻的位置(1)上。与上述(1)相邻的输入输出节点BLT-SA和BLB-SA侧的位置(2)上，配置着上述共用开关MOSFETQ1和Q2。在与上述(2)相邻的位置(3)上，配置均衡MOSFETQ10、预充电MOSFETQ11、Q12。在与上述(3)相邻的位置(4)上，配置构成读出放大器的N沟道MOSFETQ5和Q6。在与上述(4)相邻的位置(5)上，配置构成读出放大器的P沟道MOSFETQ7和Q8。在与上述(5)相邻的位置(6)上，配置构成读放大器RA的MOSFETQ13～Q16。在与上述(6)相邻的位置(7)上，配置构成上述写放大器WA的MOSFETQ17～Q20。然后，在输入输出节点BLT-SA和BLB-SA的相反侧的端部(8)上，配置上述共用开关MOSFETQ3和Q4，它们进行与上侧(U)的存储器底板相对应的互补位线BLT1、BLB1的连接。在与上述(8)相邻的位置(9)上，设置与上侧(D)的存储器底板的互补位线BLT1、BLB1相对应的均衡MOSFETQ21。
图3示出上述图2的各MOSFET的一个实施例的部分布局图。在该图中，在MOSFET之中，L层(源、漏扩散层)和FG层(栅极电极)的图形被例举示出。通过给上述FG层加上斜线与L层区别。然后，源、漏的L层给栅极电极的FG层上，接触部用□来表示。
在该实施例中，为了实现位线BLT、BLB的实质性的预充电动作的高速化和低功耗化，在下侧(D)位线BLT0、BLB0上，设置均衡MOSFETQ9(1)和共用开关MOSFETQ1、Q2(2)。同样，在上侧(U)位线BLT1、BLB1上，设置均衡MOSFETQ21(9)及共用开关MOSFETQ3、Q4(8)。如虚线所示，读出放大器的两端部由厚膜的栅极绝缘膜的MOSFET构成。而且，与此被(2)和(8)夹住的输入输出节点BLT-SA、BLB-SA相对应，设置有由薄膜的栅极绝缘膜构成的所述预充电及均衡MOSFETQ10～Q12(3)、读出放大器的N沟道MOSFETQ5、Q6(4)、读出放大器的P沟道MOSFETQ7、Q8(5)、读放大器RA的MOSFETQ13～Q16、构成写放大器17～Q20的成对的MOSFET(6)、(7)、(6)、(7)。在2个MOSFET当中的一个作为列选择用MOSFET。
图4示出上述图2的各MOSFET的一个实施例的其他的部分布局图。图的右半部分侧示出BL层的布局(布局图形)，左半部分侧示出在其上形成的M1层的布局(布局图形)。上述BL层及M1层与所述图4的BL层及FG层重合后构成所述图2那样的电路。该BL层在存储器阵列部构成位线BLT0、BLB0、BLT1、BLB1。即，夹住上述栅极电极，与构成上述(1)的均衡MOSFETQ9、Q21的一对源、漏半导体层的以“□”表示的接触点连接。与该互补位线相对应的BL层，在中心部作为上述输入输出节点BLT-SA、BLB-SA的布线使用。
图4的左半部分侧的M1层是第1层的金属布线层，由例如铝等形成。该M1层被形成为，在与上述BL层垂直的方向，即与字线或者上述均衡MOSFET的栅极电极平行地延长。在该图中，对于上述FG层及M1层，各自附加了可传输的信号名。例如，VBLR(1/2VDD)是提供加在上述预充电MOSFETQ11和Q12上的预充电电压的配线，NCS是构成读出放大器的N沟道MOSFETQ5和Q6的公共源极线；PCS是构成读出放大器的P沟道MOSFETQ7和Q8的公共源极线。上述读放大器RA、写放大器的动作所需要的接地线VSS或者时序信号及信号线按照VSS、RIOT<1>、RIOT<0>、YST、WIOT<1>、WIOT<0>、WST<1>、WST<0>、VSS、RIOB<1>、RIOB<0>、YST、WIOB<1>、WIOB<0>、WST<1>、WST<0>的顺序来配置。虽未特别加以限制，但通过一个列选择信号YST，邻接的两对互补位线同时被选择，与两对输入输出线RIOT、B<0>及<1>连接，同时，在写模式时，与WIOT、B<0>及<1>连接。
图5中示出图3中的A-A’线的一个实施例的元件截面图。在该图中，示出在上述图3中表示的元件图形和与之对应的截面构造。即，示出与上述图2的(1)及(5)相对应的各元件的截面图。上述(1)是互补位线BLT0、BLB0的均衡MOSFETQ9，栅极绝缘膜由厚膜栅极氧化膜构成。同样地，(2)的共用开关MOSFETQ1、Q2也与未图示的存储单元的地址选择MOSFETQm同样，栅极绝缘膜由厚膜栅极氧化膜构成。像这样，在读出放大器部，位线BLT0、BLB0的均衡MOSFETQ9(Q21)和上述共用开关MOSFETQ1、Q2(Q3、Q4)使用厚膜栅极氧化膜，其他的MOS晶体管使用薄膜栅极氧化膜。通过把均衡MOSFETQ9、Q21直接设置在互补位线BLT0、BLB0及BLT1、BLB1上，就能够高速进行基于位线BL短路的预充电。
在上述那样读出放大器SA对于下侧位线对(或者上侧位线对)动作时，通过使共用选择信号SHRUB(或者SHRDB)下降，在电路上分离无关的上侧位线对(或者下侧位线对)，这样读出放大器电路部仅对于对象位线对成为有效。即，上下共用开关MOSFET内的读出电路部对于上下的位线对的任意一个都可以共通使用，在节省面积方面很有效。
图6示出用于说明上述图2的实施例电路的动作的一例的时序图。通过上述低系统(ロウ系)的选择动作，非选择侧的共用选择信号SHRUB从升压电压VPP这样的高电平变化成电路的接地电位这样的低电平。例如，当下侧的位线BLT0、BLB0被选择时，上述共用选择信号SHRUB成为低电平，位线BLT1、BLB1被分离。另外，预充电信号(均衡)信号BLEQCT从电源电压VDD这样的高电平被置为低电平。通过这样，均衡MOSFETQ10及预充电MOSFETQ11、Q12被置为截止状态，输入输出节点BLT-SA、BLB-SA变成高阻抗状态。
字线WL0从电路的接地电位VSS这样的低电平上升为升压电压VPP这样的高电平。通过该字线的上升，使得上述选择侧的位线BLT0和BLB0的一方变化成与被选择的存储单元的信息电荷相对应的微小电压。几乎与此同时，列选择信号YST变为高电平，读放大器RA被激活。通过未图示的读出放大器激活信号，读出放大器成为动作状态，把位线BLT0、BLB0向高电平(VDD)和低电平(GND)放大。该输入输出节点BLT-SA和BLB-SA的放大信号，经由直接读出放大器RA，被传输给读出用信号线RIOT、RIOB。该读出用信号线RIOT、RIOB的读出信号通过未图示的主放大器MA、输出电路而被输出。
虽未图示，不过，在写入动作中，对应于写入信号WST，写放大器的MOSFETQ18和Q20成为导通状态，把传输给了写入用信号线WIOT、WIOB的写入信号传，输给上述输入输出节点BLT-SA和BLB-SA。如果传输来使上述存储单元的存储信息翻转的写入信号，则上述输入输出节点BLT-SA和BLB-SA的电平被反转，读出放大器使之放大而形成电源电压VDD和GND这样的高电平/低电平，就会通过位线BLT0和BLB0传输给被选择的存储单元。
在上述图6中，当对存储单元内的再写入完成后，字线下降，存储单元从位线分离。然后，为了准备下一个循环的读出/写入动作，放大至“H”＝VDD(位线电压)、“L”＝GND电平的位线BLB0和BLB0这一对必须进行至预充电电压1/2的VDD的预充电。在该实施例中，由于把均衡MOSFETQ9配置到共用开关MOSFETQ1、Q2的外侧，因此可以不受共用开关MOSFETQ1、Q2的导通电阻的影响，高速地进行高速基于位线短路而进行的实质的预充电。
图7中示出驱动图2的读出放大器部的驱动电路部的一个实施例的电路图。在该图中，作为代表，例举性地示出了使读出放大器部激活的驱动电路及共用开关MOSFET以及均衡MOSFET的驱动电路。这些各个电路，设置在后述那样的交集或者交叉区域。N沟道MOSFETQ22构成给读出放大器的公共源极线NCS提供电路的接地电位VSS的功率开关。P沟道MOSFETQ23构成给读出放大器的公共源极线PCS提供电源电压VDD的功率开关。在这些公共源极线NCS和PCS上设置提供预充电电压VBLR的N沟道MOSFETQ24、Q25和均衡用的N沟道MOSFETQ26。给这些各个MOSFETQ24～Q26的栅极所提供的预充电信号BLQECT被设定为与提供给上述读出放大器SA的输入输出节点BLT-SA、BLB-SA的预充电MOSFETQ11、Q12及均衡MOSFETQ10的栅极的预充电信号BLQECT共用，通过由P沟道MOSFETQ30和N沟道MOSFETQ31组成的CMOS倒相电路来形成。
上述CMOS倒相电路通过电源电压VDD动作而输出预充电信号BLEQCB的反转信号作为上述预充电信号BLEQCT。上述公共源极线NCS和PCS提供给构成读出放大器的N沟道MOSFET和P沟道MOSFET的源极和栅极而具有较大的寄生电容。为此，通过N沟道MOSFETQ26，使公共源极线NCS的接地电位VSS和公共源极线PCS的电源电压VDD短路时到达VDD/2这样相等电平的时间变长。因此，为了均衡用而并联设置P沟道MOSFETQ27。在该MOSFETQ27的栅极上提供上述输入侧的预充电信号BLQECB。这样一来，可以在使用上述较低的VDD的同时，高速地进行如上所述的公共源极线NCS和PCS的基于均衡的预充电动作。而且由于这样的预充电动作中使用了如上所述的低电压VDD，所以减轻形成升压电压VPP的升压电路的负载，降低升压电路上的功耗。由于在如上所述的电源电压VDD下动作，所以这些各个电路与上述读出放大器一样，由薄膜栅绝缘膜的MOSFET构成。
P沟道MOSFETQ32和N沟道MOSFETQ33是驱动电路，形成均衡信号BLEQDT(BLEQUT)，提供给在上述互补位线BLT0、BLB0(BLT1、BLB1)等上设置的均衡MOSFETQ9(Q21)的栅极。该驱动电路是使升压电压VPP为动作电压的CMOS倒相电路，均衡信号BLEQDB(BLEQUB)被提供给输出。如上所述，由于升压电压VPP是动作的电压，所以上述MOSFETQ32、Q33由与上述共用开关MOSFETQ1～Q4和均衡MOSFETQ9～Q21相同的厚膜栅极绝缘膜的MOSFET构成。虽然没有图示，但是形成共用选择信号SHRDB、SHRUB的驱动电路也设置在上述交集或者交叉区域，上述MOSFETQ32、Q33也由同样的CMOS倒相器电路构成。
图8示出交集或者交叉区域部分的一个实施例的布局图。在该图中，示出了以上述图7所示各MOSFETQ22～Q33为代表的MOSFET的布局，同时也示出与之对应的构成读出放大器部分的上面说明的(1)至(9)的各元件的配置。在交集部分的中央部，配置有上述N沟道的功率开关MOSFETQ22和P沟道的功率开关MOSFETQ23。与上述P沟道MOSFETQ23相邻，配置有均衡用的P沟道MOSFETQ27。与上述P沟道MOSFETQ27相邻，设置有N沟道MOSFETQ24～Q26。
在上述MOSFETQ22～Q26列的上部，设置有构成CMOS倒相电路的N沟道MOSFETQ29、P沟道MOSFETQ28及Q30、N沟道MOSFETQ31。在上述MOSFETQ22～Q26列的下部的交集下端部，设置形成共用选择信号及均衡信号的驱动电路。在交集的上端部以与下端部反射镜反转的形态设置形成共用选择信号及均衡信号的驱动电路。在其中，例举示出MOSFETQ32和Q33。另外，在设置在上述交集上端部上的形成共用选择信号和均衡信号的驱动电路的下部，设置了2组形成子字选择信号的FX驱动器。在该图中，用虚线围住的各MOSFET是以升压电压VPP动作的电路，因此，由厚膜栅极绝缘膜的MOSFET来构成，其他的MOSFET由薄膜栅极绝缘膜的MOSFET来构成。
在与上述交集部并列配置的读出放大器部中，在上下两端部配置有以上述厚膜栅极绝缘膜的MOSFET来形成的(9)、(8)及(2)、(1)的MOSFET。另外，中央部配置有用薄膜栅极绝缘膜形成的(3)～(7)的MOSFET。也就是说，上述(1)是互补位线BLT0、BLB0的均衡MOSFETQ9，(2)是共用开关MOSFETQ1、Q2。上述(9)是互补位线BLT1、BLB1的均衡MOSFETQ21，(2)是共用开关MOSFETQ3、Q4。另外，(3)～(7)是输入输出BLT-SA、BLB-SA的均衡及预充电MOSFETQ10～Q12，(4)是构成读出放大器的N沟道MOSFETQ5、Q6，(5)是构成读出放大器的P沟道MOSFETQ7、Q8，(6)(7)是构成读放大器RA和写放大器的MOSFETQ13～Q16、Q17～Q20。
在该实施例中，把互补位线的均衡MOSFET配置在共用开关MOSFET的外部，把在共用开关MOSFET内侧的读出放大器的输入输出节点的预充电信号BLEQCT设为VDD电平。由于把互补位线的均衡MOSFET配置在共用开关MOSFET外部，所以可以经由共用开关MOSFET的导通电阻，就能够高速地进行互补位线的实质性的预充电，通过把读出放大器部共用开关MOSFET内侧的预充电信号设为VDD电平，可以降低在形成VPP电压的升压电路的消耗功率。另外，随着把共用开关MOSFET内侧的预充电信号从VPP电平变更为VDD电平，由于读出放大器的公共源极线NCS、PCS的预充电及均衡信号也降为VDD电平，因此不必追加P沟道MOSFET作为均衡电路而引起增加上述升压电路的消耗功率，就实现公共源极线NCS、PCS的预充电动作的高速化。
关于读出放大器部及交集部的布局，通过共用开关MOSFET及位线均衡MOSFET由厚膜栅极绝缘膜的MOSFET来构成，把在其内侧的预充电MOSFET及构成读出放大器或者读放大器、写放大器的MOSFET设置成薄膜栅极绝缘膜的MOSFET，以共用开关MOSFET为界限，分离成厚膜栅极绝缘膜和薄膜栅极绝缘膜的MOSFET。即，可以是以下这样的分离了的布局：包括共用开关MOSFET而配置在外侧的MOSFET，包括构成存储单元的地址选择MOSFET而全由厚膜栅极绝缘膜的MOSFET来形成，内侧的MOSFET全部由薄膜栅极绝缘膜的MOSFET形成。与此相应，交集部也是同样地对应于读出放大器部可以分离的。
在图9中，示出涉及本发明的动态RAM中的存储单元阵列部的一个实施例的要部电路图。该实施例的位线设置成分层化位线。即，以读出放大器部SA为中心，在位线的延长方向上设置4对互补位线。在读出放大器电路SA的两端配置有2对第1及第2的互补位线。在从该第1和第2的互补位线的读出放大器电路SA侧观察为远端侧的双方，进一步地，第3和第4的互补位线向与上述第1和第2的互补位线相同方向延长。这样在离开读出放大器电路SA的位置上设置的第3和第4的互补位线，通过该图中以虚线表示的上层的金属布线(M2配线)与读出电路的上述输入输出节点连接。即，读出放大器电路SA的上述输入输出节点，通过上述以虚线示出的上层的布线层，把上述第1和第2的互补位线的上部沿其延长，与该第1和第2的互补位线的远端部相邻而设置共用选择MOSFET，经由该MOSFET各自设置第3和第4的互补位线。
读出放大器电路SA，在上述由向同样方向延长的两对互补位线所构成的存储单元阵列的两侧交替着配置，对于1个读出放大器电路SA，配置有2列的互补位线，在存储单元阵列里，存储单元被高密度地配置。也就是说，以存储单元阵列为中心看的话，在其两侧读出放大器电路电路SA被交替设置，在连接在读出放大器SA上的共计四对的互补位线中的半数的两对设置在该存储单元阵列上。在上述存储单元阵列的位线方向的中间部，设置有与从上述读出放大器电路SA来观察处于远的位置上配置的上述第3和第4的互补位线相对应的共用选择用MOSFET及进行预充电动作的均衡MOSFET。
上述存储单元阵列在位线的延长方向上设置有多个，除去在两端设置的存储单元阵列，上述读出放大器电路用于在夹着其的两侧配置的存储阵列的各两对共计四对的互补位线的读出信号的放大。在图13中，存储器底板MAT0是左端的存储单元阵列，在其左侧设置的读出放大器SA仅设置与存储器底板MAT0相对应的两对的分层后的位线。这种位线的分层化，对于高速、大容量阵列是有益的。也就是说，由于减轻位线的负载，所以连接在1个位线上的位数，即存储单元的数目(位线长)比起通用型DRAM减少。这样，位线的寄生电容减小，与从存储单元来的读出电荷相对应的读出信号电位差变大和读出放大器的负载减轻，从而使高速的读出动作成为可能。
为了使得读出放大器电路SA的远端的字底板在预充电时的延长减为最小，读出放大器远端子底板上的位线与读出放大器电路SA由以虚线示出的金属布线M2连接，因此与读出放大器近端部的子底板相比，金属布线相应的M2的电容(即电阻)加大。这就引起位线的读出信号的放大时间和预充电时间的增加。为了防止这种情况，在位线开关部设置均衡MOSFET。在预充电时可以成为不受共用开关MOSFET的导通电阻的影响的电路构成，可以使预充电维持高速化。另外，也可以省略如该图那样在读出放大器SA的输入输出节点上设置的上述均衡电路，仅由2个预充电MOSFET进行预充电。
图10示出用于说明上述图9所示动态RAM的动作的一例的时序图。在该图中，示出把存储器底板MAT0、MAT1及MAT2依次激活时的例子。由底板选择地址RAD<7>～<10>这4位，使得共计16个存储器底板成为可选择。在这当中，上述图9所示的3个存储器底板，RAD<9>、<10>是低电平，RAD<7>、<8>都是低电平时，存储器底板MAT0被选上(选择状态)；RAD<7>是高电平，RAD<8>是高电平时，存储器底板MAT1被选上；RAD<7>和<8>是高电平时，存储器底板MAT2被选上。
当上述存储器底板MAT0被激活时，其两侧的读出放大器SA被激活。为了该读出放大器SA的激活，SA使能信号，使上述存储器底板MAT0的两侧配置的读出放大器激活的信号SAET<0>、SAEB<0>、及SAET<1>、SAEB<1>产生。在此，SAET与使N沟道MOSFET为导通状态的上述SAEN对应，SAEB与使P沟道MOSFET为导通状态的上述SAEP对应。
SA共用开关选择信号为，SHRLB0、SHRRB0保持高电平以使上述存储器底板MAT0的互补位线与上述读出放大器SA的输入输出节点连接，其他的SA共用开关选择信号成为非选择电平的低电平，与之对应的互补位线与读出放大器SA分离。
对应于这样的互补位线和读出放大器SA的连接关系，在上述存储器底板MAT0的两侧的读出放大器部设置的预充电MOSFET的信号BLEQCT0、BLEQCT1和使在上述存储器底板MAT0上配置的互补位线均衡的预充电MOSFET的信号BLEQLT0、BLEQRT0成为低电平。把使非选择的存储器底板MAT1、MAT2上所配置的互补位线均衡的预充电MOSFET的信号BLEQLT1、BLEQRT1、BLEQLT2、BLEQRT保持高电平不变。
通过未图示出低系统选择时序的结束信号，字线被置为非选择电平，存储单元从互补位线分离，SA使能信号被复位，读出放大器成为非动作状态，SA共用信号恢复到高电平，产生BL预充电(均衡)信号，由上述读出放大器SA的放大动作成为高电平/低电平的互补位线，通过上述均衡MOSFET的导通状态被高速设定成半预充电信号。设置在读出放大器部的预充电MOSFET，主要进行帮助减小因泄漏电流由上述均衡动作所形成的预充电电压。以下，当存储器底板MAT1、MAT2被激活时，与之相应地，互补位线和读出放大器SA的连接关系由上述SA共用信号及BL预充电信号决定，与上述被激活的存储器底板相对应的读出放大器通过SA使能信号被激活。
图15示出涉及本发明的动态RAM中的存储单元阵列部的其他的实施例地要部电路图。与图9中的要部电路图的不同之处在于，未进行分层位线化，以读出放大器部SA为中心，在位线的延长方向设置2对互补位线。通过不进行分层位线化，可以把共用MOSFET减少至一半，所以能够减少面积。另外，与分层位线结构相比，由于能够把布线层减少一层，所以能够以低成本进行制造。
图16是图15所示电路的动作波形图的一个例子。在图16中，示出把存储器底板MAT0、MAT1、MAT2及MAT3依次激活时的例子。与图10所示动作波形图同样，对应于被选择的存储器底板，互补位线和读出放大器SA的连接关系被上述SA共用信号及BL预充电信号决定，与上述被激活的存储器底板相对应的读出放大器由SA使能信号所激活。
图11示出涉及该发明的DRAM的一个实施例的简要布局图。在该图中，在构成DRAM的各电路之中，表示出其主要部分，通过公知的半导体集成电路的制造技术，在单晶硅这样的1个半导体基板上形成。在该实施例中，在对于半导体芯片的长度方向的中央部分上设置以外围电路PERI为代表的外围电路部，由该外围电路部把半导体芯片分为2部分。上述被分割成2部分的半导体芯片上各自设置存储器体BNK0～BNK15。即，一个存储器体BNK0由在外围电路部的两侧配置的2个存储器体BNK0构成。
上述从半导体芯片的长度方向上分割为2个的半导体芯片，各自在较短的方向上进行2等分，16个存储器体分为各8个的2个。在上述半导体芯片的长度方向上被分割为2个的半导体芯片的各自之上，以4×4这样设置16个存储器体的BNK0～15。然后，存储器体像BNK0、4、8、12这样在半导体芯片的长度方向上排列4个。在上述半导体芯片的长度方向上并排的BNK0、4、8、12和BNK1、5、9、13之间，用于数据输入输出的焊盘(pad)沿上述长度方向并排配置。在剩余的排列在长度方向上的BNK2、6、10、14和BNK3、7、11、15之间，用于数据输入输出的焊盘也并排排列在上述长度方向。换言之，上述半导体芯片，在芯片较短方向上分割为2，上述被分割为2的半导体区域，在其中央部沿长度方向，数据输入输出用焊盘在长度方向上并排配置，以夹住该数据输入输出用焊盘的方式，像上述那样分别配置各4个的存储器体。
数据输入输出用焊盘在作为半导体芯片整体而言是长度方向上18个焊盘按照2列设置。通过这样，该实施例的DRAM进行以36位为单位的数据的写入和读出。在上述36位的数据之中，被一分为二的18位被分别分配给了上述一分为二的存储器体BNK0～BNK15，在整体上能够进行36位的单位的读出或者写入。
在该实施例中，在36位的单位的数据的输入和输入之外，通过接合选择等这样的局部的屏蔽(mask)的变更，可以发展成进行以18位的单位的数据的输入输出。因此，0～35组成的数据的输入输出用焊盘并不是单纯地像上述那样并排为2列，而是像该图所附数字那样，在0～35中，0～17这18位在图的下半部分和上半部分地区域分成0～8、9～17；18～35这18位在图的下半部分和上半部分的区域分成18～26和27～35。
在图的下半部分的区域，上述0～8的数据输入输出用焊盘被分成图的左右2列的数据输入输出用焊盘。例如，0、3、6、8的4位配置在左侧列，1、2、4、5、7的5位配置在右侧列。在图的上半部分的区域，上述9～17的数据输入输出用焊盘被分成图的左右2列的数据输入输出用焊盘。例如，10、12、13、15、16的5位配置在左侧列，9、11、14、17的4位配置在右侧列。这样，当成为18位构成的产品时，与上述数据输入输出用焊盘0～17对应设置的数据输出电路就在半导体芯片上像上述这样分散进行动作，可以解决在特定位置集中伴随数据输出缓冲器的动作的噪音，降低在其临近处设置的存储器体的动作余裕这个问题。
在该实施例中，例如当着眼于存储器体BNK0时，用在该图以虚线表示的信号路径构成最长的信号路径。即，对于数据输入输出用焊盘8和35，分别从分割至上述图的上下的2个存储器体BNK0各自构成到上述焊盘8和35的信号路径，可以把存储器体缩短至不像上述这样一分为二时的大致1/2。例如，当不把上述存储器体在半导体芯片上分割为2部分时，例如成为下侧的存储器体BNK0通过和与之邻接的存储器体BNK4构成1个存储器体这种情况。这种情况下，它至在相反侧的芯片端设置的上述焊盘35这样的信号传输路径就成为用虚线示出的情况的大约2倍。在该图中倒相电路示出在上述这样的信号传输路径的放大电路。
在图11中，各个存储器体BNK0～15在其外围部分各自设置主字解码部MWD和主放大器MA部。这样，各存储器体能够成为各自作为1个存储电路独立地进行存储器存取。在上述存储器体BNK0～15这样分为两部分地外围电路部，除地址缓冲器和控制电路等的外围电路RERI之外，设置有BIST(测试电路)、FUSE(冗余用保险丝)及CAP(电源安定化用的电容器)。与之对应地，对应于地址端子及控制端子地焊盘沿较短方向并排配置。而且，在长度方向的芯片的两端设置电源电路VG。该电源电路由例如内部降压电路、升压电路及基板反馈偏压电路等组成。
在图11的半导体芯片的下侧的各存储器体BNK0和BNK15中，分别具有0～8和18～26的数据端子。对于存储器体BNK0进行说明，这些18位的数据端子之中，与18、1、2、21、4、5、24、7及26这9位相对应的数据端子，各自通过至各焊盘的信号路径与数据输入输出用焊盘18、1、2、21、4、5、24、7及26相连接。在数据端子当中剩下的9位的数据端子0、19、20、3、22、23、6、25及8，通过与上述存储器体BNK0相对置的存储器体BNK1、BNK2上，和与0、19、20、3、22、23、6、25及8这9位相对应的数据输入输出用焊盘相连接。
对于存储器体BNK3进行说明，在这些18位的数据端子当中，于上述存储器体BNK1相反，与18、1、2、21、4、5、24、7及26这9位相对应的数据端子，通过与上述存储器体BNK3相对置的存储器体BNK2、BNK1上，和与18、1、2、21、4、5、24、7及26这9位相对应的数据输入输出用焊盘连接。另外，数据端子当中剩下的9位的数据端子0、19、20、3、22、23、6、25及8，各自通过至各焊盘的信号路径与数据输入输出用焊盘0、19、20、3、22、23、6、25及8相连接。在其他的存储器体中也与上述同样。另外，当上述那样是18位构成时，由地址信息进行0～8的9位的选择，与上述这样分散配置的0～8的各数据输入输出用焊盘相连接。
图12示出图11的放大布局图。在该图中，例举性地示出了存储器体BNK0、1、2及3的一部分。在存储器体BNK0～3，各自在面向上述DQ接口部的部分，配置主放大器MA、读缓冲器WB。在DQ接口部上，设置上述那样的数据输入输出用焊盘18、1及0、19。在该DQ接口部设置输入电路及输出电路。在上述各存储器体BNK0～3中，如后述那样设置主字解码器MWD、存储器阵列MARY及读出放大器SA或者子字解码器SWD。虽未图示，但在上述焊盘列，用于数据输入输出的之外，还设置有用于供给电源的焊盘，由于与本发明无直接关联而将其省略。
上述DQ接口部配置在从芯片中央部观察的外侧，即存储器体BNK0和BNK3一侧。与此相对，在从芯片中央部观察的内侧，即在与存储器体BNK1和BNK2一侧邻接的部分，配置有数据电路部。该数据电路部在芯片纵向(长度方向)设置有进行用于数据输入输出的信号传输的数据总线和驱动该数据总线的驱动器(中继放大器)。在像该实施例这样用于数据输入输出的焊盘是2列构成时，通过上述这样配置在DQ接口部的内侧，2列的数据电路部之间不会受到DQ接口部的干扰，成为夹住存储器阵列(存储器体BNK1和2)面对面的结构，这样纵方向的数据总线就更加直线型地形成布局。
在图13中，示出图12的数据电路部的一个实施例的框图。在该图中，例举性地示出写入数据总线。在数据电路部配置有沿芯片的长度方向延长的多个写入数据总线。从数据输入输出用焊盘DQ0被输入的写入数据，经由写入数据总线，通过由存储器体选择信号BS1所控制的栅极电路G1及作为驱动器的倒相电路INV1，传输给选择器SEL1及SEL2。从数据输入输出用焊盘DQ18被输入的写入数据，经由写入数据总线，通过由存储器体选择信号BS2所控制的栅极电路G2及作为驱动器的倒相电路INV2，传输给选择器SEL1及SEL2。选择器SEL1如该图中虚线所示把写入数据传送给的与存储器体BNK2和BNK3对应的写缓冲器WB。选择器SEL2如该图中虚线所示，把写入数据传送给与存储器体BNK0和BNK1相对应的写入缓冲器WB。
与上述栅极电路G1、G2相对应的以虚线示出的信号路径，是从上述数据输入输出用焊盘DQ0、DQ18至双稳态多谐振荡器电路(时钟同步)的数据或经由未图示的选择器(对测试模式)的数据总线。与上述选择器SEL1、SEL2相对应的用虚线示出的信号路径，是由上述选择器SEL1、SEL2选择1个传送给写入缓冲器WB的数据总线。提供给上述栅极电路G1和G2的存储器体选择信号BS1、BS2不是意为存储器体BNK1、BNK2的选择信号，而是选择BNK0～BNK3这4个存储器体的选择信号。在由上述存储器体选择信号BS1、BS2选择的4个存储器体BNK0～3之中，通过未图示的其他的存储器体选择信号，选择上述4个存储器体BNK0～3当中的1个。
在图14中，示出上述存储器体的一个实施例的布局图。存储器阵列分割成多个子阵列ARY。1个子阵列ARY由读出放大器区域SA、子字解码器区域SWD分割。上述读出放大器区域SA和上述子字解码器区域SWD的交叉区域部分作为交叉区域(交叉区域或者交集)IS。在上述读出放大器区域SA设置的读出放大器由共用读出方式构成。除去在子阵列ARY的两端配置的读出放大器SA，以读出放大器SA为中心左右设置互补位线，选择性地与左右中的任意一个子阵列ARY的互补位线连接。
如上述这样，对于存储器阵列，在图11的主字解码器部MWD，设置有X系列控制电路XCONT、X冗余电路XRED、阵列控制电路ARYCONT及主字解码器MWD。主解码器形成主字线的选择信号，该主字线以贯通被上述子字解码器SWD分割的多个子阵列方式延长。另外，在上述主字驱动器上设置形成子字选择用信号的X解码器和驱动器(XCONT)，与上述主字线平行延长，形成子字选择线信号。另外，在与上述图11的输入输出部相邻的部分上，设置主放大器MA、写入缓冲器WB及选择器SEL和寄存器REG。R是冗余用阵列。
该实施例的各存储器体如上述寄存器REG等所示，具备X、Y地址缓冲器或者地址闩锁。这样，可以对于1个存储器体提供地址，对于与该存储器动作无关的不同的存储器体继续提供地址。即，由于在DRAM，从输入地址到提取出数据要花费时间，通过对于多个存储器体流水线式地进行存储存取，可以使得单个的存储器体在读出动作上所花费的时间虚拟为0。
通过上述这样的流水线式动作和安装在例如依据SRAM的封装上，可以把DRAM作为高速存储器利用。即，与SRAM比较，上述DRAM可以把存储容量扩大至大约4倍。反过来，存储存取延长大约4倍。但是，通过增加上述的存储容量，可以大幅度地提高高速的击中率。因此，考虑到了使用SRAM时的误击中后的整体上的动作速度，在很多情况下使用涉及该发明的DRAM时会相对有利。特别是，进行相对来说小容量的信号处理时会有利。
以上，就由本发明人作出的发明，基于上述实施形态作出了具体说明，本发明不受上述实施方式的限定，在不超出其要旨的范围内能够作出各种变更。例如，激活读出放大器的功率开关MOSFET也可以是置入读出放大器部的内部的设置。即，与各CMOS闩锁相对应，把比设置在上述交集的功率开关小的MOSFET分别设置。存储器阵列的结构可以取各种的实施方式。该发明可以作为具备DRAMA的半导体集成电路装置广泛应用。
作为上述选择开关MOSFETQ1～Q4的内侧电路，配置有预充电MOSFETQ11、Q12及均衡MOSFETQ10来作为预充电电路。上述预充电MOSFETQ11和Q12把电源电压VDD的1/2的对应的预充电电压VBLR加给相对应的输入输出节点。均衡MOSFETQ10将上述的一对输入输出节点进行短路。在上述内侧电路中，如该图以黑框所示，除了上述读出放大器SA之外，还设置有读放大器(Read Amplifier)RA、写放大器(Write Amplifier)WA。另外，作为上述选择开关MOSFETQ1～Q4的外侧电路，即，作为均衡电路，分别设置有使底板A、B侧的互补位线BLT0、BLB0及BLT1、BLB1短路的均衡MOSFETQ9和Q21。
在该实施例中，上述MOSFETQ10～Q12的栅极绝缘膜形成得很薄。给这些MOSFETQ10～Q12的栅极提供的时钟信号BLEQCT，设置成与读出放大器SA的动作电压相对应的电源电压VDD这样的低振幅信号。与之相对，上述选择开关MOSFETQ1～Q4及均衡MOSFETQ9和Q21的栅极绝缘膜形成得厚。给上述MOSFETQ9和Q21的栅极提供的时钟信号BLEQUT、BLEQDT，设置成升压电压VPP这样的高振幅信号。虽未图示，给上述选择开关MOSFETQ1～Q4的栅极提供的共用选择时钟信号也同样设置为升压电压VPP这样的高振幅信号。上述互补位线BLT的T表示(true)，BLB的B表示(Bar)。
图2表示有涉及本发明的动态RAM中的读出放大器部的一个实施例的电路图。在该图中，作为代表例举出1根字线WL0、两对互补位线BLT0、BLB0及BLT1、BLB1和与此相关联的读出放大器SA和预充电电路、均衡电路、读放大器RA及写放大器WA等。在该图中，在栅极部赋予了意为反向的O的MOSFET是P沟道MOSFET的意思。用该符号与N沟道MOSFET相区别。
动态存储单元(Memory Cell)由地址选择用MOSFETQm和信息存储用电容器Cs构成。地址选择用的MOSFETQm的栅极连接在字线WL0上，该MOSFETQm的源、漏中的一个被连接在位线BLT0上。源、漏中的另一个与信息存储电容器Cs的保存节点相连。信息存储用电容器Cs的另一方的电极被共同赋予板极电压VPLT。当为后述由上述主字线和子字线组成的分层字线(或阶层字线)方式时，上述字线WL0与子字线相对应。
上述位线BLT0和BLB0如该图所示平行配置，为了保持位线的容量平衡，如果必要可以适当地使其交叉，对此未作特别限定。该互补位线BLT0和BLB0通过共用开关MOSFETQ1和Q2与读出放大器的输入输出节点BLT-SA、BLB-SA相连接。构成读出放大器的单位电路由栅极和漏交叉连接而形成闩锁状态的N沟道型MOSFETQ5、Q6及P沟道型MOSFETQ7、Q8所组成的CMOS闩锁电路而构成。N沟道型MOSFETQ5和Q6的源连接到公共源极线NCS上。P沟道型MOSFETQ7和Q8的源连接在公共源极线PCS上。这些公共源极线NCS和PCS共同地连接在其他的同样的CMOS闩锁电路的上述同样的P沟道型MOSFET和N沟道型MOSFET的源上。
通过在后述交集或者交叉区域上设置的P沟道型功率开关MOSFET，电源电压VDD作为动作电压供给上述公共源极线PCS。在与N沟道型MOSFETQ5和Q6相对应的公共源极线NCS上，也与上述同样地设置在交集或者交叉区域上设置的N沟道型的功率开关MOSFET，且提供接地电压GND作为动作电压。
在上述读出放大器的输入输出节点BLT-SA和BLB-SA上，设置有由给互补位线BLT0、BLB0与BLT1、BLB1提供半预充电电压VBLR(＝VDD/2)的开关MOSFETQ11和Q12形成的预充电电路。另外，未特别限制，但可设置将输入输出节点BLT-SA和BLB-SA短路的均衡MOSFETQ10。给这些MOSFETQ10～Q12的栅极共同提供预充电(兼均衡)信号BLEQCT。该信号BLEQCT设定为与上述电源电压VDD相对应的信号振幅。虽未图示，但在各上述读出放大器的公共源极线NCS和PCS上，也设置由使得该公共源极线NCS与PCS短路的均衡MOSFET、及提供上述半预充电电压VBLR的预充电MOSFET组成的预充电电路。该预充电电路设置在上述交集或者交叉区域上。
上述读出放大器的输入输出节点BLT-SA和BLB-SA上，设置有构成读出系列电路的直接读出放大器RA和构成写入系列的电路的写放大器WA。上述直接读出放大器RA由N沟道MOSFETQ13～Q16构成。上述写放大器WA由N沟道MOSFETQ17～Q20构成。上述直接读出放大器RA，其栅极被连接在上述读出放大器SA的输入输出节点BLT-SA和BLB-SA上的放大MOSFETQ13、Q15，与栅极被连接在列选择线YST上的MOSFETQ14和Q16各自串联连接。作为列开关的MOSFETQ14的漏极被连接到互补的读出用信号线RIOB<0>，而MOSFETQ16被连接到读出用信号线RIOT<0>上。给上述放大MOSFETQ13和MOSFETQ15的源极提供电路的接地电位。
上述写放大器WA，其MOSFETQ17、Q18和MOSFETQ19和Q20各自串联连接到上述读出放大器SA的输入输出节点BLT-SA和BLB-SA和互补的写入用信号线WIOT<0>和WIOB<0>上。作为列选择开关的MOSFETQ17和Q19的栅极被连接到上述列选择线YST。MOSFETQ18和Q20的栅极被连接到动作时序信号线WST<0>上。
该实施例的读出放大器SA被设置为，对于上述输入输出节点BLT-SA和BLB-SA设置上下(左右)两对互补位线BLT0、BLB0和BLT1、BLB1，这种所谓共用读出放大器方式。也就是说，对于上述输入输出节点BLT-SA和BLB-SA，经由共用开关MOSFETQ1和Q2与左侧的位线BLT0和BLB0连接，经由共用开关MOSFETQ3和Q4与右侧的位线BLT1和BLB1连接。选择信号SHRDB和SHRUB被施加给这些共用开关MOSFETQ1和Q2以及Q3和Q4的栅极，将这些选择信SHRDB和SHRUB的选择电平设置为与字线WL0等的选择电平相同的升压电压VPP这样的高电平。为此，上述共用开关MOSFETQ1～Q4由与动态存储单元的地址选择MOSFETQm同样厚的栅极绝缘膜构成，具有高的阈值电压。由于上述MOSFETQm具备高的阈值电压，截止状态下的泄漏电路减少而延长存储信息的保持时间。
当读出放大器的下侧(D)的存储器底板被选择时，MOSFETQ1和Q2通过选择信号SHRDB维持导通状态，选择信号SHRUB成为低电平，而进行上侧(U)的存储器底板的位线BLT1、BLB1的分离。当上侧的存储器底板被选择时，MOSFETQ3和Q4通过选择信号SHRUB维持导通状态，选择信号SHRDB成为低电平，而进行下侧的存储器底板的位线BLT0、BLB0的分离。在完成了存储器存取的预充电期间，上述选择信号SHRDB和SHRUB都成为高电平。在该预充电期间，上述预充电信号BLEQCT及均衡信号BLEQDT、BLEQUT也成为高电平，进行上述输入输出节点BLT-SA和BLB-SA及双方的位线BLT0、BLB0及BLT1、BLB1的预充电。
在图2中，各MOSFET的配置是按照半导体基板上的各MOSFET的配置示出的。也就是说，在与下侧(D)存储器底板相对应的互补位线BLT0BLB0上设置的均衡MOSFETQ9，被配置在与该存储器底板相邻的位置(1)上。与上述(1)相邻的输入输出节点BLT-SA和BLB-SA侧的位置(2)上，配置着上述共用开关MOSFETQ1和Q2。在与上述(2)相邻的位置(3)上，配置均衡MOSFETQ10、预充电MOSFETQ11、Q12。在与上述(3)相邻的位置(4)上，配置构成读出放大器的N沟道MOSFETQ5和Q6。在与上述(4)相邻的位置(5)上，配置构成读出放大器的P沟道MOSFETQ7和Q8。在与上述(5)相邻的位置(6)上，配置构成读放大器RA的MOSFETQ13～Q16。在与上述(6)相邻的位置(7)上，配置构成上述写放大器WA的MOSFETQ17～Q20。然后，在输入输出节点BLT-SA和BLB-SA的相反侧的端部(8)上，配置上述共用开关MOSFETQ3和Q4，它们进行与上侧(U)的存储器底板相对应的互补位线BLT1、BLB1的连接。在与上述(8)相邻的位置(9)上，设置与上侧(D)的存储器底板的互补位线BLT1、BLB1相对应的均衡MOSFETQ21。
图3示出上述图2的各MOSFET的一个实施例的部分布局图。在该图中，在MOSFET之中，L层(源、漏扩散层)和FG层(栅极电极)的图形被例举示出。通过给上述FG层加上斜线与L层区别。然后，源、漏的L层给栅极电极的FG层上，接触部用□来表示。
在该实施例中，为了实现位线BLT、BLB的实质性的预充电动作的高速化和低功耗化，在下侧(D)位线BLT0、BLB0上，设置均衡MOSFETQ9(1)和共用开关MOSFETQ1、Q2(2)。同样，在上侧(U)位线BLT1、BLB1上，设置均衡MOSFETQ21(9)及共用开关MOSFETQ3、Q4(8)。如虚线所示，读出放大器的两端部由厚膜的栅极绝缘膜的MOSFET构成。而且，与此被(2)和(8)夹住的输入输出节点BLT-SA、BLB-SA相对应，设置有由薄膜的栅极绝缘膜构成的所述预充电及均衡MOSFETQ10～Q12(3)、读出放大器的N沟道MOSFETQ5、Q6(4)、读出放大器的P沟道MOSFETQ7、Q8(5)、读放大器RA的MOSFETQ13～Q16、构成写放大器17～Q20的成对的MOSFET(6)、(7)、(6)、(7)。在2个MOSFET当中的一个作为列选择用MOSFET。
图4示出上述图2的各MOSFET的一个实施例的其他的部分布局图。图的右半部分侧示出BL层的布局(布局图形)，左半部分侧示出在其上形成的M1层的布局(布局图形)。上述BL层及M1层与所述图4的BL层及FG层重合后构成所述图2那样的电路。该BL层在存储器阵列部构成位线BLT0、BLB0、BLT1、BLB1。即，夹住上述栅极电极，与构成上述(1)的均衡MOSFETQ9、Q21的一对源、漏半导体层的以“□”表示的接触点连接。与该互补位线相对应的BL层，在中心部作为上述输入输出节点BLT-SA、BLB-SA的布线使用。
图4的左半部分侧的M1层是第1层的金属布线层，由例如铝等形成。该M1层被形成为，在与上述BL层垂直的方向，即与字线或者上述均衡MOSFET的栅极电极平行地延长。在该图中，对于上述FG层及M1层，各自附加了可传输的信号名。例如，VBLR(1/2VDD)是提供加在上述预充电MOSFETQ11和Q12上的预充电电压的配线，NCS是构成读出放大器的N沟道MOSFETQ5和Q6的公共源极线；PCS是构成读出放大器的P沟道MOSFETQ7和Q8的公共源极线。上述读放大器RA、写放大器的动作所需要的接地线VSS或者时序信号及信号线按照VSS、RIOT<1>、RIOT<0>、YST、WIOT<1>、WIOT<0>、WST<1>、WST<0>、VSS、RIOB<1>、RIOB<0>、YST、WIOB<1>、WIOB<0>、WST<1>、WST<0>的顺序来配置。虽未特别加以限制，但通过一个列选择信号YST，邻接的两对互补位线同时被选择，与两对输入输出线RIOT、B<0>及<1>连接，同时，在写模式时，与WIOT、B<0>及<1>连接。
图5中示出图3中的A-A’线的一个实施例的元件截面图。在该图中，示出在上述图3中表示的元件图形和与之对应的截面构造。即，示出与上述图2的(1)及(5)相对应的各元件的截面图。上述(1)是互补位线BLT0、BLB0的均衡MOSFETQ9，栅极绝缘膜由厚膜栅极氧化膜构成。同样地，(2)的共用开关MOSFETQ1、Q2也与未图示的存储单元的地址选择MOSFETQm同样，栅极绝缘膜由厚膜栅极氧化膜构成。像这样，在读出放大器部，位线BLT0、BLB0的均衡MOSFETQ9(Q21)和上述共用开关MOSFETQ1、Q2(Q3、Q4)使用厚膜栅极氧化膜，其他的MOS晶体管使用薄膜栅极氧化膜。通过把均衡MOSFETQ9、Q21直接设置在互补位线BLT0、BLB0及BLT1、BLB1上，就能够高速进行基于位线BL短路的预充电。
在上述那样读出放大器SA对于下侧位线对(或者上侧位线对)动作时，通过使共用选择信号SHRUB(或者SHRDB)下降，在电路上分离无关的上侧位线对(或者下侧位线对)，这样读出放大器电路部仅对于对象位线对成为有效。即，上下共用开关MOSFET内的读出电路部对于上下的位线对的任意一个都可以共通使用，在节省面积方面很有效。
图6示出用于说明上述图2的实施例电路的动作的一例的时序图。通过上述低系统(ロウ系)的选择动作，非选择侧的共用选择信号SHRUB从升压电压VPP这样的高电平变化成电路的接地电位这样的低电平。例如，当下侧的位线BLT0、BLB0被选择时，上述共用选择信号SHRUB成为低电平，位线BLT1、BLB1被分离。另外，预充电信号(均衡)信号BLEQCT从电源电压VDD这样的高电平被置为低电平。通过这样，均衡MOSFETQ10及预充电MOSFETQ11、Q12被置为截止状态，输入输出节点BLT-SA、BLB-SA变成高阻抗状态。
字线WL0从电路的接地电位VSS这样的低电平上升为升压电压VPP这样的高电平。通过该字线的上升，使得上述选择侧的位线BLT0和BLB0的一方变化成与被选择的存储单元的信息电荷相对应的微小电压。几乎与此同时，列选择信号YST变为高电平，读放大器RA被激活。通过未图示的读出放大器激活信号，读出放大器成为动作状态，把位线BLT0、BLB0向高电平(VDD)和低电平(GND)放大。该输入输出节点BLT-SA和BLB-SA的放大信号，经由直接读出放大器RA，被传输给读出用信号线RIOT、RIOB。该读出用信号线RIOT、RIOB的读出信号通过未图示的主放大器MA、输出电路而被输出。
虽未图示，不过，在写入动作中，对应于写入信号WST，写放大器的MOSFETQ18和Q20成为导通状态，把传输给了写入用信号线WIOT、WIOB的写入信号传，输给上述输入输出节点BLT-SA和BLB-SA。如果传输来使上述存储单元的存储信息翻转的写入信号，则上述输入输出节点BLT-SA和BLB-SA的电平被反转，读出放大器使之放大而形成电源电压VDD和GND这样的高电平/低电平，就会通过位线BLT0和BLB0传输给被选择的存储单元。
在上述图6中，当对存储单元内的再写入完成后，字线下降，存储单元从位线分离。然后，为了准备下一个循环的读出/写入动作，放大至“H”＝VDD(位线电压)、“L”＝GND电平的位线BLB0和BLB0这一对必须进行至预充电电压1/2的VDD的预充电。在该实施例中，由于把均衡MOSFETQ9配置到共用开关MOSFETQ1、Q2的外侧，因此可以不受共用开关MOSFETQ1、Q2的导通电阻的影响，高速地进行高速基于位线短路而进行的实质的预充电。
图7中示出驱动图2的读出放大器部的驱动电路部的一个实施例的电路图。在该图中，作为代表，例举性地示出了使读出放大器部激活的驱动电路及共用开关MOSFET以及均衡MOSFET的驱动电路。这些各个电路，设置在后述那样的交集或者交叉区域。N沟道MOSFETQ22构成给读出放大器的公共源极线NCS提供电路的接地电位VSS的功率开关。P沟道MOSFETQ23构成给读出放大器的公共源极线PCS提供电源电压VDD的功率开关。在这些公共源极线NCS和PCS上设置提供预充电电压VBLR的N沟道MOSFETQ24、Q25和均衡用的N沟道MOSFETQ26。给这些各个MOSFETQ24～Q26的栅极所提供的预充电信号BLQECT被设定为与提供给上述读出放大器SA的输入输出节点BLT-SA、BLB-SA的预充电MOSFETQ11、Q12及均衡MOSFETQ10的栅极的预充电信号BLQECT共用，通过由P沟道MOSFETQ30和N沟道MOSFETQ31组成的CMOS倒相电路来形成。
上述CMOS倒相电路通过电源电压VDD动作而输出预充电信号BLEQCB的反转信号作为上述预充电信号BLEQCT。上述公共源极线NCS和PCS提供给构成读出放大器的N沟道MOSFET和P沟道MOSFET的源极和栅极而具有较大的寄生电容。为此，通过N沟道MOSFETQ26，使公共源极线NCS的接地电位VSS和公共源极线PCS的电源电压VDD短路时到达VDD/2这样相等电平的时间变长。因此，为了均衡用而并联设置P沟道MOSFETQ27。在该MOSFETQ27的栅极上提供上述输入侧的预充电信号BLQECB。这样一来，可以在使用上述较低的VDD的同时，高速地进行如上所述的公共源极线NCS和PCS的基于均衡的预充电动作。而且由于这样的预充电动作中使用了如上所述的低电压VDD，所以减轻形成升压电压VPP的升压电路的负载，降低升压电路上的功耗。由于在如上所述的电源电压VDD下动作，所以这些各个电路与上述读出放大器一样，由薄膜栅绝缘膜的MOSFET构成。
P沟道MOSFETQ32和N沟道MOSFETQ33是驱动电路，形成均衡信号BLEQDT(BLEQUT)，提供给在上述互补位线BLT0、BLB0(BLT1、BLB1)等上设置的均衡MOSFETQ9(Q21)的栅极。该驱动电路是使升压电压VPP为动作电压的CMOS倒相电路，均衡信号BLEQDB(BLEQUB)被提供给输出。如上所述，由于升压电压VPP是动作的电压，所以上述MOSFETQ32、Q33由与上述共用开关MOSFETQ1～Q4和均衡MOSFETQ9～Q21相同的厚膜栅极绝缘膜的MOSFET构成。虽然没有图示，但是形成共用选择信号SHRDB、SHRUB的驱动电路也设置在上述交集或者交叉区域，上述MOSFETQ32、Q33也由同样的CMOS倒相器电路构成。
图8示出交集或者交叉区域部分的一个实施例的布局图。在该图中，示出了以上述图7所示各MOSFETQ22～Q33为代表的MOSFET的布局，同时也示出与之对应的构成读出放大器部分的上面说明的(1)至(9)的各元件的配置。在交集部分的中央部，配置有上述N沟道的功率开关MOSFETQ22和P沟道的功率开关MOSFETQ23。与上述P沟道MOSFETQ23相邻，配置有均衡用的P沟道MOSFETQ27。与上述P沟道MOSFETQ27相邻，设置有N沟道MOSFETQ24～Q26。
在上述MOSFETQ22～Q26列的上部，设置有构成CMOS倒相电路的N沟道MOSFETQ29、P沟道MOSFETQ28及Q30、N沟道MOSFETQ31。在上述MOSFETQ22～Q26列的下部的交集下端部，设置形成共用选择信号及均衡信号的驱动电路。在交集的上端部以与下端部反射镜反转的形态设置形成共用选择信号及均衡信号的驱动电路。在其中，例举示出MOSFETQ32和Q33。另外，在设置在上述交集上端部上的形成共用选择信号和均衡信号的驱动电路的下部，设置了2组形成子字选择信号的FX驱动器。在该图中，用虚线围住的各MOSFET是以升压电压VPP动作的电路，因此，由厚膜栅极绝缘膜的MOSFET来构成，其他的MOSFET由薄膜栅极绝缘膜的MOSFET来构成。
在与上述交集部并列配置的读出放大器部中，在上下两端部配置有以上述厚膜栅极绝缘膜的MOSFET来形成的(9)、(8)及(2)、(1)的MOSFET。另外，中央部配置有用薄膜栅极绝缘膜形成的(3)～(7)的MOSFET。也就是说，上述(1)是互补位线BLT0、BLB0的均衡MOSFETQ9，(2)是共用开关MOSFETQ1、Q2。上述(9)是互补位线BLT1、BLB1的均衡MOSFETQ21，(2)是共用开关MOSFETQ3、Q4。另外，(3)～(7)是输入输出BLT-SA、BLB-SA的均衡及预充电MOSFETQ10～Q12，(4)是构成读出放大器的N沟道MOSFETQ5、Q6，(5)是构成读出放大器的P沟道MOSFETQ7、Q8，(6)(7)是构成读放大器RA和写放大器的MOSFETQ13～Q16、Q17～Q20。
在该实施例中，把互补位线的均衡MOSFET配置在共用开关MOSFET的外部，把在共用开关MOSFET内侧的读出放大器的输入输出节点的预充电信号BLEQCT设为VDD电平。由于把互补位线的均衡MOSFET配置在共用开关MOSFET外部，所以可以经由共用开关MOSFET的导通电阻，就能够高速地进行互补位线的实质性的预充电，通过把读出放大器部共用开关MOSFET内侧的预充电信号设为VDD电平，可以降低在形成VPP电压的升压电路的消耗功率。另外，随着把共用开关MOSFET内侧的预充电信号从VPP电平变更为VDD电平，由于读出放大器的公共源极线NCS、PCS的预充电及均衡信号也降为VDD电平，因此不必追加P沟道MOSFET作为均衡电路而引起增加上述升压电路的消耗功率，就实现公共源极线NCS、PCS的预充电动作的高速化。
关于读出放大器部及交集部的布局，通过共用开关MOSFET及位线均衡MOSFET由厚膜栅极绝缘膜的MOSFET来构成，把在其内侧的预充电MOSFET及构成读出放大器或者读放大器、写放大器的MOSFET设置成薄膜栅极绝缘膜的MOSFET，以共用开关MOSFET为界限，分离成厚膜栅极绝缘膜和薄膜栅极绝缘膜的MOSFET。即，可以是以下这样的分离了的布局：包括共用开关MOSFET而配置在外侧的MOSFET，包括构成存储单元的地址选择MOSFET而全由厚膜栅极绝缘膜的MOSFET来形成，内侧的MOSFET全部由薄膜栅极绝缘膜的MOSFET形成。与此相应，交集部也是同样地对应于读出放大器部可以分离的。
在图9中，示出涉及本发明的动态RAM中的存储单元阵列部的一个实施例的要部电路图。该实施例的位线设置成分层化位线。即，以读出放大器部SA为中心，在位线的延长方向上设置4对互补位线。在读出放大器电路SA的两端配置有2对第1及第2的互补位线。在从该第1和第2的互补位线的读出放大器电路SA侧观察为远端侧的双方，进一步地，第3和第4的互补位线向与上述第1和第2的互补位线相同方向延长。这样在离开读出放大器电路SA的位置上设置的第3和第4的互补位线，通过该图中以虚线表示的上层的金属布线(M2配线)与读出电路的上述输入输出节点连接。即，读出放大器电路SA的上述输入输出节点，通过上述以虚线示出的上层的布线层，把上述第1和第2的互补位线的上部沿其延长，与该第1和第2的互补位线的远端部相邻而设置共用选择MOSFET，经由该MOSFET各自设置第3和第4的互补位线。
读出放大器电路SA，在上述由向同样方向延长的两对互补位线所构成的存储单元阵列的两侧交替着配置，对于1个读出放大器电路SA，配置有2列的互补位线，在存储单元阵列里，存储单元被高密度地配置。也就是说，以存储单元阵列为中心看的话，在其两侧读出放大器电路电路SA被交替设置，在连接在读出放大器SA上的共计四对的互补位线中的半数的两对设置在该存储单元阵列上。在上述存储单元阵列的位线方向的中间部，设置有与从上述读出放大器电路SA来观察处于远的位置上配置的上述第3和第4的互补位线相对应的共用选择用MOSFET及进行预充电动作的均衡MOSFET。
上述存储单元阵列在位线的延长方向上设置有多个，除去在两端设置的存储单元阵列，上述读出放大器电路用于在夹着其的两侧配置的存储阵列的各两对共计四对的互补位线的读出信号的放大。在图13中，存储器底板MAT0是左端的存储单元阵列，在其左侧设置的读出放大器SA仅设置与存储器底板MAT0相对应的两对的分层后的位线。这种位线的分层化，对于高速、大容量阵列是有益的。也就是说，由于减轻位线的负载，所以连接在1个位线上的位数，即存储单元的数目(位线长)比起通用型DRAM减少。这样，位线的寄生电容减小，与从存储单元来的读出电荷相对应的读出信号电位差变大和读出放大器的负载减轻，从而使高速的读出动作成为可能。
为了使得读出放大器电路SA的远端的字底板在预充电时的延长减为最小，读出放大器远端子底板上的位线与读出放大器电路SA由以虚线示出的金属布线M2连接，因此与读出放大器近端部的子底板相比，金属布线相应的M2的电容(即电阻)加大。这就引起位线的读出信号的放大时间和预充电时间的增加。为了防止这种情况，在位线开关部设置均衡MOSFET。在预充电时可以成为不受共用开关MOSFET的导通电阻的影响的电路构成，可以使预充电维持高速化。另外，也可以省略如该图那样在读出放大器SA的输入输出节点上设置的上述均衡电路，仅由2个预充电MOSFET进行预充电。
图10示出用于说明上述图9所示动态RAM的动作的一例的时序图。在该图中，示出把存储器底板MAT0、MAT1及MAT2依次激活时的例子。由底板选择地址RAD<7>～<10>这4位，使得共计16个存储器底板成为可选择。在这当中，上述图9所示的3个存储器底板，RAD<9>、<10>是低电平，RAD<7>、<8>都是低电平时，存储器底板MAT0被选上(选择状态)；RAD<7>是高电平，RAD<8>是高电平时，存储器底板MAT1被选上；RAD<7>和<8>是高电平时，存储器底板MAT2被选上。
当上述存储器底板MAT0被激活时，其两侧的读出放大器SA被激活。为了该读出放大器SA的激活，SA使能信号，使上述存储器底板MAT0的两侧配置的读出放大器激活的信号SAET<0>、SAEB<0>、及SAET<1>、SAEB<1>产生。在此，SAET与使N沟道MOSFET为导通状态的上述SAEN对应，SAEB与使P沟道MOSFET为导通状态的上述SAEP对应。
SA共用开关选择信号为，SHRLB0、SHRRB0保持高电平以使上述存储器底板MAT0的互补位线与上述读出放大器SA的输入输出节点连接，其他的SA共用开关选择信号成为非选择电平的低电平，与之对应的互补位线与读出放大器SA分离。
对应于这样的互补位线和读出放大器SA的连接关系，在上述存储器底板MAT0的两侧的读出放大器部设置的预充电MOSFET的信号BLEQCT0、BLEQCT1和使在上述存储器底板MAT0上配置的互补位线均衡的预充电MOSFET的信号BLEQLT0、BLEQRT0成为低电平。把使非选择的存储器底板MAT1、MAT2上所配置的互补位线均衡的预充电MOSFET的信号BLEQLT1、BLEQRT1、BLEQLT2、BLEQRT保持高电平不变。
通过未图示出低系统选择时序的结束信号，字线被置为非选择电平，存储单元从互补位线分离，SA使能信号被复位，读出放大器成为非动作状态，SA共用信号恢复到高电平，产生BL预充电(均衡)信号，由上述读出放大器SA的放大动作成为高电平/低电平的互补位线，通过上述均衡MOSFET的导通状态被高速设定成半预充电信号。设置在读出放大器部的预充电MOSFET，主要进行帮助减小因泄漏电流由上述均衡动作所形成的预充电电压。以下，当存储器底板MAT1、MAT2被激活时，与之相应地，互补位线和读出放大器SA的连接关系由上述SA共用信号及BL预充电信号决定，与上述被激活的存储器底板相对应的读出放大器通过SA使能信号被激活。
图15示出涉及本发明的动态RAM中的存储单元阵列部的其他的实施例地要部电路图。与图9中的要部电路图的不同之处在于，未进行分层位线化，以读出放大器部SA为中心，在位线的延长方向设置2对互补位线。通过不进行分层位线化，可以把共用MOSFET减少至一半，所以能够减少面积。另外，与分层位线结构相比，由于能够把布线层减少一层，所以能够以低成本进行制造。
图16是图15所示电路的动作波形图的一个例子。在图16中，示出把存储器底板MAT0、MAT1、MAT2及MAT3依次激活时的例子。与图10所示动作波形图同样，对应于被选择的存储器底板，互补位线和读出放大器SA的连接关系被上述SA共用信号及BL预充电信号决定，与上述被激活的存储器底板相对应的读出放大器由SA使能信号所激活。
图11示出涉及该发明的DRAM的一个实施例的简要布局图。在该图中，在构成DRAM的各电路之中，表示出其主要部分，通过公知的半导体集成电路的制造技术，在单晶硅这样的1个半导体基板上形成。在该实施例中，在对于半导体芯片的长度方向的中央部分上设置以外围电路PERI为代表的外围电路部，由该外围电路部把半导体芯片分为2部分。上述被分割成2部分的半导体芯片上各自设置存储器体BNK0～BNK15。即，一个存储器体BNK0由在外围电路部的两侧配置的2个存储器体BNK0构成。
上述从半导体芯片的长度方向上分割为2个的半导体芯片，各自在较短的方向上进行2等分，16个存储器体分为各8个的2个。在上述半导体芯片的长度方向上被分割为2个的半导体芯片的各自之上，以4×4这样设置16个存储器体的BNK0～15。然后，存储器体像BNK0、4、8、12这样在半导体芯片的长度方向上排列4个。在上述半导体芯片的长度方向上并排的BNK0、4、8、12和BNK1、5、9、13之间，用于数据输入输出的焊盘(pad)沿上述长度方向并排配置。在剩余的排列在长度方向上的BNK2、6、10、14和BNK3、7、11、15之间，用于数据输入输出的焊盘也并排排列在上述长度方向。换言之，上述半导体芯片，在芯片较短方向上分割为2，上述被分割为2的半导体区域，在其中央部沿长度方向，数据输入输出用焊盘在长度方向上并排配置，以夹住该数据输入输出用焊盘的方式，像上述那样分别配置各4个的存储器体。
数据输入输出用焊盘在作为半导体芯片整体而言是长度方向上18个焊盘按照2列设置。通过这样，该实施例的DRAM进行以36位为单位的数据的写入和读出。在上述36位的数据之中，被一分为二的18位被分别分配给了上述一分为二的存储器体BNK0～BNK15，在整体上能够进行36位的单位的读出或者写入。
在该实施例中，在36位的单位的数据的输入和输入之外，通过接合选择等这样的局部的屏蔽(mask)的变更，可以发展成进行以18位的单位的数据的输入输出。因此，0～35组成的数据的输入输出用焊盘并不是单纯地像上述那样并排为2列，而是像该图所附数字那样，在0～35中，0～17这18位在图的下半部分和上半部分地区域分成0～8、9～17；18～35这18位在图的下半部分和上半部分的区域分成18～26和27～35。
在图的下半部分的区域，上述0～8的数据输入输出用焊盘被分成图的左右2列的数据输入输出用焊盘。例如，0、3、6、8的4位配置在左侧列，1、2、4、5、7的5位配置在右侧列。在图的上半部分的区域，上述9～17的数据输入输出用焊盘被分成图的左右2列的数据输入输出用焊盘。例如，10、12、13、15、16的5位配置在左侧列，9、11、14、17的4位配置在右侧列。这样，当成为18位构成的产品时，与上述数据输入输出用焊盘0～17对应设置的数据输出电路就在半导体芯片上像上述这样分散进行动作，可以解决在特定位置集中伴随数据输出缓冲器的动作的噪音，降低在其临近处设置的存储器体的动作余裕这个问题。
在该实施例中，例如当着眼于存储器体BNK0时，用在该图以虚线表示的信号路径构成最长的信号路径。即，对于数据输入输出用焊盘8和35，分别从分割至上述图的上下的2个存储器体BNK0各自构成到上述焊盘8和35的信号路径，可以把存储器体缩短至不像上述这样一分为二时的大致1/2。例如，当不把上述存储器体在半导体芯片上分割为2部分时，例如成为下侧的存储器体BNK0通过和与之邻接的存储器体BNK4构成1个存储器体这种情况。这种情况下，它至在相反侧的芯片端设置的上述焊盘35这样的信号传输路径就成为用虚线示出的情况的大约2倍。在该图中倒相电路示出在上述这样的信号传输路径的放大电路。
在图11中，各个存储器体BNK0～15在其外围部分各自设置主字解码部MWD和主放大器MA部。这样，各存储器体能够成为各自作为1个存储电路独立地进行存储器存取。在上述存储器体BNK0～15这样分为两部分地外围电路部，除地址缓冲器和控制电路等的外围电路RERI之外，设置有BIST(测试电路)、FUSE(冗余用保险丝)及CAP(电源安定化用的电容器)。与之对应地，对应于地址端子及控制端子地焊盘沿较短方向并排配置。而且，在长度方向的芯片的两端设置电源电路VG。该电源电路由例如内部降压电路、升压电路及基板反馈偏压电路等组成。
在图11的半导体芯片的下侧的各存储器体BNK0和BNK15中，分别具有0～8和18～26的数据端子。对于存储器体BNK0进行说明，这些18位的数据端子之中，与18、1、2、21、4、5、24、7及26这9位相对应的数据端子，各自通过至各焊盘的信号路径与数据输入输出用焊盘18、1、2、21、4、5、24、7及26相连接。在数据端子当中剩下的9位的数据端子0、19、20、3、22、23、6、25及8，通过与上述存储器体BNK0相对置的存储器体BNK1、BNK2上，和与0、19、20、3、22、23、6、25及8这9位相对应的数据输入输出用焊盘相连接。
对于存储器体BNK3进行说明，在这些18位的数据端子当中，于上述存储器体BNK1相反，与18、1、2、21、4、5、24、7及26这9位相对应的数据端子，通过与上述存储器体BNK3相对置的存储器体BNK2、BNK1上，和与18、1、2、21、4、5、24、7及26这9位相对应的数据输入输出用焊盘连接。另外，数据端子当中剩下的9位的数据端子0、19、20、3、22、23、6、25及8，各自通过至各焊盘的信号路径与数据输入输出用焊盘0、19、20、3、22、23、6、25及8相连接。在其他的存储器体中也与上述同样。另外，当上述那样是18位构成时，由地址信息进行0～8的9位的选择，与上述这样分散配置的0～8的各数据输入输出用焊盘相连接。
图12示出图11的放大布局图。在该图中，例举性地示出了存储器体BNK0、1、2及3的一部分。在存储器体BNK0～3，各自在面向上述DQ接口部的部分，配置主放大器MA、读缓冲器WB。在DQ接口部上，设置上述那样的数据输入输出用焊盘18、1及0、19。在该DQ接口部设置输入电路及输出电路。在上述各存储器体BNK0～3中，如后述那样设置主字解码器MWD、存储器阵列MARY及读出放大器SA或者子字解码器SWD。虽未图示，但在上述焊盘列，用于数据输入输出的之外，还设置有用于供给电源的焊盘，由于与本发明无直接关联而将其省略。
上述DQ接口部配置在从芯片中央部观察的外侧，即存储器体BNK0和BNK3一侧。与此相对，在从芯片中央部观察的内侧，即在与存储器体BNK1和BNK2一侧邻接的部分，配置有数据电路部。该数据电路部在芯片纵向(长度方向)设置有进行用于数据输入输出的信号传输的数据总线和驱动该数据总线的驱动器(中继放大器)。在像该实施例这样用于数据输入输出的焊盘是2列构成时，通过上述这样配置在DQ接口部的内侧，2列的数据电路部之间不会受到DQ接口部的干扰，成为夹住存储器阵列(存储器体BNK1和2)面对面的结构，这样纵方向的数据总线就更加直线型地形成布局。
在图13中，示出图12的数据电路部的一个实施例的框图。在该图中，例举性地示出写入数据总线。在数据电路部配置有沿芯片的长度方向延长的多个写入数据总线。从数据输入输出用焊盘DQ0被输入的写入数据，经由写入数据总线，通过由存储器体选择信号BS1所控制的栅极电路G1及作为驱动器的倒相电路INV1，传输给选择器SEL1及SEL2。从数据输入输出用焊盘DQ18被输入的写入数据，经由写入数据总线，通过由存储器体选择信号BS2所控制的栅极电路G2及作为驱动器的倒相电路INV2，传输给选择器SEL1及SEL2。选择器SEL1如该图中虚线所示把写入数据传送给的与存储器体BNK2和BNK3对应的写缓冲器WB。选择器SEL2如该图中虚线所示，把写入数据传送给与存储器体BNK0和BNK1相对应的写入缓冲器WB。
与上述栅极电路G1、G2相对应的以虚线示出的信号路径，是从上述数据输入输出用焊盘DQ0、DQ18至双稳态多谐振荡器电路(时钟同步)的数据或经由未图示的选择器(对测试模式)的数据总线。与上述选择器SEL1、SEL2相对应的用虚线示出的信号路径，是由上述选择器SEL1、SEL2选择1个传送给写入缓冲器WB的数据总线。提供给上述栅极电路G1和G2的存储器体选择信号BS1、BS2不是意为存储器体BNK1、BNK2的选择信号，而是选择BNK0～BNK3这4个存储器体的选择信号。在由上述存储器体选择信号BS1、BS2选择的4个存储器体BNK0～3之中，通过未图示的其他的存储器体选择信号，选择上述4个存储器体BNK0～3当中的1个。
在图14中，示出上述存储器体的一个实施例的布局图。存储器阵列分割成多个子阵列ARY。1个子阵列ARY由读出放大器区域SA、子字解码器区域SWD分割。上述读出放大器区域SA和上述子字解码器区域SWD的交叉区域部分作为交叉区域(交叉区域或者交集)IS。在上述读出放大器区域SA设置的读出放大器由共用读出方式构成。除去在子阵列ARY的两端配置的读出放大器SA，以读出放大器SA为中心左右设置互补位线，选择性地与左右中的任意一个子阵列ARY的互补位线连接。
如上述这样，对于存储器阵列，在图11的主字解码器部MWD，设置有X系列控制电路XCONT、X冗余电路XRED、阵列控制电路ARYCONT及主字解码器MWD。主解码器形成主字线的选择信号，该主字线以贯通被上述子字解码器SWD分割的多个子阵列方式延长。另外，在上述主字驱动器上设置形成子字选择用信号的X解码器和驱动器(XCONT)，与上述主字线平行延长，形成子字选择线信号。另外，在与上述图11的输入输出部相邻的部分上，设置主放大器MA、写入缓冲器WB及选择器SEL和寄存器REG。R是冗余用阵列。
该实施例的各存储器体如上述寄存器REG等所示，具备X、Y地址缓冲器或者地址闩锁。这样，可以对于1个存储器体提供地址，对于与该存储器动作无关的不同的存储器体继续提供地址。即，由于在DRAM，从输入地址到提取出数据要花费时间，通过对于多个存储器体流水线式地进行存储存取，可以使得单个的存储器体在读出动作上所花费的时间虚拟为0。
通过上述这样的流水线式动作和安装在例如依据SRAM的封装上，可以把DRAM作为高速存储器利用。即，与SRAM比较，上述DRAM可以把存储容量扩大至大约4倍。反过来，存储存取延长大约4倍。但是，通过增加上述的存储容量，可以大幅度地提高高速的击中率。因此，考虑到了使用SRAM时的误击中后的整体上的动作速度，在很多情况下使用涉及该发明的DRAM时会相对有利。特别是，进行相对来说小容量的信号处理时会有利。
以上，就由本发明人作出的发明，基于上述实施形态作出了具体说明，本发明不受上述实施方式的限定，在不超出其要旨的范围内能够作出各种变更。例如，激活读出放大器的功率开关MOSFET也可以是置入读出放大器部的内部的设置。即，与各CMOS闩锁相对应，把比设置在上述交集的功率开关小的MOSFET分别设置。存储器阵列的结构可以取各种的实施方式。该发明可以作为具备DRAMA的半导体集成电路装置广泛应用。