存储器器件和检测运动向量的设备和方法

摘要

本发明涉及存储器器件等等，其最好应用于使用块匹配检测运动向量的情况。以直接二进制格式在存储器单元阵列部分20a的单元A中存储第一帧(参考帧)的像素数据。以二进制补码格式在存储器单元阵列部分20b的单元B中存储第二帧(搜索帧)的像素数据。单元A和B分别具有多个存储器单元。同时启动与第一和第二帧的像素数据相关的字线WL，使得能够在一个位线BL上合并存储器单元中的每个的电容器中累积的电荷。A/D转换器53输出具有对应于电荷总量的值的数字信号(绝对差值)。当读取像素数据时，同时执行减法和到绝对差值的转换。

权利要求

1.一种存储器器件，其允许在一个位线上合并连接到多个启动的字线的多个存储器单元的电容器中累积的电荷，该器件包括：启动装置，用于同时启动多个字线；和

信号输出装置，用于输出具有一个值的数字信号，该值对应于通过合并被连接到由该启动装置启动的多个字线的多个存储器单元的电容器中累积的电荷，而在一个位线上获得的电荷的总量，其中，连接到每个位线的多个存储器单元被分成单元，以在这些分割单元的每个中存储一个数据项。

2.如权利要求1所述的存储器器件，其中该信号输出装置具有：电压转换装置，用于将该电荷总量转换成对应于这个电荷总量的电压信号；和模数转换装置，用于将通过电压转换装置的转换而获得的电压信号从模拟信号转换成数字信号。

3.如权利要求1所述的存储器器件，其中连接到一个位线的多个存储器单元包含其电容器具有不同电容的单元。

4.如权利要求1所述的存储器器件，其中启动装置同时启动与至少两个数据项相关的多个字线。

5.如权利要求4所述的存储器器件，其中当一个数据项具有N位时，使用与这一个数据项相关的N个字线；并且其中连接到N个字线的N个存储器单元的电容器的电容对应于具有N位的数据的每个位的权重，N为正整数。

6.如权利要求4所述的存储器器件，其中在由连接到与每个数据项相关的多个字线的多个存储器单元构成的单元中存储要相加的数据。

7.如权利要求4所述的存储器器件，其中在由连接到与每个数据项相关的多个字线的多个存储器单元构成的单元中存储被减数数据或减数数据。

8.如权利要求7所述的存储器器件，其中以直接二进制格式提供被减数数据，以二进制补码格式提供减数数据。

9.一种存储器器件，包括：

第一帧存储器部分，包含分别连接到位线和字线、排列成矩阵的多个存储器单元，以存储第一帧的图像信号；和第二帧存储器部分，包含分别连接到位线和字线、排列成矩阵的多个存储器单元，以存储第二帧的图像信号，其中第一帧存储器部分和第二帧存储器部分沿行方向连续形成，其中位线沿该行方向延伸；

其中，在第一帧存储器部分和第二帧存储器部分中，能够在一个位线上合并连接到多个启动的字线的多个存储器单元的电容器中累积的电荷；

其中，在第一帧存储器部分和第二帧存储器部分的每个中，连接到每个位线的多个存储器单元被分成单元，每个单元包含连接到预定数量字线的预定数量存储器单元，以在这些分割单元的每个中存储一个像素数据项；

其中第一帧存储器部分的每个单元以直接二进制格式存储第一帧的图像信号的像素数据，第二帧存储器部分的每个单元以二进制补码格式存储第二帧的图像信号的像素数据，并且其中存储器器件还包括：

启动装置，用于同时启动与第一帧存储器部分中的预定数据相关的多个字线，和与第二帧存储器部分中的预定数据相关的多个字线；

位线选择装置，用于选择多个位线的任何一个；和

信号输出装置，用于输出具有对应于在位线选择装置选择的位线上获得的电荷的总量的值的数字信号。

10.如权利要求9所述的存储器器件，还包括保存装置，用于根据启动装置启动的字线保存一个线的像素数据，该像素数据分别被存储在第一帧存储器部分和第二帧存储器部分中。

11.如权利要求9所述的存储器器件，还包括存储位置移动装置，用于沿列方向移动第一帧存储器部分或第二帧存储器部分中存储的像素数据的存储位置。

12.如权利要求9所述的存储器器件，其中当一个像素数据项具有N位时，使用与这一个像素数据项相关的N个字线，并且连接到N个字线的N个存储器单元的电容器的电容对应于具有N位的数据的每个位的权重，N为正整数。

13.一种存储器器件，包括：

存储器部分，包含分别连接到位线和字线、排列成矩阵的多个存储器单元，其中，在该存储器部分中，能够在一个位线上合并连接到多个启动的字线的多个存储器单元的电容器中累积的电荷；并且其中，在存储器部分中，连接到每个位线的多个存储器单元被分成单元，每个单元包含连接到预定数量字线的预定数量存储器单元，以在这些分割单元的每个中存储一个数据项，该存储器器件还包括：

启动装置，用于同时启动与多项数据相关的字线；

位线选择装置，用于选择多个位线的任何一个；和

信号输出装置，用于输出具有对应于在位线选择装置选择的位线上获得的电荷的总量的值的数字信号。

14.如权利要求13所述的存储器器件，其中当一个数据项具有N位时，使用与这一个数据项相关的N个字线，并且连接到N个字线的N个存储器单元的电容器的电容对应于具有N位的数据的每个位的权重，N为正整数。

15.如权利要求13所述的存储器器件，其中该存储器部分具有其数量等于对应于行方向的一个帧中的多个象素位置的数量的单元，和其数量等于对应于字线延伸的列方向的搜索位置的数量的单元；

其中存储器部分中的每个行的多个单元相应存储参考帧中象素位置的像素数据和搜索帧的搜索位置中的每个的像素数据之间的绝对差值；并且其中启动装置同时启动与一个单元相关的字线，该单元对应于构成参考帧的参考块的像素中的每个的象素位置。

说明书

存储器器件和检测运动向量的设备和方法

技术领域

[0001] 本发明涉及存储器器件和用于检测运动向量的设备和方法。

[0002] 更具体地，本发明涉及具有一种结构的存储器器件，该结构用于同时启动多个字线以在一个位线上合并连接到这多个字线的多个存储器单元的电容器中累积的电荷，并且输出具有对应于这些电荷的总量的值的数字信号，使得能够同时读取和计算数据，从而提高计算速度，并且因计算单元较少而降低成本。

[0003] 本发明涉及具有一种结构的存储器器件，该结构用于以直接二进制格式在包含沿位线延伸的方向排列的多个存储器单元的单元中存储第一帧的像素数据，以二进制补码格式在包含沿位线延伸的方向排列的多个存储器单元的单元中存储第二帧的像素数据，以及同时启动涉及这些第一和第二帧的像素数据的字线，以在一个位线上合并连接到这多个字线的多个存储器单元的电容器中累积的电荷，并且输出具有对应于这些电荷的总量的值的数字信号，从而允许快速和低成本地获得第一帧的像素数据和第二帧的像素数据之间的差值数据。

[0004] 本发明涉及具有一种结构的存储器器件，该结构用于在包含沿位线延伸的方向排列的多个存储器单元的每个单元中存储数据，以及同时启动涉及这多项数据的字线，以在一个位线上合并连接到这多个字线的多个存储器单元的电容器中累积的电荷，并且输出具有对应于这些电荷的总量的值的数字信号，从而允许快速和低成本地获得该多项数据的相加数据。

[0005] 本发明涉及具有一种结构的用于检测运动向量的设备和方法，该结构用于针对参考帧的每个像素产生其像素数据和搜索帧的多个搜索位置的像素数据之间的绝对差值，使用这个产生的绝对差值针对参考帧的每个参考块产生该参考块，和搜索帧的搜索范围内对应于该参考 块的相应多个候选块之间的绝对差值的总累加和，以及根据针对参考帧的每个参考块产生的多个绝对差值累加和，检测基于这个参考块的运动向量，从而允许快速和低成本地检测运动向量。

背景技术

[0006] 图1示出了常规存储器块300的结构例子。这个存储器块300具有存储器单元阵列310，存储数据输入/输出端口320，行地址解码器330和控制电路340。

[0007] 如图2所示，存储器单元阵列310具有用于传送数据、沿行方向延伸的多个位线BL，沿列方向延伸以与多个位线BL垂直相交的多个字线WL，和排列成矩阵并且连接到这些位线BL和字线WL的存储器单元ML。

[0008] 存储器单元ML具有DRAM结构，并且具有访问晶体管T和电容器C。电容器C的一端接地，并且另一端通过访问晶体管T连接到位线BL。另一方面，访问晶体管T的栅极连接到字线WL。如通常众所周知的，通过启动字线WL和接通访问晶体管T来实现针对这个存储器单元ML的写或读操作。

[0009] 存储数据输入/输出端口320具有列地址解码器321，地址缓冲区322和I/O缓冲区323。列地址解码器321包含I/O栅极(列开关)，检测放大器。通过地址缓冲区322为列地址解码器321提供列地址。

[0010] 响应于通过地址缓冲区322提供的列地址，列地址解码器321建立其与多个位线BL的连接，该连接被连接到存储器单元阵列310中的预定多个列方向存储器单元ML，以允许通过I/O缓冲区323和列地址解码器321针对该预定列方向存储器单元ML进行存储数据的写或读操作。

[0011] 另一方面，通过地址缓冲区331为行地址解码器330提供行地址。响应于通过地址缓冲区331提供的行地址，行地址解码器330启动字线WL，该字线WL被连接到存储器单元阵列310中的预定行方向存储器单元ML，以允许通过I/O缓冲区323和列地址解码器321针对该预定行方向存储器单元ML进行存储数据的写或读操作。

[0012] 此外，控制电路340根据控制输入控制存储器块300中的这些电路的操作。 [0013] 为执行操作，例如使用上述存储器块300中存储的数据的加法操作，被加数数据和加数数据被从存储器块300中顺序读取，并且被与这个存储器块300分别配置的加法器相加。因此，这个顺序读取各项数据并且执行操作的方法导致不能提高计算速度的缺点。 [0014] 此外，由于计算单元必须与存储器块300分离，更加不利地提高了成本。这对于例如减法的任何其他操作也是如此。

[0015] 此外，在图像处理中，运动向量的检测是重要因素之一，并且通常由块匹配表示。据此，对于构成某个帧(参考帧)的部分的某个像素块(参考块)，评估参考块和在不同时间点位于一个帧(搜索帧)中各个位置处的相同形状像素块(候选块)的相关性，并且参考块相对于具有最高相关性的候选块的相对位置偏移被认为是该参考块中的运动向量。 [0016] 应当注意，搜索范围是候选块的假定范围。在评估相关性时，经常使用参考块中的像素和候选块中的相应像素之间的、每个块内像素的像素数据的绝对差值的总累加和，即绝对差值的累加和。虽然指定针对每个参考块的搜索范围中的候选块的绝对差值的累加和，然而其绝对差值的最小累加和被认为是像素单元中指定的运动向量。

[0017] 图3示出了常规运动向量检测电路200的结构例子。

[0018] 这个运动向量检测电路200具有参考帧的图像信号Di被输入到的输入端子201，用于累积参考帧的这个图像信号Di的参考帧存储器202，和用于累积搜索帧的图像信号的搜索帧存储器203。当某个帧的图像信号Di被从输入端子201提供到帧存储器202并且被写入帧存储器202时，这个帧存储器202中存储的紧临在前帧的图像信号被读取并且提供给帧存储器203，以及被写入帧存储器203。

[0019] 运动向量检测电路200还具有运算电路204，其用于从帧存储器202接收参考块的像素数据，从帧存储器203接收搜索范围中对应于这个参考块的多个候选块的像素数据，以针对多个候选块中的每个计算 和输出这些候选块中的各项像素数据的每项和参考块中的像素数据之间的绝对差值。

[0020] 通过在加法部分204b中将参考块的像素数据和由转换到二进制补码格式部分204a从直接二进制格式数据转换的候选块的二进制补码格式像素数据相加，这个运算电路
204获得差值数据，并且通过在转换到绝对值部分204c中将这个差值数据转换成其绝对值，从而提供绝对差值。

[0021] 运动向量检测电路200还具有总累加和计算部分205和绝对差值累加和保存部分206，总累加和计算部分205用于通过累积针对对应于多个候选块中的每个的每项像素数据从运算电路204输出的绝对差值，获得绝对差值的累加和，绝对差值累加和保存部分206用于保存总累加和计算部分205针对多个候选块中的每个获得的绝对差值的累加和。 [0022] 运动向量检测电路200还具有最小累加和判决部分207，用于针对多个候选块中的每个根据绝对差值累加和保存部分206中保存的绝对差值的累加和来检测运动向量，运动向量保存部分208，用于保存这个最小累加和检测部分207检测的运动向量，和输出端子
209，用于顺序输出这个运动向量保存部分208中保存的每个参考块的运动向量MV。最小累加和判决部分207检测候选块中产生绝对差值的最小累加和的一个候选块的位置，以作为运动向量。

[0023] 以下会描述图3示出的运动向量检测电路200的操作。

[0024] 输入到输入端子201的图像信号Di被提供给参考帧存储器202，并且累积为参考帧图像信号。同时，帧存储器202中存储的紧临在前帧的图像信号被读取和提供给帧存储器203，并且累积为搜索帧图像信号。

[0025] 为运算电路204提供从帧存储器202读取的参考块的图像数据。还为这个运算电路204提供在搜索范围中对应于这个参考块的多个候选块的读取像素数据。接着，对各个候选块，这个运算电路204针对每项相应像素数据计算多个候选块的像素数据项和参考块的像素数据项之间的绝对差值，并且输出绝对差值。

[0026] 通过这种方式，针对对应于多个候选块中的每个的每项像素数据从运算电路204输出的绝对差值被顺序提供给总累加和计算部分205，于是获得绝对值的累加和。针对多个候选块中的每个来自这个总累加和计算部分205的绝对差值的累加和被提供给绝对差值累加和保存部分206，并且在其中保存绝对差值的累加和。根据针对多个候选块中的每个在绝对差值累加和保存部分206中保存的绝对差值的累加和，最小累加和判决部分207检测这些候选块中使得产生绝对差值的最小累加和的一个候选块的位置作为运动向量，该运动向量被保存在运动向量保存部分208中。

[0027] 从帧存储器202为运算电路204顺序提供参考帧中多个参考块的像素数据。对应于每个参考块中的像素数据，从帧存储器203向运算电路204提供多个候选块的像素数据。因此，对应于每个参考块，上述操作被运算电路204，总累加和计算部分205，绝对差值累加和保存部分206，最小累加和判决部分207和运动向量保存部分208重复，使得基于参考块的运动向量被最小累加和检测电路207顺序检测，并且顺序保存在运动向量保存部分208中。

[0028] 顺序读取运动向量保存部分208中保存的基于参考块的运动向量。这些读取的运动向量MV被提供给输出端子209。在运动补偿处理中使用读取的运动向量MV以执行例如运动补偿预测编码。

[0029] 图4的流程图示出用于在上述运动向量检测电路200中检测运动向量MV的过程。 [0030] 首先在步骤ST21，处理开始，并且在步骤ST22，读取参考帧存储器202中存储的图像信号，并且将这个图像信号作为搜索帧的图像信号写入搜索帧存储器203。在步骤ST23，该处理从输入端子201输入参考帧的图像信号Di，并且将这个图像信号写入参考帧存储器202。

[0031] 接着在步骤ST24，该处理从参考帧存储器202读取参考块的像素数据，并且在步骤ST25，从搜索帧存储器203读取搜索范围中对应于该参考块的候选块的像素数据，并且在步骤ST26，在转换到二进制补码格式部分204a中将这个直接二进制格式数据转换成二进制补码格式数据。

[0032] 在步骤ST27，该处理相加该参考块的直接二进制格式像素数据和转换成二进制补码格式数据的该候选块的像素数据，以获得差值数据。在步骤ST28，该处理将该差值数据转换成其绝对值，于是产生该参考块的像素数据和该候选块的像素数据之间的绝对差值。 [0033] 接着在步骤ST29，该处理在总累加和计算部分205中计算某个参考块和预定候选块之间的绝对差值的累加和，并且在步骤ST30，在保存部分206中存储绝对差值的累加和。在步骤ST31，该处理判定该某个参考块和每个候选块之间的绝对差值的累加和的产生是否已经结束。如果没有结束，则处理返回到步骤ST25，以切换到产生该某个参考块和下一候选块之间的绝对差值的累加和的处理。否则，处理到达步骤ST32。

[0034] 在步骤ST32，该处理根据保存部分206中保存的对应于该某个参考块的绝对差值的累加和，检测它们中间产生绝对差值的最小累加和的候选块的位置，以作为运动向量。在步骤ST33，该处理在运动向量保存部分208中存储这个检测的运动向量。

[0035] 接着在步骤ST34，该处理判定这个针对参考帧中的全部参考块检测运动向量的处理是否已经结束。如果没有结束，则处理返回到步骤ST24，以切换到检测对应于下一参考块的运动向量的处理。否则，在步骤ST35，该处理顺序输出分别对应于运动向量保存部分208中保存的参考块的运动向量MV，并且在步骤ST36结束该处理。

[0036] 上述运动向量检测电路200具有成本较高的缺点，因为需要用于计算差值数据，绝对值，总累加和等等的电路以作为运算电路。

[0037] 发明内容

[0038] 本发明的目的是提供一种存储器器件，其允许同时处理数据读取和计算，以提高计算速度，并且因计算单元数量的减少而降低成本。

[0039] 本发明的另一个目的是提供一种存储器器件，其能够快速和低成本地获得第一帧的像素数据和第二帧的像素数据之间的差值数据。

[0040] 本发明的另一个目的是提供一种存储器器件，其能够快速和低成本地获得多项数据的相加数据。

[0041] 本发明的另一个目的是提供一种用于检测运动向量的设备和方法，其能够快速和低成本地检测运动向量。

[0042] 基于本发明的存储器器件允许在一个位线上合并连接到多个启动的字线的多个存储器单元的电容器中累积的电荷，该器件包括：启动装置，用于同时启动该多个字线；和信号输出装置，用于输出具有一个值的数字信号，该值对应于通过合并被连接到由该启动装置启动的多个字线的多个存储器单元的电容器中累积的电荷，而在一个位线上获得的电荷的总量。

[0043] 在本发明中，同时启动多个字线。因此，在一个位线上合并连接到这多个启动的字线的多个存储器单元的电容器中累积的电荷。输出具有对应于这些电荷的总量的值的数字信号。

[0044] 例如，通过将电荷的总量转换成具有对应于这个电荷总量的值的电压信号，并且将这个电压信号从模拟信号转换成数字信号，能够获得具有对应于电荷总量的值的数字信号。在这种情况下，当转换电压信号为数字信号时，根据A/D转换器的功能，这个数字信号能够具有任意数阶(tone)。

[0045] 应当注意，通过同时启动涉及至少两个数据项的多个字线，获得计算这些至少两个数据项的结果作为数字信号。例如，通过在由连接到涉及每个数据的多个字线的多个存储器单元构成的每个单元中存储要相加的数据，获得相加数据项的结果以作为数字信号。此外，例如通过在由连接到涉及每项数据的多个字线的多个存储器单元构成的每个单元中存储被减数数据或减数数据，获得这些数据项之间的减法结果以作为数字信号。在这种情况下，例如假定被减数数据是直接二进制格式数据，减数数据是二进制补码格式数据。 [0046] 这种结构使得通过同时启动多个字线，并且在一个位线上合并连接到这多个字线的多个存储器单元的电容器中累积的电荷，输出具有对应于这些电荷的总量的值的数字信号，允许同时读取和计算数据，从而允许提高计算速度和因所需计算单元的数量的减少而降低成本。

[0047] 应当注意，通过提供这种结构，以使得连接到一个位线的多个存储器单元的电容器可以具有不同电容，能够减少存储一个数据项所需的存储器单元的数量。例如，如果一个数据项具有N位(N是正整数)，由N个字线与这一个数据项相关，并且根据具有这N位的数据的每个位的权重(weight)，分别连接到这N个字线的N个存储器单元的电容器均被提供作为电容。因此，只需N个存储器单元来存储具有N位的数据。相反，如果存储器单元的电N容器具有相同电容，则需要(2-1)个存储器单元以存储N位数据。

[0048] 基于本发明的存储器器件包括：第一帧存储器部分，包含分别连接到位线和字线、排列成矩阵的多个存储器单元，以存储第一帧的图像信号；和第二帧存储器部分，包含分别连接到位线和字线、排列成矩阵的多个存储器单元，以存储第二帧的图像信号，其中第一帧存储器部分和第二帧存储器部分沿行方向连续形成，其中位线沿该行方向延伸，其中，在第一帧存储器部分和第二帧存储器部分中，能够在一个位线上合并连接到多个启动的字线的多个存储器单元的电容器中累积的电荷，其中，在第一帧存储器部分和第二帧存储器部分的每个中，连接到每个位线的多个存储器单元被分成单元，每个单元包含连接到预定数量字线的预定数量存储器单元，以在这些分割单元的每个中存储一个像素数据项，其中第一帧存储器部分的每个单元以直接二进制格式存储第一帧的图像信号的像素数据，第二帧存储器部分的每个单元以二进制补码格式存储第二帧的图像信号的像素数据，并且其中存储器器件还包括：启动装置，用于同时启动与第一帧存储器部分中的预定数据相关的多个字线，和与第二帧存储器部分中的预定数据相关的多个字线；位线选择装置，用于选择多个位线的任何一个；和信号输出装置，用于输出具有对应于在位线选择装置选择的位线上获得的电荷的总量的值的数字信号。

[0049] 在本发明中，提供第一和第二帧存储器部分。这些帧存储器部分均被连接到位线和字线，并且具有排列成矩阵的多个存储器单元。在这些帧存储器部分中，可以在一个位线上合并连接到多个启动的字线的多个存储器单元的电容器中累积的电荷。沿位线延伸的行方向连续形成这些帧存储器部分。

[0050] 此外，在这些帧存储器部分的每个中，连接到每个位线的多个存储器单元被分成单元，每个单元由连接到预定数量字线的预定数量存储器单元构成，使得这些分割单元的每个存储一个像素数据项。第一帧存储器部分的每个单元以直接二进制格式存储第一帧的图像信号的像素数据，第二帧存储器部分的每个单元以二进制补码格式存储第二帧的图像信号的像素数据。

[0051] 在这个结构中，通过同时启动与第一帧存储器部分中的预定数据相关的多个字线和与第二帧存储器部分中的预定数据相关的多个字线，在每个位线上合并连接到多个启动字线的多个存储器单元的电容器中累积的电荷。输出具有对应于在选定位线上获得的电荷的总量的值的数字信号。

[0052] 如上所述，第一帧存储器部分的每个单元以直接二进制格式存储第一帧的图像信号的像素数据，第二帧存储器部分的每个单元以二进制补码格式存储第二帧的图像信号的像素数据，使得在每个位线上获得的电荷的总量对应于第一帧的像素数据和第二帧的像素数据之间的差值。因此，获得第一帧的像素数据和第二帧的像素数据之间的减法的结果，以作为上述数字信号。

[0053] 通过如此以直接二进制格式在由沿着位线延伸的方向排列的多个存储器单元构成的单元中存储第一帧的像素数据，以二进制补码数据格式在由沿着位线延伸的方向排列的多个存储器单元构成的单元中存储第二帧的像素数据，并且同时启动与第一和第二帧的像素数据相关的字线，以在一个位线上合并连接到这多个字线的多个存储器单元的电容器中累积的电荷，并且输出具有对应于这些电荷的总量的值的数字信号，可以快速和低成本地获得第一帧的像素数据和第二帧的像素数据之间的差值数据。

[0054] 在这种情况下，通过相对于第一帧存储器部分中启动的线路改变第二帧存储器部分中要启动的这种线路的位置，可以获得第一帧的预定线的像素数据和在垂直(沿行方向)偏移预定数量线的位置处第二帧的线的像素数据之间的减法的结果。

[0055] 此外，通过水平(沿列方向)移动第一或第二帧存储器部分中存储的像素数据的存储位置，可以获得第一帧的预定像素中的像素数据和在水平偏移预定数量像素的位置处第二帧的像素中的像素数据之间的减法的结果。

[0056] 应当注意，如果同时启动与第一帧存储器部分中的预定数据相关的多个字线和与第二帧存储器部分中的预定数据相关的多个字线，则如上所述，在位线上合并和输出连接到这些字线的多个存储器单元的电容器中累积的电荷。因此，在合并累积的电荷之后，使得这多个存储器单元中存储的数据无意义(破坏)。因此，通过在启动字线之前在高速缓冲存储器等等中分别保存第一和第二帧存储器部分中存储的每个线的像素数据，曾经被变成无意义的多个存储器单元的存储数据能够被恢复到初始状态。

[0057] 例如，如果一个像素数据项具有N位(N是正整数)，则使用与这一个数据项相关的N个字线，并且连接到这N个字线的N个存储器单元的电容器分别具有对应于具有N位的数据的每个位的权重的电容。因此，只需N个存储器单元来存储具有N位的数据。相反，N如果存储器单元的电容器具有相同电容，则需要(2-1)个存储器单元以存储N位数据。 [0058] 基于本发明的存储器器件包括：存储器部分，包含分别连接到位线和字线、排列成矩阵的多个存储器单元，其中，在存储器部分中，能够在一个位线上合并连接到多个启动的字线的多个存储器单元的电容器中累积的电荷；并且其中，在存储器部分中，连接到每个位线的多个存储器单元被分成单元，每个单元包含连接到预定数量字线的预定数量存储器单元，以在这些分割单元的每个中存储一个数据项，该存储器器件还包括：启动装置，用于同时启动与多项数据相关的字线；位线选择装置，用于选择多个位线的任何一个；和信号输出装置，用于输出具有对应于在位线选择装置选择的位线上获得的电荷的总量的值的数字信号。

[0059] 在本发明中，提供存储器部分，每个存储器部分连接到位线和字 线，并且由排列成矩阵的多个存储器单元构成。在这个存储器部分中，可以在一个位线上合并连接到多个启动的字线的多个存储器单元的电容器中累积的电荷。在这些帧存储器部分的每个中，连接到每个位线的多个存储器单元被分成单元，每个单元由连接到预定数量字线的预定数量存储器单元构成，使得这些分割单元的每个存储一个像素数据项。

[0060] 在这个结构中，通过同时启动与多项数据相关的多个字线，在每个位线上合并连接到多个启动字线的多个存储器单元的电容器中累积的电荷。输出具有对应于在选定位线上获得的电荷的总量的值的数字信号。这个数字信号对应于将多项数据相加的结果。 [0061] 通过在均由沿着位线延伸的方向排列的多个存储器单元构成的各个单元中存储数据，同时启动与多项数据相关的字线，并且在每个位线上合并连接到这多个字线的多个存储器单元的电容器中累积的电荷，以输出具有对应于这些电荷的总量的值的数字信号，可以迅速和低成本地获得多项数据的相加数据。

[0062] 例如，存储器部分具有数量等于对应于行方向的一个帧中的多个象素位置的数量的单元，和数量等于对应于字线延伸的列方向的搜索位置的数量的单元。这个存储器部分中每个行上的多个单元的每个相应存储参考帧中的象素位置的像素数据和搜索帧的每个搜索位置的像素数据之间的绝对差值。在这种情况下，通过同时启动与对应于构成参考帧中参考块的像素中的每个的象素位置的单元相关的字线，获得参考帧中的参考块和搜索帧的搜索范围中对应于这个参考块的多个候选块中的每个之间的绝对差的累加和，以作为数字信号。

[0063] 基于本发明的运动向量检测设备包括：绝对差值产生装置，用于使用参考帧的图像信号和搜索帧的图像信号，以针对参考帧的每个像素产生其像素数据和搜索帧的多个搜索位置中的每个的像素数据之间的绝对差值；绝对差值累加和产生装置，用于使用绝对差值产生装置产生的绝对差值，以针对参考帧的每个参考块产生参考块和搜索帧的搜索范围中的多个候选块之间的绝对差值的累加和，每个候选块对 应于该参考块；和运动向量检测装置，用于根据绝对差值累加和产生装置产生的多个绝对差值累加和针对参考帧的每个参考块检测对应于参考块的运动向量。

[0064] 基于本发明的运动向量检测方法包括步骤：使用参考帧的图像信号和搜索帧的图像信号，以针对参考帧的每个像素产生其像素数据和搜索帧的多个搜索位置的像素数据之间的绝对差值；使用绝对差值产生装置产生的绝对差值，以针对参考帧的每个参考块产生参考块和搜索帧的搜索范围中的多个候选块之间的绝对差值的累加和，每个候选块对应于该参考块；和根据如此产生的多个绝对差值累加和针对参考帧的每个参考块检测对应于参考块的运动向量。

[0065] 在本发明中，通过使用参考帧的图像信号和搜索帧的图像信号，针对参考帧的每个像素获得其像素数据和搜索帧的多个搜索位置中的每个的像素数据之间的绝对差值。在这种情况下，产生所有绝对差值，其中需要这些绝对差值以通过使用块匹配来获得参考帧中的所有参考块的运动向量。

[0066] 通过使用这些产生的绝对差值，对于参考帧的每个参考块，在这个参考块和搜索帧的搜索范围中的多个候选块之间产生绝对差值的累加和，其中每个候选块对应于这个参考块。在这种情况下，通过例如每次相加参考块和预定候选块之间的绝对差值，能够获得绝对差值的累加和。

[0067] 根据如此产生的多个绝对差值累加和，检测出对应于参考块的运动向量。在这种情况下，对于某个参考块，检测对应于它们中间的绝对差值的最小累加和的候选块的位置，以作为运动向量。

[0068] 通过这种方式，通过针对参考帧的每个像素产生其像素数据和搜索帧的多个搜索位置中的每个的像素数据之间的绝对差值，并且使用产生的绝对差值针对参考帧的每个参考块产生这个参考块和搜索帧的搜索范围中对应于这个参考块的多个候选块中的每个之间的绝对差值的累加和，以根据如此产生的多个绝对差值累加和针对参考帧的每个参考块检测对应于这个参考块的运动向量，可以快速和低成本地检测 运动向量。

附图说明

[0069] 图1的模块图示出了常规存储器块的结构；

[0070] 图2的模块图示出了常规存储器块中存储器单元阵列的部分；

[0071] 图3的模块图示出了常规运动向量检测电路的结构；

[0072] 图4的流程图示出了用于检测运动向量的常规处理过程；

[0073] 图5的模块图示出了基于实施例的运动补偿预测编码设备；

[0074] 图6是用于说明块匹配的图例；

[0075] 图7A和7B是均用于说明块匹配的图例；

[0076] 图8A，8B和8C是均用于说明块匹配的图例；

[0077] 图9是用于说明块匹配的图例；

[0078] 图10的模块图示出了运动向量检测电路的结构；

[0079] 图11的模块图示出了存储器块的结构；

[0080] 图12是用于说明存储器单元阵列的结构的图例；

[0081] 图13A和13B是均用于示出单元A和B的结构的图例，单元A和B中的每个构成存储器单元阵列；

[0082] 图14是用于说明减法的特定例子的图例；

[0083] 图15是用于示出在每个位线上的电荷的总量和输出数值之间的关系的图例(对于减法的情况，该值被转换成绝对值)；

[0084] 图16是用于示出在每个位线上的电荷的总量和输出数值之间的关系的图例(对于减法的情况，该值不被转换成绝对值)；

[0085] 图17是用于说明如何产生绝对差值的图例；

[0086] 图18是用于说明差值计算处理的图例；

[0087] 图19是用于说明另一个差值计算处理的图例；

[0088] 图20的模块图示出了块存储器的结构；

[0089] 图21是用于说明存储器单元阵列的结构的图例；

[0090] 图22是用于说明存储器单元阵列的结构的图例；

[0091] 图23是用于说明加法的特定例子的图例；

[0092] 图24是用于示出在每个位线上的电荷的总量和输出数值之间的 关系的图例(对于加法的情况)；而

[0093] 图25的流程图示出了用于检测运动向量的处理过程。

具体实施方式

[0094] 下面参照附图详细描述本发明的实施例。

[0095] 图5示出了基于实施例的运动补偿预测编码设备100的结构。

[0096] 这个编码设备100具有图像信号Di被输入到的输入端子101，用于计算提供给这个输入端子101的图像信号Di和从后面描述的运动补偿电路110提供的预测图像信号之间的差值的减法器102，用于对在这个减法器102处获得的差值信号执行离散余弦变换(DCT)的DCT电路103，用于对在DCT电路103处获得的DCT系数进行量化的量化电路104，和用于输出在这个量化电路104处获得的编码信号Do的输出端子105。

[0097] 编码设备100还具有用于对在量化电路104处获得的编码信号Do进行逆量化的逆量化电路106，用于通过对这个逆量化电路106的输出信号执行逆DCT来获得差值信号的逆DCT电路107，用于通过相加在这个逆DCT电路107处获得的差值信号和在运动补偿电路110处获得的图像预测信号来恢复初始图像信号的加法器108，和用于存储这个加法器108恢复的图像信号的帧存储器109。

[0098] 编码设备100还具有运动补偿电路110，用于读取帧存储器109中存储的图像信号，根据来自后面描述的运动向量检测电路111的运动向量MV对这个图像信号进行运动补偿，并且将这个图像信号作为预测图像信号提供给上述减法器102和加法器108，以及运动向量检测电路111，用于检测输入到输入端子101的图像信号Di的运动向量MV，并且将运动向量MV提供给运动补偿电路110。

[0099] 以下描述图5示出的运动补偿预测编码设备100的操作。

[0100] 输入到输入端子101的图像信号Di被提供给减法器102和运动向量检测电路111。减法器102计算这个图像信号Di和从运动补偿电路110提供的预测图像信号之间的差值。

[0101] 在减法器102处获得的差值信号被提供给DCT电路103以进行离 散余弦变换。在这个DCT电路103处获得的DCT系数被提供给量化电路104以进行量化。在这个量化电路104处获得的编码信号Do被输出到输出端子105。

[0102] 此外，在量化电路104处获得的编码信号Do被提供给逆量化电路106，其中将编码信号Do逆量化，逆量化电路106的输出信号被提供给其中执行逆DCT的逆DCT电路107，以恢复差值信号。这个差值信号和来自运动补偿电路110的预测图像信号被加法器108相加以恢复初始图像信号，初始图像信号被存储在帧存储器109中。

[0103] 运动补偿电路110读取存储在帧存储器109中的、紧临某个帧前面的帧中的图像信号，并且根据来自运动向量检测电路111的运动向量MV对其进行运动补偿，从而获得预测图像信号。如上所述，这个预测图像信号被提供给减法器102，使得可以获得差值信号，并且这个预测图像信号被提供给加法器108，使得可以恢复图像信号。

[0104] 以下详细描述运动向量检测电路111。

[0105] 这个运动向量检测电路111使用块匹配检测运动向量。更具体地，如图6所示，搜索帧中的候选块在预定搜索范围中移动，使得能够检测这些候选块中最匹配参考帧中的参考块的一个候选块，从而获得运动向量。

[0106] 根据该块匹配，如图7A所示，一个图像，例如具有水平H个像素和垂直V个线的尺寸的一帧图像被分成各个块，每个块具有如图7B所示P个像素和Q个线的尺寸。在图7B的例子中，P＝5并且Q＝5。c指示块的中心象素位置。

[0107] 图8A，8B和8C均示出具有中心像素c的参考块和具有中心像素c′的候选块的位置关系例子。假定在参考帧中定出具有中心像素c的参考块，并且因此搜索帧中用于匹配这个参考块的候选块具有中心像素c′。根据块匹配，通过发现搜索范围中与参考块最匹配的候选块来检测运动向量。

[0108] 在图8A的情况下，检测具有水平+1像素和垂直+1线的尺寸，即尺寸(+1，+1)的运动向量。在图8B中，检测具有尺寸(+3，+3)的 运动向量MV，并且在图8C中，检测具有尺寸(+2，-1)的运动向量。针对参考帧中的每个参考块获得运动向量。

[0109] 如果假定运动向量搜索范围具有水平±S个像素和垂直±T个线的尺寸，则有必要将参考块和具有被水平偏移±S个像素和垂直偏移±T个线的中心像素c′的候选块进行比较。

[0110] 图9的图例示出了当假定搜索范围具有水平±S个像素和垂直±T个线的尺寸时与参考块进行比较的候选块的中心。在这种情况下，如果参考帧中的某个参考块具有位于R处的中心c，则有必要将其与比较对象搜索帧中的(2S+1)×(2T+1)个候选块进行比较。即，在图9的每个网孔中具有中心像素c′的候选块全部进行比较。图9示出S＝4和T＝3的例子。

[0111] 通过在经过搜索范围中的比较而获得的那些绝对差值的累加和中间的绝对差值的最小累加和，检测运动向量。图9的搜索范围图解了一个范围，其中候选块的中心能够位于该范围中，并且其中包含具有P×Q个像素的尺寸的候选块的全部的搜索范围具有(2S+P)×(2T+Q)的尺寸。

[0112] 图10示出了运动向量检测电路111的结构。

[0113] 这个运动向量检测电路111具有用于将图像信号Di作为参考帧的信号输入存储器部分122的输入端子121，和其中存储这个参考帧的图像信号Di和搜索帧的图像信号的存储器部分122。这个存储器部分122构成绝对差值产生装置。

[0114] 这个存储器部分122使用参考帧和搜索帧的图像信号，针对参考帧的每个像素产生这个像素的像素数据和搜索帧的多个搜索位置的每个像素数据之间的绝对差值。这个存储器部分122包括用于累积参考帧的图像信号Di的参考帧存储器部分122a，用于累积搜索帧的图像信号的搜索帧存储器部分122b，和高速缓冲存储器122c和122d。

[0115] 高速缓冲存储器122c和122d构成保存装置，用于当通过分别使用帧存储器部分122a和122b的预定线的存储数据获得绝对差值时临时保存该预定线的这个存储数据。 [0116] 当某个帧的图像信号Di被从输入端子121提供到存储器部分122的参考帧存储器部分122a并且写入参考帧存储器部分122a时，这个参考帧存储器部分122a中存储的紧临在前帧的图像信号被读取和提供给搜索帧存储器部分122b，并且写入搜索帧存储器部分
122b。

[0117] 在这种情况下，从参考帧存储器部分122a读取的8位直接二进制格式像素数据被提供在存储器部分122外部的转换到二进制补码格式部分123转换成二进制补码格式像素数据，并且作为9位像素数据被写入搜索帧存储器部分122b。以9个位提供二进制补码格式数据，以便适应对应于8位数据″00000000″的二进制补码格式数据的″100000000″的表示。应当注意，转换到二进制补码格式部分123可以被提供在存储器部分122的内部。 [0118] 图11示出了构成参考帧存储器部分122a和搜索帧存储器部分122b的存储器块10的结构。

[0119] 这个存储器块10具有存储器单元阵列20，存储数据输入/输出端口30，行地址解码器40，操作数据输出端口50和控制电路80。

[0120] 如图12所示，存储器单元阵列20由对应于参考帧存储器部分122a的存储器单元阵列部分20a和对应于搜索帧存储器部分122b的存储器单元阵列部分20b构成。 [0121] 存储器单元阵列部分20a包含排列成矩阵的多个存储器单元ML，其中的每个连接到位线BL和字线WL。每个位线BL沿行方向延伸，并且传送数据。另一方面，每个字线WL沿列方向延伸，并且与多个位线BL中的每个垂直相交。类似地，存储器单元阵列部分20b包含排列成矩阵的多个存储器单元ML，其中的每个连接到位线BL和字线WL。这种存储器单元ML(图12中未示出)构成后面会描述的单元A或B。

[0122] 沿位线BL延伸的行方向连续形成这些存储器单元阵列部分20a和20b。应当注意，在存储器单元阵列部分20a和20b中，存储器单元ML具有例如DRAM结构，使得能够在一个位线BL上合并连接到多个启动的字线WL的多个存储器单元的电容器中累积的电荷。 [0123] 在存储器单元阵列部分20a中，连接到每个位线BL的多个存储器单元ML被分成单元A，每个单元A由8个存储器单元构成，使得在每个单元A中存储一个像素数据项(8位直接二进制格式数据)。图13A示出了单元A的结构。

[0124] 这个单元A连接到8个字线WL并且由8个存储器单元ML构成。存储器单元ML具有DRAM结构，并且由访问晶体管T和电容器C构成。电容器C的一端接地，并且另一端通过访问晶体管T连接到位线BL。访问晶体管T的栅极连接到字线WL。如通常众所周知的，通过启动任何字线WL和接通其访问晶体管T来实现针对这个存储器单元ML的读写操作。

[0125] 这个单元A的8个存储器单元ML中的每个存储一项8位数据的每个位。在这种情况下，8个存储器单元ML的电容器C被指派对应于这个8位数据的每个位的权重的电容。 [0126] 在图13A中，顶部图解最低有效位(LSB)侧，底部图解最高有效位(MSB)侧。构成单元A的8个存储器单元ML的电容器C的电容从LSB侧到MSB侧被顺序加倍。即，这8个存储器单元ML的电容器C中的每个的电容按照从LSB侧开始的这个顺序为p，2p，4p，8p，16p，32p，64p和128p，假定LSB的电容器C的电容为p。

[0127] 在存储器单元阵列部分20中，连接到每个位线BL的多个存储器单元ML被分成单元B，每个单元B由9个存储器单元构成，使得在每个单元B中存储一个像素数据项(9位二进制补码格式数据)。图13B示出了单元B的结构。

[0128] 这个单元B连接到9个字线WL并且由9个存储器单元ML构成。存储器单元ML具有DRAM结构，并且由访问晶体管T和电容器C构成。电容器C的一端接地，并且另一端通过访问晶体管T连接到位线BL。访问晶体管T的栅极连接到字线WL。如通常众所周知的，通过启动任何字线WL和接通其访问晶体管T来实现针对这个存储器单元ML的读写操作。

[0129] 这个单元B的9个存储器单元ML中的每个存储一项9位数据的 每个位。在这种情况下，9个存储器单元ML的电容器C被指派对应于这个9位数据的每个位的权重的电容。

[0130] 在图13B中，顶部图解LSB侧，底部图解MSB侧。构成单元B的9个存储器单元ML的电容器C的电容从LSB侧到MSB侧被顺序加倍。即，这9个存储器单元ML的电容器C中的每个的电容按照从LSB侧开始的这个顺序为p，2p，4p，8p，16p，32p，64p，128p和256p，假定LSB的电容器C的电容为p。

[0131] 如果假定每个帧具有H个线并且每个线具有W个像素，则存储器单元阵列部分20a具有这样的结构，即单元A沿列方向排列至少W个，并且沿行方向至少排列H个，而存储器单元阵列部分20b也具有这样的结构，即单元B沿列方向至少排列W个，并且沿行方向至少排列H个。

[0132] 再次如图11所示，存储数据输入/输出端口30具有用于存储数据的列地址解码器31，地址缓冲区32和I/O缓冲区33。列地址解码器31包含I/O栅极(列开关)，读出放大器等等。通过地址缓冲区32为列地址解码器31提供列地址。

[0133] 列地址解码器31接通其与连接到存储器单元阵列20中对应于通过地址缓冲区32提供的列地址的列方向预定存储器单元ML的位线BL的连接，从而允许通过I/O缓冲区33和列地址解码器31对这个列方向预定存储器单元ML进行存储数据读写操作。 [0134] 通过地址缓冲区41为行地址解码器40提供行地址。行地址解码器40启动连接到存储器单元阵列20中对应于通过地址缓冲区41提供的行地址的行方向预定存储器单元ML的字线WL，从而允许通过I/O缓冲区33和列地址解码器31对这个行方向预定存储器单元ML进行存储数据读写操作。

[0135] 此外，操作数据输出端口50具有用于输出操作数据的列地址解码器51，地址缓冲区52和A/D转换器53。列地址解码器51包含I/O栅极(列开关)，读出放大器等等。通过地址缓冲区52为列地址解码器51提供列地址。列地址解码器51构成位线选择装置。此外，列地址解码器 51和A/D转换器53构成信号输出装置。

[0136] 列地址解码器51获得其与连接到存储器单元阵列20中对应于通过地址缓冲区52提供的列地址的列方向预定存储器单元ML的一个位线BL，从而输出具有对应于该一个位线BL上获得的电荷的总量的值的电压信号。A/D转换器53将从列地址解码器51输出的电压信号(模拟信号)转换成具有预定位数，例如8位的数字信号，并输出数字信号。 [0137] 此外，控制电路340根据控制输入控制存储器块10中的上述电路的操作。 [0138] 以下描述图11示出的存储器块10的操作。

[0139] 在这个存储器块10中，能够仅在存储器单元阵列20中不同于操作数据输出端口50的部分对预定存储器单元ML执行存储数据读写操作。

[0140] 即，通过地址缓冲区32为列地址解码器31提供列地址。对应于列地址地，列地址解码器31接通其与连接到存储器单元阵列20中的列方向预定存储器单元ML的位线BL的连接。另一方面，通过该地址缓冲区41为行地址解码器40提供行地址。行地址解码器40启动连接到存储器单元阵列20中对应于行地址的行方向预定存储器单元ML的任何字线WL。因此，通过I/O缓冲区33和列地址解码器31对列方向和行方向预定存储器单元ML执行存储数据读写操作。

[0141] 以下描述使用操作数据输出端口50输出绝对差值的操作。在存储器单元阵列20的存储器单元阵列部分20a中的每个单元A的8个存储器单元ML中，如上所述分别存储8位直接二进制格式像素数据的各个位。另一方面，在存储器单元阵列20的存储器单元阵列部分20b中的每个单元B的9个存储器单元ML中，如上所述分别存储9位二进制补码格式像素数据的各个位。

[0142] 通过地址缓冲区41为行地址解码器40提供行地址。响应该行地址，行地址解码器40同时启动存储器单元阵列20的存储器单元阵列部分20a和20b的每个中的一个线的像素数据，即与每个行的单元相关的多个字线WL。对此，在每个位线BL上合并连接到与2个像素数据项 相关的多个启动字线WL的多个存储器单元ML的电容器C中累积的电荷。 [0143] 如果假定多个存储器单元ML的电容器C的总电容为Cm，其上累积的电荷的总量为Qc，并且位线BL的电容为Cb，则该位线上电荷的总量Qb通过以下等式给出。即，该位线上的电荷Qb的总量与多个存储器单元ML的电容器C中累积的电荷的总量Qc成比例。 [0144] Qb＝Qc×Cb/(Cm+Cb) ...等式(1)

[0145] 在这个条件下，通过地址缓冲区52为列地址解码器51提供列地址。对应于列地址地，列地址解码器51接通其与连接到存储器单元阵列20中的列方向预定存储器单元ML的一个位线BL的连接。因此，从列地址解码器51输出电压信号，该电压信号具有对应于该连接所连接到的位线BL上获得的电荷的总量的值。因此，A/D转换器53提供数字信号，该数字信号具有对应于该连接所连接到的位线BL上获得的电荷的总量的值。

[0146] 如上所述，在存储器单元阵列部分20a中的每个单元A中以其直接二进制格式存储构成参考帧的图像信号Di的像素数据，在存储器单元阵列部分20b中的每个单元B中以其二进制补码格式存储构成搜索帧的图像信号的像素数据。因此，在每个位线BL上获得的电荷的总量对应于参考帧的像素数据和搜索帧的像素数据之间的差值。此外，虽然前面没有描述，然而A/D转换器53执行从模拟信号到数字信号的转换，以及到绝对值的转换。因此，如上所述，从A/D转换器53获得的数字信号提供一绝对差值，其中通过将差值数据转换成绝对值来获得该绝对差值，并且通过从参考帧的像素数据减去搜索帧的像素数据来获得该差值数据。

[0147] 在这种情况下，通过顺序改变列地址解码器51将连接接通到的一个位线BL，从A/D转换器53顺序获得对应于位线BL中的每个的绝对差值。即，顺序获得参考帧的预定线和搜索帧的预定线之间的一个线的绝对差值。

[0148] 下面参照图14详细描述减法的特定例子。在这个特定例子中， 从8位被减数数据减去8位减数数据。在单元A中，以直接二进制格式原样存储8位被减数数据。这个8位数据是二进制表示的″10000101″，和十进制表示的″133″。另一方面，在单元B中，8位减数数据被转换成9位二进制补码格式数据并且存储。这个8位数据是二进制表示的″00010100″，和十进制表示的″20″。此外，该9位数据在被转换成二进制补码格式之后为″011101100″。

[0149] 由于被减数数据和减数数据分别被存储在单元A和B中，仅在单元A和B的存储器单元ML的未打开(unhatched)的电容器C中累积电荷。在这种情况下，单元A的8个存储器单元ML的全部电容器C中累积的电荷的总量为133q，假定LSB存储器单元ML的电容器C中累积的电荷为q。类似地，单元B的9个存储器单元ML的全部电容器C中累积的电荷的总量为236q。

[0150] 当在这个条件下同时启动与2个单元A和B相关的多个字线WL并且存储器单元ML的访问晶体管T被接通时，在位线BL上合并单元A和B中累积的电荷。对此，在位线BL上合并的电荷的总量对应于十进制表示的″369″。即，根据上述等式(1)，位线上电荷的总量为Qb＝369q×Cb/(Cm+Cb)。

[0151] 因此，从列地址解码器51输出电压信号，该电压信号具有对应于这个电荷总量″369″的值。应当注意，″369″是二进制表示的″101110001″。在这种情况下，MSB是符号位，当其为″1″时指示正符号，当其为″0″时指示负符号。因此，A/D转换器53在考虑这个符号位的情况下执行A/D转换，使得获得分别存储在2个单元A和B中的数据项之间的绝对差值。

[0152] 图15示出了在每个位线上的电荷的总量和A/D转换器53的输出数值之间的关系。在这种情况下，与位线上的电荷量″1″至″255″和″256″至″511″相对应地，分别输出数字信号″255″至″1″和″0″至″255″。对图15的水平轴上指定的位线上的电荷的总量进行规格化，使得q×Cb/(Cm+Cb)可以为1。类似地，也对后面会描述的图16和24的每个的水平轴上的指定的位线上的电荷的总量进行规格化。

[0153] 也可以认为，位线上的电荷的总量和A/D转换器53的输出数值之间的关系被设置成如图16示出的，以从这个A/D转换器53获得差值数据，并且使用单独的转换到绝对值电路将这个差值数据转换成绝对值。在这种情况下，A/D转换器53输出数字信号″-255″至″255″，其对应于位线″1″至″511″上的电荷的总量。

[0154] 应当注意，8位被减数数据能够具有十进制表示的″0″至″255″的值，8位减数数据也可以具有十进制表示的″0″至″255″的值。在这种情况下，如果被减数数据和减数数据适当地被存储在单元A和B中，并且同时启动与单元A和B相关的多个字线WL，则位线上的电荷的总量具有十进制表示的″1至″511″的值，并且不能具有值″0″。因此，虽然即使在位线上的电荷的总量在图15和16中为″0″的情况下也执行转换，然而转换之后其自身的数字数值不具有特定意义。

[0155] 如上所述，在这个存储器单元块10中，通过同时启动与构成存储器单元阵列20的存储器单元阵列部分20a和20b的每个的一个线的像素数据相关的多个字线WL，可以获得参考帧的预定线和搜索帧的预定线之间的一个线的绝对差值。

[0156] 在这种情况下，通过相对于存储器单元阵列部分20a中要启动的线路改变存储器单元阵列部分20b中要启动的线路的位置，可以获得参考帧的预定线的像素数据和被垂直(沿行方向)偏移预定数量的线的搜索帧的线的像素数据之间的绝对差值。

[0157] 应当注意，如果同时启动与存储器单元阵列部分20a和20b的每个的一个线的像素数据相关的多个字线WL，则在位线BL上合并连接到这些字线WL的多个存储器单元ML的电容器C中累积的电荷，并且进行输出，如上所述。因此，在合并累积的电荷之后，使得这多个存储器单元ML中存储的数据无意义(破坏)。

[0158] 因此，在启动字线WL之前，分别在高速缓冲存储器122c和122d中保存存储器单元阵列部分20a和20b中对应于要启动的字线WL的多个存储器单元ML中存储的一个线的像素数据(参见图10)。接着，如上所述，在从A/D转换器53获得一个线的绝对差值之后，这些高速缓 冲存储器122c和122d中保存的数据被用来将多个存储器单元ML中的无意义数据恢复到初始状态。

[0159] 此外，通过水平(沿列方向)移动存储器单元阵列部分20a或20b中存储的像素数据的位置，可以获得被从其水平偏移预定数量像素的位置处的参考帧中预定像素的像素数据和搜索帧中像素的像素数据之间的绝对差值。

[0160] 应当注意，当水平(沿列方向)移动存储器单元阵列部分20a或20b中存储的像素数据的位置时，上述高速缓冲存储器122c和122d被用作临时存储存储器。 [0161] 上述结构中的存储器部分122使用参考帧和搜索帧的图像信号针对参考帧的每个像素产生该像素的像素数据和搜索帧的多个搜索位置中的每个的像素数据之间的绝对差值。

[0162] 这里假定图像的一个帧具有W×H个像素的尺寸。还假定搜索范围具有sw个像素(在这种情况下为+xa至-xb)的水平尺寸，和sh个像素(在这种情况下为+ya至-yb)的垂直尺寸。在这种情况下，如图17所示，对于参考帧的W×H个像素中的每个，产生该像素的像素数据和搜索帧的sw×sh个搜索位置中的每个的像素数据之间的绝对差值。 [0163] 在图17中，绝对差值(x，y)，(0，0)指示参考帧中位置(x，y)处的像素的像素数据和搜索帧中位置(x，y)处的像素的像素数据之间的绝对差值；类似地，绝对差值(x，y)，(+xa，+ya)；(x，y)，(-xb，+ya)；(x，y)，(+xa，-yb)；和(x，y)，(-xb，-yb)指示参考帧中位置(x，y)处的像素的像素数据和搜索帧中位置(x+xa，y+ya)，(x-xb，y+ya)，(x+xa，y-yb)和(x-xb，y-yb)处的像素中的每个的像素数据之间的差值中的每个的绝对值。 [0164] 应当注意，通过将例如存储器单元阵列部分20b中存储的、搜索帧中位置(x，y)的像素数据的存储位置水平(沿列方向)移动-xa至+xb，能够获得参考帧中位置(x，y)处的像素的像素数据和位置(x+xa，y)至(x-xb，y)处像素中的每个的像素数据之间的绝对差值，如图18 所示。

[0165] 类似地，如图19所示，通过将存储器单元阵列部分20b中启动的线路的位置改变到y+ya至y-yb，能够获得参考帧中位置(x，y)处的像素的像素数据和位置(x，y+ya)至(x，y-yb)处像素中的每个的像素数据之间的绝对差值。

[0166] 如图10所示，运动向量检测电路111具有用于保存存储器部分122产生的绝对差值的绝对差值保存部分124。这个绝对差值保存部分124构成绝对差值累加和产生装置。 [0167] 这个绝对差值保存部分124使用存储器部分122产生的绝对差值针对参考帧中的每个参考块产生这个参考块和搜索帧的搜索范围中对应于这个参考块的sw×sh个候选块中的每个之间的绝对差值的累加和。

[0168] 图20示出了构成绝对差值保存部分124的存储器块60的结构。这个存储器块60具有存储器单元阵列70，存储数据输入/输出端口30，操作数据输出端口50和控制电路80。

[0169] 除了存储器单元阵列70之外，这个存储器块60的配置方式与构成参考帧存储器部分122a和搜索帧存储器部分122b的存储器块10(参见图11)相同。因此，以下会详细描述存储器单元阵列70，并且适当省略其它部件。

[0170] 如图21所示，存储器单元阵列70由均连接到位线BL和字线WL、排列成矩阵的多个存储器单元ML构成。图21中未示出的存储器单元ML构成单元A，后面会描述。应当注意，在存储器单元阵列70中，存储器单元ML具有例如DRAM结构，使得能够在一个位线BL上合并连接到多个启动的字线WL的多个存储器单元ML的电容器C中累积的电荷。 [0171] 在存储器单元阵列70中，连接到每个位线BL的多个存储器单元ML被分成单元A，每个单元A包含8个存储器单元，使得在每个单元A中存储一个绝对差值(8位直接二进制格式数据)。单元A具有如上所述图13A所示的结构。

[0172] 如果图像的每个帧具有W×H个像素的尺寸，并且搜索范围具有sw个像素的水平尺寸和sh个像素的垂直尺寸，则存储器单元阵列70具有这样的结构，使得至少sw×sh个单元A沿列方向排列，至少W×H个单元A沿行方向排列，如上所述。

[0173] 如上所述，存储器部分122针对参考帧的W×H个像素中的每个产生所述像素中的每个的像素数据和搜索帧的sw×sh个搜索位置中的每个的像素数据之间的绝对差值。在上述存储器单元阵列70中，如图22所示，每个单元A的行方向位置对应于参考帧的W×H个像素中的每个的位置，每个单元A的列方向位置对应于搜索帧的sw×sh个搜索位置中的每个的位置。这个存储器单元阵列70中的每个单元A保存相应的绝对差值。例如，对应于行方向位置(x，y)的一行sw×sh个单元A保存参考帧中位置(x，y)处的像素的像素数据和搜索帧中一个范围中的sw×sh个搜索位置的像素数据之间的绝对差值，该范围具有x+xa至x-xb的水平尺寸和y+ya至y-yb的垂直尺寸。

[0174] 以下描述图20示出的存储器块60的操作。

[0175] 在这个存储器块60中，能够仅在存储器块中不同于操作数据输出端口50的部分对预定存储器单元ML执行用于写入或读取存储数据的操作。

[0176] 即，通过地址缓冲区32为列地址解码器31提供列地址。对应于列地址地，列地址解码器31接通其与连接到存储器单元阵列70中的列方向预定存储器单元ML的位线BL的连接。

[0177] 另一方面，通过该地址缓冲区41为行地址解码器40提供行地址。行地址解码器40启动连接到存储器单元阵列70中对应于行地址的行方向预定存储器单元ML的字线WL。
因此，通过I/O缓冲区33和列地址解码器31对列方向和行方向预定存储器单元ML执行用于写入或读取存储数据的操作。

[0178] 以下描述使用操作数据输出端口50输出绝对差值的累加和的操作。 [0179] 通过地址缓冲区41为行地址解码器40提供行地址。响应于行地 址，行地址解码器40同时启动与行方向单元A相关、对应于存储器单元阵列70中预定参考块中的bw×bh个像素的位置的多个字线WL(参见图22)。在这种情况下，bw指示参考块中的像素的水平数量，bh指示参考块中的像素的垂直数量。对此，在每个位线BL上合并连接到与bw×bh个单元A相关的多个启动字线WL的多个存储器单元ML的电容器C中累积的电荷。 [0180] 在这个条件下，通过地址缓冲区52为列地址解码器51提供列地址。对应于列地址地，列地址解码器51接通其与连接到存储器单元阵列70中的列方向预定存储器单元ML的一个位线BL的连接。因此，从列地址解码器51输出电压信号，该电压信号具有对应于该连接所连接到的位线BL上获得的电荷的总量的值。因此，A/D转换器53提供数字信号，该数字信号具有对应于该连接所连接到的位线BL上获得的电荷的总量的值。

[0181] 如上所述，在存储器单元阵列70中，同时启动多个字线WL，该多个字线WL与对应于预定参考块中的bw×bh个像素的位置的行方向单元A相关。因此，在每个位线BL上获得的电荷的总量对应于将bw×bh个在预定参考块和搜索帧搜索范围中对应于这个预定参考块的预定候选块中的每个之间的绝对差值相加的结果。因此，从A/D转换器53获得绝对差值的累加和(数字信号)，其指示相加结果。

[0182] 在这种情况下，通过顺序改变列地址解码器51将连接接通到的一个位线BL，从A/D转换器53顺序获得预定参考块和搜索帧的搜索范围中对应于这个预定参考块的sw×sh个候选块中的每个之间的绝对差值的累加和。此外，通过使得要启动的、与对应于存储器单元阵列p中的bw×bh个象素位置的行方向单元A相关的多个字线WL与其它参考块相对应，也获得与其它参考块相关的绝对差值的累加和。

[0183] 下面参照图23描述加法的特定例子。在这个特定例子中，为简化描述，将2项8位数据相加。

[0184] 在单元A1中，8位数据被存储为被加数数据。这个8位数据是二进制表示的″00010100″，和十进制表示的″20″。另一方面，在单元 A2中，8位数据被存储为加数数据。这个8位数据是二进制表示的″10000101″，和十进制表示的″133″。 [0185] 由于被加数数据和加数数据分别被存储在单元A1和A2中，仅在这些单元A1和A2的存储器单元ML的未打开的电容器C中累积电荷。在这种情况下，单元A1的8个存储器单元ML的全部电容器C中累积的电荷的总量为20q，假定LSB存储器单元ML的电容器C中累积的电荷为q。类似地，单元A2的8个存储器单元ML的全部电容器C中累积的电荷的总量为133q。

[0186] 当在这个条件下同时启动与单元A1和A2相关的多个字线WL并且存储器单元ML的访问晶体管T被接通时，在位线BL上合并单元A1和A2中累积的电荷。对此，在位线BL上合并的电荷的总量对应于十进制表示的″153″。

[0187] 因此，从列地址解码器51输出电压信号，该电压信号具有对应于这个电荷总量″153″的值。对此，从A/D转换器53获得对应于将分别存储在单元A1和A2中的数据项相加的结果的相加数据。

[0188] 由于单元A1和A2具有8位输出，其相加数据具有9位值。因此，通过使用9位质量的A/D转换器，能够以单元A1和A2中存储的值的精度输出相加数据。

[0189] 此外，能够使用8位A/D转换器。在这种情况下，提供8位输出，使得输出数值具有较低精度。图24示出了在每个位线上的电荷的总量和8位A/D转换器53的输出数值(相加数据)之间的关系。在图24的情况下，能够通过这样的转换特性将数阶的数量从512转换到256。由于数阶数量被从512改变到256，一个两倍于其输出数值的值提供实际相加结果。

[0190] 应当注意，如果同时启动与对应于存储器单元阵列70中预定参考块中的bw×bh个象素位置的行方向单元A相关的多个字线WL，则如上所述在位线BL上合并连接到这些字线WL的多个存储器单元ML的电容器C中累积的电荷。因此，在合并累积的电荷之后，使得这多个存储器单元ML中存储的数据无意义(破坏)。然而，与具有不同于这个预定参考块的象素位置的任何其他参考块相关的绝对差值的累加和的获得不需要这多个存储器单元ML中存储的数据，使得不必在启动字线WL之前在例如高速缓冲存储器中保存这多个存储器单元ML中存储的数据。

[0191] 如图10所示，运动向量检测电路111还具有绝对差值累加和保存部分125，用于针对每个参考块保存由绝对差值保存部分124产生的多个绝对差值累加和。

[0192] 运动向量检测电路111还具有用于根据绝对差值累加和保存部分125中针对每个参考块保存的多个绝对差值累加和检测每个参考块的运动向量的最小累加和判决部分126，用于保存这个最小累加和判决部分126检测的运动向量的运动向量保存部分127，和用于顺序输出这个运动向量保存部分127中保存的每个参考块的运动向量MV的输出端子
128。最小累加和判决部分126检测候选块的产生绝对差值的最小累加和的位置，以作为运动向量。

[0193] 以下描述图10中示出的运动向量检测电路111的操作。

[0194] 在构成存储器部分122的参考帧存储器部分122a中累积输入到输入端子121的图像信号Di，以为参考帧的图像信号。接着，参考帧存储器部分122a中存储的紧临在前帧的图像信号被读取并且在搜索帧存储器部分122b中累积，以作为搜索帧的图像信号。在这种情况下，从参考帧存储器部分122a读取的8位直接二进制格式像素数据被提供在存储器部分122外部的转换到二进制补码格式部分123转换成二进制补码格式像素数据，并且作为9位像素数据被写入搜索帧存储器部分122b。

[0195] 参考帧存储器部分122a和搜索帧存储器部分122b均由存储器块10(参见图11)构成。其存储器单元阵列20由对应于参考帧存储器部分122a的存储器单元阵列部分20a和对应于搜索帧存储器部分122b的存储器单元阵列部分20b构成(参见图12)。沿位线BL延伸的行方向连续形成存储器单元阵列部分20a和20b。

[0196] 当同时启动与存储器单元阵列部分20a和20b的每个线的像素数据相关的多个字线WL时，在每个位线BL上合并连接到与启动的2个像素数据项相关的多个字线WL的多个存储器单元ML的电容器C中累积的电荷。

[0197] 列地址解码器51接通其与连接到存储器单元阵列20中的列方向预定存储器单元ML的一个位线BL的连接，从而输出具有对应于在连接被接通到的位线BL上获得的电荷的总量的值的电压信号。从A/D转换器53获得具有对应于该电荷总量的值的数字信号。 [0198] 由于在存储器单元阵列部分20a的每个单元A中以直接二进制格式存储构成每个参考帧的图像信号Di的像素数据，在存储器单元阵列部分20b的每个单元B中以二进制补码格式存储构成每个搜索帧的图像信号的像素数据，并且A/D转换器53执行从模拟信号到数字信号的转换，以及到绝对值的转换，这个数字信号提供通过将差值数据进一步转换到绝对值而获得的绝对差值，其中通过从参考帧的像素数据减去搜索帧的像素数据来获得该差值数据。

[0199] 通过顺序改变列地址解码器51将连接接通到的一个位线BL，从A/D转换器53顺序获得对应于位线BL中的每个的绝对差值。即，顺序获得参考帧的预定线和搜索帧的预定线之间的一个线的绝对差值。

[0200] 此外，相对于存储器单元阵列部分20a中要启动的线路改变存储器单元阵列部分20b中要启动的线路的位置，以获得参考帧的预定线的像素数据和被从其垂直(沿行方向)偏移预定数量的线的搜索帧的线的像素数据之间的绝对差值。

[0201] 此外，水平(沿列方向)移动存储器单元阵列部分20a或20b中存储的像素数据的存储位置，以获得被从其水平偏移预定数量像素的参考帧中预定像素的像素数据和搜索帧中像素的像素数据之间的绝对差值。

[0202] 因此，存储器部分122针对参考帧的每个像素产生该像素的像素数据和搜索帧的多个搜索位置中的每个的像素数据之间的绝对差值。应当注意，如果图像的一个帧具有W×H个像素的尺寸，并且搜索范围具有sw个像素(+xa至-xb)的水平尺寸和sh个像素(+ya至-yb) 的垂直尺寸，则针对该参考帧的W×H个像素中的每个，产生这个像素的像素数据和搜索帧的sw×sh个搜索位置中的每个的像素数据之间的绝对差值(参见图17)。 [0203] 应当注意，在启动字线WL之前，分别在高速缓冲存储器122c和122d中保存存储器单元阵列部分20a和20b中对应于要启动的字线WL的多个存储器单元ML中存储的一个线的像素数据(参见图10)。接着，如上所述，在从A/D转换器53获得一个线的绝对差值之后，这些高速缓冲存储器122c和122d中保存的数据被用来将多个存储器单元ML中存储的无意义存储数据恢复到初始状态。

[0204] 存储器部分122产生的绝对差值被提供给绝对差值保存部分124，并且存储在绝对差值保存部分124中。这个绝对差值保存部分124由存储器块60构成(参见图20)。如果图像的每个帧具有W×H个像素的尺寸，并且搜索范围具有sw个像素的水平尺寸和sh个像素的垂直尺寸，则存储器单元阵列70具有这样的结构，使得至少sw×sh个单元A沿列方向排列，至少W×H个单元A沿行方向排列(参见图21)。

[0205] 在这个存储器单元阵列70中，如图22所示，行方向单元A的位置对应于参考帧中W×H个像素的位置，列方向单元A的位置对应于搜索帧的sw×sh个搜索位置的位置。在这个存储器单元阵列20的每个单元A中，保存相应的绝对差值(参见图17)。

[0206] 同时启动与存储器单元阵列70的对应于预定参考块中bw×bh个像素的位置的行方向单元A相关的多个字线WL，以在每个位线BL上合并连接到与bw×bh个单元A相关的多个启动字线WL的多个存储器单元ML的电容器C中累积的电荷。

[0207] 在这个条件下，通过地址缓冲区52为列地址解码器51提供列地址。对应于列地址地，列地址解码器51接通其与连接到存储器单元阵列70中的列方向预定存储器单元ML的一个位线BL的连接。因此，从列地址解码器51输出电压信号，该电压信号具有对应于该连接所连接到的位线BL上获得的电荷的总量的值。因此，A/D转换器53提供数字信号，该数字信号具有对应于该连接所连接到的位线BL上获得的电荷的总量的值。

[0208] 由于在每个位线BL上获得的电荷的总量对应于将bw×bh个在预定参考块和搜索帧搜索范围中对应于这个预定参考块的预定候选块之间的绝对差值相加的结果，这个数字信号提供指示这个相加结果的绝对差值的累加和。

[0209] 在这种情况下，通过顺序改变列地址解码器51将连接接通到的一个位线BL，从A/D转换器53顺序获得预定参考块和搜索帧的搜索范围中对应于这个预定参考块的sw×sh个候选块中的每个之间的绝对差值的累加和。此外，通过使得要启动的、与对应于存储器单元阵列p中的bw×bh个象素位置的行方向单元A相关的多个字线WL与其它参考块相对应，也获得与其它参考块相关的绝对差值的累加和。

[0210] 因此，针对参考帧的每个参考块，绝对差值保存部分124产生该参考块和搜索帧的搜索范围中对应于这个该参考块的sw×sh个候选块中的每个之间的绝对差值的累加和。

[0211] 针对每个参考块的多个绝对差值累加和被提供给绝对差值累加和保存部分125，并且在绝对差值累加和保存部分125中保存。根据针对每个参考块在绝对差值累加和保存部分125中保存的多个绝对差值累加和，最小累加和判决部分126检测产生绝对差值的最小累加和的候选块的位置，以作为运动向量。这个检测的运动向量被保存在运动向量保存部分127中。

[0212] 顺序读取运动向量保存部分127中保存的基于参考块的运动向量。这些读取的运动向量MV被提供给输出端子128。输出的运动向量MV被提供给上述运动补偿电路110(参见图5)，以用于运动补偿处理。

[0213] 图25的流程图示出用于在上述运动向量检测电路111中检测运动向量MV的过程。

[0214] 首先在步骤ST1，过程开始，并且在步骤ST2，读取在存储器部分122的参考帧存储器部分122a中存储的图像信号Di，并且使用转换到二进制补码格式部分123将这个直接二进制格式数据转换成二进制补码格式数据，接着将其作为搜索帧的图像信号写入存储器部分122的搜索帧存储器部分122b。在步骤ST3，该过程从输入端子121输入参考帧的图像信号Di，并且将这个图像信号写入存储器部分122的参考帧存储器部分122a。 [0215] 接着在步骤ST4，为同时启动与分别对应于帧存储器部分122a和122b的存储器单元阵列部分20a和20b中的每个的一个线的像素数据相关的多个字线WL，该过程从存储器单元阵列部分20a和20b读取其每个的一个线的像素数据(参考线数据和搜索线数据)，并且分别保存在高速缓冲存储器122c和122d中。

[0216] 接着在步骤ST5，该过程同时启动与存储器单元阵列部分20a和20b中的每个的一个线的像素数据相关的多个字线WL，以同时读取参考线数据和搜索线数据，从而获得一个线的绝对差值并且保存在绝对差值保存部分124中。在步骤ST6，该过程将高速缓冲存储器122c中保存的参考线数据回写到参考帧存储器部分122a。另一方面，在步骤ST7，该过程水平(沿列方向)移动高速缓冲存储器122d中保存的搜索线数据的存储位置，以将数据回写到搜索帧存储器部分122b。

[0217] 在步骤ST8，该过程判定获得目标参考线数据和对应于搜索范围的所有搜索线数据之间的绝对差值的处理是否已经结束。应当注意，对于每个参考线数据，有必要最终产生sw×sh个线的绝对差值(参见图17)。如果处理尚未结束，则过程返回到步骤ST4，该过程转到用于获得目标参考线数据和下一搜索线数据之间的绝对差值的处理。

[0218] 如果在步骤ST8判定处理已经结束，则该过程到达步骤ST9。在步骤ST9，该过程判定对于所有参考线数据，获得绝对差值的处理是否已经结束。如果没有结束，则过程返回到步骤ST4，该过程转到用于获得与下一搜索线数据之间的绝对差值的处理。 [0219] 如果在步骤ST9判定处理已经结束，则该过程到达步骤ST10。在这个步骤ST10，该过程从绝对差值保存部分124顺序获得目标参考块和搜索范围中对应于这个参考块的候选块中的每个之间的绝对差值的累加和，并且保存在绝对差值累加和保存部分125中。 [0220] 接着在步骤ST11，根据绝对差值累加和保存部分125中保存的与 目标参考块相关的多个绝对差值累加和，该过程检测产生这些绝对差值的最小累加和的候选块的位置，以作为运动向量。在步骤ST12，该过程在运动向量保存部分127中存储这个检测的运动向量。

[0221] 接着在步骤ST13，该过程判定针对参考帧的全部参考块，上述运动向量检测处理是否已经结束。如果没有结束，则过程返回到步骤ST10，该过程转到用于检测对应于下一参考块的运动向量的处理。否则在步骤ST14，该过程顺序输出运动向量保存部分127中保存的对应于这些参考块的运动向量MV，并且在步骤ST15结束过程。

[0222] 在本实施例中，对于参考帧的每个像素，存储器部分122产生这个像素的像素数据和参考帧的多个搜索位置中的每个的像素数据之间的绝对差值。这个存储器部分122事先在由沿位线BL延伸的方向排列的多个存储器单元ML构成的单元A中以直接二进制格式存储参考帧的像素数据，在由沿位线BL延伸的方向排列的多个存储器单元ML构成的单元B中以二进制补码格式存储搜索帧的像素数据，并且同时启动与这些参考和搜索帧的像素数据相关的字线WL，以在一个位线BL上合并连接到这多个字线WL的多个存储器单元ML的电容器C中累积的电荷，从而获得具有对应于这个电荷总量的值的数字信号，以作为绝对差值。

[0223] 因此，在读取像素数据的同时执行获得参考帧的像素数据和搜索帧的像素数据之间的绝对差值的处理，从而允许快速获得绝对差值。此外，不必提供单独的减法器或转换到绝对值电路，从而允许低成本地配置设备。

[0224] 此外，在本实施例中，针对参考帧中的每个参考块，绝对差值保存部分124产生这个参考块和搜索帧的搜索范围中对应于这个参考块的多个候选块中的每个之间的绝对差值的累加和。这个绝对差值保存部分124事先在均由沿位线BL延伸的方向排列的多个存储器单元ML构成的单元A的每个中以直接二进制格式存储绝对差值，并且同时启动与多个绝对差值相关的字线WL，以在一个位线BL上合并连接到这多个字线WL的多个存储器单元ML的电容器C中累积的电荷，从而获 得具有对应于这个电荷总量的值的数字信号，以作为绝对差值。因此，在读取像素数据的同时执行相加多个绝对差值的处理，从而允许快速获得绝对差值的累加和。此外，不必提供单独的加法器，从而允许低成本地配置设备。 [0225] 此外，在本实施例中，A/D转换器53能够转换数阶，使得如果A/D转换器53也可以改变输出数字信号的位数，则不必使用专用电路，从而利于数阶操作。

[0226] 此外，在本实施例中，针对参考帧的每个像素，存储器部分122产生这个像素的像素数据和搜索帧的多个搜索位置中的每个的像素数据之间的绝对差值，接着绝对差值保存部分124使用这个产生的绝对差值针对参考帧中的每个参考块产生这个参考块和搜索帧的搜索范围中对应于这个参考块的多个候选块中的每个之间的绝对差值的累加和，使得针对参考帧中的每个参考块，根据产生的多个绝对差值累加和检测对应于这个参考块的运动向量。于是能够快速和低成本地检测运动向量。

[0227] 虽然在上述实施例中将存储器单元阵列20和70的存储器单元ML描述为具有DRAM结构，然而本发明不局限于此。概括地说，只需要能够在一个位线上合并连接到多个启动的字线的多个存储器单元的电容器中累积的电荷。

[0228] 虽然参照本发明被应用于运动向量检测，第一帧是参考帧并且第二帧是搜索帧的情况描述了上述实施例，然而本发明不局限于此。

[0229] 虽然在上述实施例中将单元A或B描述为其8个或9个存储器单元ML存储一个数据项，然而构成单元A或B的存储器单元ML的数量不局限于此。

[0230] 在上述实施例中，通过为存储每个位的数据的存储器单元ML的电容器C分配对应于这个位的权重的电容，可以构成只存储8个存储器单元ML的8位数据的单元A。然而，8
如果存储器单元ML的电容器C具有相同电容，则单元A能够由(2-1)个存储器单元ML构成，因为需要能够累积对应于256个数阶的电荷量。这也适用于单元B。

[0231] 此外，例如存储8位数据的单元A能够不由8个存储器单元ML构成，而是由更少量的存储器单元ML构成。例如，单元A能够由4个存储器单元ML构成。在这种情况下，在每个存储器单元ML的电容器C中，分别累积2位的电荷。

[0232] 为存储例如″10000101″的8位数据，能够在从LSB侧开始的第一存储器单元ML中累积对应于″01″，即十进制表示的″1″的电荷量，能够在从LSB侧开始的第二存储器单元ML中累积对应于″0100″，即十进制表示的″4″的电荷量，能够在从LSB侧开始的第三存储器单元ML中累积对应于″000000″，即十进制表示的″0″的电荷量，能够在从LSB侧开始的第四存储器单元ML中累积对应于″10000000″，即十进制表示的″128″的电荷量。在这种情况下，能够分别为4个存储器单元ML的第二，第三和第四电容器分配4p，16p和64p的电容，假定第一存储器单元ML的电容器C的电容为p。

[0233] 虽然在上述实施例中二进制数据被存储在每个单元A中，然而在每个单元A的每个存储器单元ML中能够存储每个数字的n元数据，以执行n元操作。在这种情况下，通过在每个单元A的每个存储器单元ML的电容器C中累积对应于相关数字的值的电荷量，能够存储数据。

[0234] 例如，为存储十进制表示的″235″的数据，能够在存储个位数的存储器单元ML的电容器C中累积对应于″5″的电荷量，能够在存储十位数的存储器单元ML的电容器C中累积对应于″3×10″的电荷量，能够在存储百位数的存储器单元ML的电容器C中累积对应于″2×100″的电荷量，当然，对应于每个数字的每个存储器单元ML的电容器C需要具有能够累积每个数字的最大电荷量的容量。

[0235] 虽然在上述实施例中以加法和减法作为运算的例子，然而通过设计要输入到每个单元的数据的格式，排列等等，能够执行乘法或除法。例如，为执行M×N的乘法，数M能够被拷贝到N个单元中，使得可以随后在N个单元上执行上述加法。

[0236] 与本发明相关的存储器器件具有这样的结构，其中同时启动多个字线，以在一个位线上合并连接到这多个字线的多个存储器单元的电 容器中累积的电荷，并且输出具有对应于这些电荷的总量的值的数字信号，以允许同时处理数据读取和计算，从而提高计算速度，并且因需要较少的计算单元而降低成本。

[0237] 与本发明相关的另一个存储器器件在由沿位线延伸的方向排列的多个存储器单元构成的单元中以直接二进制格式存储第一帧的像素数据，在由沿位线延伸的方向排列的多个存储器单元构成的单元中以二进制补码格式存储第二帧的像素数据，并且同时启动与这第一和第二帧的像素数据相关的字线，以在一个位线上合并连接到这多个字线的多个存储器单元的电容器中累积的电荷，并且输出具有对应于这些电荷的总量的值的数字信号，从而允许快速和低成本地获得第一帧的像素数据和第二帧的像素数据之间的差值数据。 [0238] 与本发明相关的另一个存储器器件在均由沿位线延伸的方向排列的多个存储器单元构成的单元的每个中存储数据，并且同时启动与多个数据片段相关的字线，以在一个位线上合并连接到这多个字线的多个存储器单元的电容器中累积的电荷，并且输出具有对应于这些电荷的总量的值的数字信号，从而允许快速和低成本地获得多项数据的相加数据。

[0239] 与本发明相关的用于检测运动向量的设备和方法针对参考帧的每个像素产生该像素的像素数据和搜索帧的多个搜索位置中的每个的像素数据之间的绝对差值，使用这个产生的绝对差值针对参考帧的每个参考块产生该参考块和搜索帧的搜索范围中对应于这个参考块的多个候选块中的每个之间的绝对差值的累加和，并且根据针对参考帧的每个参考块产生的多个绝对差值累加和，检测基于这个参考块的运动向量，从而快速和低成本地检测运动向量。

[0240] 工业实用性

[0241] 如上所述，与本发明相关的存储器器件和用于检测运动向量的设备和方法能够很好地应用于使用例如运动补偿预测编码设备检测运动向量的应用等等。