存储器装置程序化方法及程序化存储器装置转让专利
申请号 : CN200510069649.X
文献号 : CN1707697B
文献日 : 2010-04-07
发明人 : Y·马特洛尼 , M·奥斯特马尔
申请人 : 因芬尼昂技术股份公司
摘要 :
本发明涉及存储器装置程序化方法及程序化存储器装置。本发明提供一种用以程序化一存储器装置的方法，尤其是一只读存储器，以及一对应的只读存储器。该只读存储器包含多个存储器单元，每一存储器单元包含一晶体管(T1至T8)，其具有两个触点(2A至2J)以及一栅极终端。该只读存储器包含地址线、位线以及至少一电位线，该地址线其中之一以及该位线其中之一的组合特定地总是被分派给该存储器单元其中之一，而每一晶体管的该栅极终端便与分派给个别存储器单元的该地址线连接。对于程序化多个存储器单元其中之一成为一第一存储器状态，该存储器单元的晶体管(T1、T2、T4、T5)的该两触点其中之一与该分派位线(BL0、BL1)连接，而该晶体管(T1、T2、T4、T5)的该两触点的另一个触点便与该至少一电位线(VSS0、VSS1)连接。对于程序化其它存储器单元成为一第二存储器状态，则不要建立额外的连接。
权利要求 :
1.一种存储器装置，
该存储器装置包含多个存储器单元，其中每一存储器单元包含具有两触点和一控制终端的一晶体管，该存储器装置包含地址线、位线以及至少一电位线，其中对每个存储器单元，该地址线其中之一及该位线其中之一所成的组合都会分派给该存储器单元其中之一，且每一晶体管的该控制终端系与分派给个别存储器单元的该地址线连接，对于处于一第一存储器状态的存储器单元，该晶体管的该两触点其中之一会与分派给该存储器单元的该位线连接，而该晶体管的该两触点的另一触点便与至少一该电位线连接，其中对于至少一处于一第二存储器状态的存储器单元，该晶体管的该两触点与该位线其中之一或至少一电位线并无任何连接存在。
2.如权利要求1所述的存储器装置，其中该第一存储器状态相当于一逻辑状态“0”，且该第二存储器状态相当于一逻辑状态“1”。
3.如权利要求1所述的存储器装置，其中该多个存储器单元以一矩阵排列，其中多个地址线相当于该矩阵中的多个列，该地址线即以该矩阵的该列方向延伸，而该多个位线相当于该矩阵的多个行，该位线即以该矩阵的该行方向延伸。
4.如权利要求1所述的存储器装置，其中该位线及该至少一电位线，以至少一电位线总是于该两位线之间的方式延伸。
5.如权利要求3所述的存储器装置，其中位线及该至少一电位线，以至少一电位线总是于该两位线之间的方式延伸，其中该至少一电位线的数量与该位线的数量相同，且该电位线及该位线以平行和交错延伸的方式排列。
6.如权利要求1所述的存储器装置，其中该存储器装置包含两相邻存储器单元，其晶体管具有一共享触点。
7.如权利要求1所述的存储器装置，其中该晶体管的该触点包含金属部分。
8.如权利要求1所述的存储器装置，其中该位线和/或该至少一电位线系装置作为一金属线。
9.如权利要求1所述的存储器装置，其中具有该第一存储器状态的该存储器单元中，该晶体管的该两触点与分派的位线及该至少一电位线连接，该连接为金属连接。
10.如权利要求1所述的存储器置，其中该存储器装置为一只读存储器。
11.一种程序化一存储器装置的方法，
该存储器装置包含多个存储器单元，其中每一存储器单元包含具有两触点和一控制终端之一晶体管，该只读存储器包含地址线、位线以及至少一电位线，其中对每个存储器单元，该地址线其中之一及该位线其中之一所成的组合总是会分派给该存储器单元其中之一，且每一晶体管的该控制终端与分派给个别晶体管单元的该地址线连接，其步骤包含：对于欲程序化该存储器单元其中之一成为一第一存储器状态，将该存储器单元的该晶体管的该两触点其中之一连接至该分派的位线，且将该存储器单元的该晶体管的该两触点的另一触点连接至该至少一电位线，对于欲进一步程序化该存储器单元其中之一成为一第二存储器状态，在该存储器单元的该晶体管的该触点与该分派位线之间，或与该至少一电位线之间，不要建立任何连接。
12.如权利要求11所述的方法，其中对于一存储器单元程序化成为一第一存储器状态的连接为金属连接。
13.如权利要求11所述的方法，其中该存储器装置为一只读存储器。
14.如权利要求11所述的方法，其中该程序化的执行于该存储器装置制造期间执行。
说明书 :
技术领域
本发明涉及一种存储器装置程序化方法，以及一种相对应的程序化存储器装置。尤其涉及一种只读存储器或简称ROM的程序化方法，较佳地是用于光罩可程序化只读存储器，程序化是发生在例如介于两金属层之间金属连接的可选择性装置(通孔)时，在此处我们也可称其为“通孔可程序化只读存储器”或是“金属可程序化只读存储器”，其它使用光罩的程序化形式亦能用于此技术背景，举例来说，一种扩散层亦可以是选择性触点。
背景技术
只读存储器通常用来作为存储常驻程序或是微处理器系统的数据，举例来说，计算机系统所谓的BIOS就能存储于此类只读存储器中。
这类只读存储器在制造过程中就已经被程序化了，亦即以数据设定好了。有些只读存储器的程序化是通过扩散层的中断所执行(所谓的“扩散可程序化只读存储器”)，至于其它形式的只读存储器，程序化是通过介于金属或其它导体层之间的可选择性垂直金属连接所执行(所谓的“通孔可程序化只读存储器”或是“金属可程序化只读存储器”，一般称为“光罩可程序化只读存储器”)，后者的优点在于程序化仅发生在制造过程期间相对较晚的时期，因此在此程序化时间点之前，会有一个较一般化的生产制程以生产不同的只读存储器。除此的外，在规划好的程序化中，错误的校正亦可在这个相对于整个制程中属于较晚的生产步骤中执行。两种只读存储器都公开于US 2002/00 39 305 A1中。
另一种“通孔可程序化只读存储器”形式示于图3和图4中，图3以概图方式展观此种只读存储器的设计图，而图4所示则为图3的只读存储器的电路概图。
图3所示的只读存储器以广泛用于存储器模块的方法通常包含-一存储器单元矩阵，在本案中为两行，每一行具有四个存储器单元。如同图3所示，每一个存储器单元能存储值为“0”或值为“1”，自然地存储器模块实际上包含比图3所示的八个存储器单元多上相当多的存储器单元，因此实际上会相对地装置更多的行和列，且亦可能在另一存储器单元的上面几层。
只读存储器的延伸将先参照图4的的电路概图解释，这会在回到谈论设计图的实行之前。
个别存储器单元每一个在只读存储器中皆以晶体管T1、T2、...、T8实施，四字符或是地址线WL0、WL1、WL2以及WL3，每一个皆连接至晶体管T1至T8其中两个的栅极，其用以寻址存储器单元，举例来说，地址线WL0连接至晶体管T1和晶体管T5的栅极。
存储器单元接着在位线BL0和BL1上读取位，举例来说，地址线WL0和位线BL0用来控制和读取晶体管T1，而用以控制和读取晶体管T7则为地址线WL2和位线BL1，一种特定的地址线和位线组合因此特定地决定被读取的存储器单元。
晶体管T1至T8在设计中是平衡的，意思是指源极和漏极触点构造相同且因此可互相交换。装置在同一列中的晶体管(T1至T4或是T5至T8)的源极和漏极触点如同所示互相连接，图中更提供连接线2A、2B、...、2J，其介于个别晶体管之间，以及位于每一列的开始和结尾处。连接线2A至2J在下文中全部简化成附图标记2，每一连接线2与位线BL0、BL1之一连接，或是与电位线6连接。如同实施例所示，电位线6举例来说是一种虚拟负电位线(“虚拟VSS”)，在本文中，虚拟意指该电位线6是在正供应电压上处于“闲置状态”，如果在该只读存储器中对应列的存储器单元被读取，则对应的电位线6便会与负供应电压连接。
除此的外，举例来说，在电路的正常状态下，位线BL0和BL1位于负供应电压，欲读取一存储器单元，该对应电路的位线便会连接至正供应电压，其逻辑状态会表示为“1”。
举例来说，如果由该晶体管T1所形成的存储器单元现在正被读取，则在图4中的左电位线6一开始会与负供应电压连接，且位线BL0会与正供应电压连接，地址线WL0接着由负供应电压切换至正供应电压，因此晶体管T1就会转变成具备传导性，电流便因此能由该电位线6流过连接线2A、晶体管T1以及连接线2B至该位线BL0，该位线BL0因此由对应为逻辑状态“1”的负供应电压漏出，且因此至由晶体管T1形成的存储器单元的内容。
相反地，如果存储逻辑状态“1”的晶体管T6被读取，则没有电流能自右电位线6流至位线BL1，同时连接线2G和连接线2H皆不会与位线BL1相连接。举例来说，在本案中被视为场效晶体管的晶体管T5上的电流亦不会流通，同时地址线WL0依然在负供应电压上，仅地址线WL1会由负供应电压切换至正供应电压，以便读取晶体管T6。
当然，原理上将晶体管T1至T8的极性交换，且同时改变用以读取地址线WL0至WL3的电位是可行的，依照相同的方式，原理上在读取之前连接对应位线至负供应电压，以及对应电位线6至正供应电压亦是可行的，这意指在可针对个别晶体管反转存储器状态。
在图3中对应图4电路图的设计中，最低层由两个扩散层1A、1B所形成，换句话说，较佳地是通过掺杂硅半导体层，以形成图4中晶体管T1至T8的半导体部分，该晶体管在本例中是作为场效晶体管。在其上实行地址线WL0至WL3，举例来说，其由多硅体形成，较佳地由高掺杂多晶硅所形成，且作为该晶体管T1至T8的栅极。举例来说，当一地址线处于负供应电压VSS时，位于各地址线下方的扩散层1A或1B的部分为非导体，如果对应地址线WL0至WL3处于正供应电压VDD，则位于各地址线下方的扩散层1A或1B的部分即会变成导体。
一第一金属层包含为金属部分形式的连接线2，其与电导体相连，该电导体通过金属触点3A至3J连接至该扩散层，且形成晶体管T1至T8的源极和漏极触点。如同上文所述，这些晶体管在设计中都是平衡的，意指没有固定的源极和漏极触点，该源极和漏极亦由图3设计中的晶体管所分开，因此该连接线2A和2B就代表了晶体管T1的源极和漏极触点，而连接线2B和2C就是晶体管T2的源极和漏极触点，该连接线2B因此成为晶体管T1和T2两者的触点。
一第二金属层包含位线BL0、BL1以及电位线6，该第一金属层由一适当绝缘体与第二金属层分开，举例来说，该绝缘体可为二氧化硅。
金属连接7(通孔)在所需点连接线2及电位线6，金属连接8(通孔)连接位线BL0和BL1与线2，该金属连接7和8以对应于所欲完成的程序化只读存储器所设置，尤其是如同右电位线6所示，金属部分2G至2J，其代表程序化至“1”的晶体管T6至T8的触点，连接该电位线6，以便这些金属部分处于一定义好的电位上。
此等设计亦称做“宽单元”结构，因为此处使用了相对较短的位线BL0和BL1-通过两晶体管在其它物质间同时使用共享连接线2-因此从图3观点来看就会有一个相对较宽的单元，此种实行尤其是适合在低电压延伸的只读存储器使用。而相反地位元线较地址线长的设计就称为“高单元”。
图3和图4所示的只读存储器有个缺点，亦即在个别存储器单元间或是位线之间可能会发生耦合，因此当“1”被读取时，相邻已程序化的“0”便能影响读取结果，这种耦合举例来说是因为位线的寄生电容的关系。
这类只读存储器在制造过程中就已经被程序化了，亦即以数据设定好了。有些只读存储器的程序化是通过扩散层的中断所执行(所谓的“扩散可程序化只读存储器”)，至于其它形式的只读存储器，程序化是通过介于金属或其它导体层之间的可选择性垂直金属连接所执行(所谓的“通孔可程序化只读存储器”或是“金属可程序化只读存储器”，一般称为“光罩可程序化只读存储器”)，后者的优点在于程序化仅发生在制造过程期间相对较晚的时期，因此在此程序化时间点之前，会有一个较一般化的生产制程以生产不同的只读存储器。除此的外，在规划好的程序化中，错误的校正亦可在这个相对于整个制程中属于较晚的生产步骤中执行。两种只读存储器都公开于US 2002/00 39 305 A1中。
另一种“通孔可程序化只读存储器”形式示于图3和图4中，图3以概图方式展观此种只读存储器的设计图，而图4所示则为图3的只读存储器的电路概图。
图3所示的只读存储器以广泛用于存储器模块的方法通常包含-一存储器单元矩阵，在本案中为两行，每一行具有四个存储器单元。如同图3所示，每一个存储器单元能存储值为“0”或值为“1”，自然地存储器模块实际上包含比图3所示的八个存储器单元多上相当多的存储器单元，因此实际上会相对地装置更多的行和列，且亦可能在另一存储器单元的上面几层。
只读存储器的延伸将先参照图4的的电路概图解释，这会在回到谈论设计图的实行之前。
个别存储器单元每一个在只读存储器中皆以晶体管T1、T2、...、T8实施，四字符或是地址线WL0、WL1、WL2以及WL3，每一个皆连接至晶体管T1至T8其中两个的栅极，其用以寻址存储器单元，举例来说，地址线WL0连接至晶体管T1和晶体管T5的栅极。
存储器单元接着在位线BL0和BL1上读取位，举例来说，地址线WL0和位线BL0用来控制和读取晶体管T1，而用以控制和读取晶体管T7则为地址线WL2和位线BL1，一种特定的地址线和位线组合因此特定地决定被读取的存储器单元。
晶体管T1至T8在设计中是平衡的，意思是指源极和漏极触点构造相同且因此可互相交换。装置在同一列中的晶体管(T1至T4或是T5至T8)的源极和漏极触点如同所示互相连接，图中更提供连接线2A、2B、...、2J，其介于个别晶体管之间，以及位于每一列的开始和结尾处。连接线2A至2J在下文中全部简化成附图标记2，每一连接线2与位线BL0、BL1之一连接，或是与电位线6连接。如同实施例所示，电位线6举例来说是一种虚拟负电位线(“虚拟VSS”)，在本文中，虚拟意指该电位线6是在正供应电压上处于“闲置状态”，如果在该只读存储器中对应列的存储器单元被读取，则对应的电位线6便会与负供应电压连接。
除此的外，举例来说，在电路的正常状态下，位线BL0和BL1位于负供应电压，欲读取一存储器单元，该对应电路的位线便会连接至正供应电压，其逻辑状态会表示为“1”。
举例来说，如果由该晶体管T1所形成的存储器单元现在正被读取，则在图4中的左电位线6一开始会与负供应电压连接，且位线BL0会与正供应电压连接，地址线WL0接着由负供应电压切换至正供应电压，因此晶体管T1就会转变成具备传导性，电流便因此能由该电位线6流过连接线2A、晶体管T1以及连接线2B至该位线BL0，该位线BL0因此由对应为逻辑状态“1”的负供应电压漏出，且因此至由晶体管T1形成的存储器单元的内容。
相反地，如果存储逻辑状态“1”的晶体管T6被读取，则没有电流能自右电位线6流至位线BL1，同时连接线2G和连接线2H皆不会与位线BL1相连接。举例来说，在本案中被视为场效晶体管的晶体管T5上的电流亦不会流通，同时地址线WL0依然在负供应电压上，仅地址线WL1会由负供应电压切换至正供应电压，以便读取晶体管T6。
当然，原理上将晶体管T1至T8的极性交换，且同时改变用以读取地址线WL0至WL3的电位是可行的，依照相同的方式，原理上在读取之前连接对应位线至负供应电压，以及对应电位线6至正供应电压亦是可行的，这意指在可针对个别晶体管反转存储器状态。
在图3中对应图4电路图的设计中，最低层由两个扩散层1A、1B所形成，换句话说，较佳地是通过掺杂硅半导体层，以形成图4中晶体管T1至T8的半导体部分，该晶体管在本例中是作为场效晶体管。在其上实行地址线WL0至WL3，举例来说，其由多硅体形成，较佳地由高掺杂多晶硅所形成，且作为该晶体管T1至T8的栅极。举例来说，当一地址线处于负供应电压VSS时，位于各地址线下方的扩散层1A或1B的部分为非导体，如果对应地址线WL0至WL3处于正供应电压VDD，则位于各地址线下方的扩散层1A或1B的部分即会变成导体。
一第一金属层包含为金属部分形式的连接线2，其与电导体相连，该电导体通过金属触点3A至3J连接至该扩散层，且形成晶体管T1至T8的源极和漏极触点。如同上文所述，这些晶体管在设计中都是平衡的，意指没有固定的源极和漏极触点，该源极和漏极亦由图3设计中的晶体管所分开，因此该连接线2A和2B就代表了晶体管T1的源极和漏极触点，而连接线2B和2C就是晶体管T2的源极和漏极触点，该连接线2B因此成为晶体管T1和T2两者的触点。
一第二金属层包含位线BL0、BL1以及电位线6，该第一金属层由一适当绝缘体与第二金属层分开，举例来说，该绝缘体可为二氧化硅。
金属连接7(通孔)在所需点连接线2及电位线6，金属连接8(通孔)连接位线BL0和BL1与线2，该金属连接7和8以对应于所欲完成的程序化只读存储器所设置，尤其是如同右电位线6所示，金属部分2G至2J，其代表程序化至“1”的晶体管T6至T8的触点，连接该电位线6，以便这些金属部分处于一定义好的电位上。
此等设计亦称做“宽单元”结构，因为此处使用了相对较短的位线BL0和BL1-通过两晶体管在其它物质间同时使用共享连接线2-因此从图3观点来看就会有一个相对较宽的单元，此种实行尤其是适合在低电压延伸的只读存储器使用。而相反地位元线较地址线长的设计就称为“高单元”。
图3和图4所示的只读存储器有个缺点，亦即在个别存储器单元间或是位线之间可能会发生耦合，因此当“1”被读取时，相邻已程序化的“0”便能影响读取结果，这种耦合举例来说是因为位线的寄生电容的关系。
发明内容
因此，本发明的目的就是提供一种程序化一存储器装置的方法，以及一种对应的程序化存储器装置，借此耦合效应会减低或是完全移除。
该目的通过权利要求1的装置及权利要求11的方法所达成，而权利要求附属项则定义该装置或方法的优点或是较佳实施方式。
根据本发明所提供的一种存储器装置，该存储器装置包含一些存储器单元，每一存储器单元包含具有两个触点及一控制终端的一晶体管，该存储器装置还包含地址线、位线和至少一电位线，每一存储器单元被分派由该地址线之一及该位线之一的组合，而每一晶体管的该控制终端则连接到个别分派的地址线，根据一第一存储器状态所程序化之一存储器单元，该晶体管的该两触点之一与个别分派的位线连接，而该晶体管的该两个触点的另一个就与电位线连接。同时，至少提供一存储器单元，其依据一第二存储器状态程序化，亦即个别晶体管的触点并未与位线或是电位线连接，该存储器装置尤其是可作为一只读存储器或是称作ROM。
举例来说，该第一存储器状态可对应一逻辑状态”0”，而该第二存储器状态可对应一逻辑状态“1”。因此，依据该第二存储器状态程序化的晶体管触点，通常不会连接至地址线之一，也不会连接至至少一电位线，亦即他们是“浮动的”。这些浮动已经证实与存储器功能化的损伤无关，且相反地还帮助减少位线的电容，因此介于不同存储器单元间的串音危险就可减少。
为了以较短的位线完成更压缩的装置，至少两该存储器单元的晶体管较佳地具有共享的触点。
能完成依据该第一存储器状态的该存储器单元其中之一程序化的连结，较佳地是金属连接，其在该存储器装置的制造期间所制成。
多个存储器单元较佳地分派于一矩阵中，其上具有地址线以一方向排列，而位线的方向则与该地址线方向垂直，在这种设计下，较佳地提供数个电位线，其以平行该位线装置，且以交错方式分派，每两个相邻位线因此利用介于其间的电位线互相保护，而介于位线之间的串音便可借此避免。
举例来说，该至少一电位线可处于一负供应电压或是一地线电位，但亦可为所谓的虚拟线，其仅能在读取操作之前立即地带来所需的电位。
根据本发明的方法，对应所叙述用以程序化一根据该第一存储器状态的存储器单元其中之一的装置，该晶体管的两触点的一个连接至位线之一，而该晶体管的两触点的另一个则连接至至少一电位线，而同时在程序化至少一根据该第二存储器状态的存储器单元时，则不会建立额外的连接。
该目的通过权利要求1的装置及权利要求11的方法所达成，而权利要求附属项则定义该装置或方法的优点或是较佳实施方式。
根据本发明所提供的一种存储器装置，该存储器装置包含一些存储器单元，每一存储器单元包含具有两个触点及一控制终端的一晶体管，该存储器装置还包含地址线、位线和至少一电位线，每一存储器单元被分派由该地址线之一及该位线之一的组合，而每一晶体管的该控制终端则连接到个别分派的地址线，根据一第一存储器状态所程序化之一存储器单元，该晶体管的该两触点之一与个别分派的位线连接，而该晶体管的该两个触点的另一个就与电位线连接。同时，至少提供一存储器单元，其依据一第二存储器状态程序化，亦即个别晶体管的触点并未与位线或是电位线连接，该存储器装置尤其是可作为一只读存储器或是称作ROM。
举例来说，该第一存储器状态可对应一逻辑状态”0”，而该第二存储器状态可对应一逻辑状态“1”。因此，依据该第二存储器状态程序化的晶体管触点，通常不会连接至地址线之一，也不会连接至至少一电位线，亦即他们是“浮动的”。这些浮动已经证实与存储器功能化的损伤无关，且相反地还帮助减少位线的电容，因此介于不同存储器单元间的串音危险就可减少。
为了以较短的位线完成更压缩的装置，至少两该存储器单元的晶体管较佳地具有共享的触点。
能完成依据该第一存储器状态的该存储器单元其中之一程序化的连结，较佳地是金属连接，其在该存储器装置的制造期间所制成。
多个存储器单元较佳地分派于一矩阵中，其上具有地址线以一方向排列，而位线的方向则与该地址线方向垂直，在这种设计下，较佳地提供数个电位线，其以平行该位线装置，且以交错方式分派，每两个相邻位线因此利用介于其间的电位线互相保护，而介于位线之间的串音便可借此避免。
举例来说，该至少一电位线可处于一负供应电压或是一地线电位，但亦可为所谓的虚拟线，其仅能在读取操作之前立即地带来所需的电位。
根据本发明的方法，对应所叙述用以程序化一根据该第一存储器状态的存储器单元其中之一的装置，该晶体管的两触点的一个连接至位线之一，而该晶体管的两触点的另一个则连接至至少一电位线，而同时在程序化至少一根据该第二存储器状态的存储器单元时，则不会建立额外的连接。
附图说明
本发明将更进一步地基于一较佳实施例并参照附图描述，其中
图1所示为根据本发明的一存储器装置设计图；
图2所示为对应于图1装置的一电路图；
图3所示为已知的只读存储器的一设计；以及
图4所示为对应于图3设计的一电路图。
图1所示为根据本发明的一存储器装置设计图；
图2所示为对应于图1装置的一电路图；
图3所示为已知的只读存储器的一设计；以及
图4所示为对应于图3设计的一电路图。
具体实施方式
图1所示为一根据本发明的只读存储器或是ROM的较佳实施例的设计，图2所示为其相对应的电路图。
如同本发明的目的尤其是关于在本说明书的前言部分所提及，图3及图4所描述的存储器装置的改进，因此本存储器装置的实施例的基础构造便与在本说明书前言部分所述的只读存储器一致，在这两种只读存储器中，相同的组件会标示相同的附图标记，关于这些组件的功能和体现，说明书的前言部分的解释相同地亦适用。
如同说明书前言部分所示的只读存储器，根据本实施例的只读存储器包含八个存储器单元、其排成两行，每行四个存储器单元，且由晶体管T1至T8组成，就如同图2的电路图所示。当然在实作上，只读存储器包含了相当多此类的存储器单元，其可排成更多的行列，且亦可以数层互相覆盖。
在本实施例中，图2所示的晶体管T1至T8为场效晶体管，但原则上使用其它形式的晶体管亦是可行的，晶体管T1至T8的栅极终端连接至图2的地址线WL0至WL3，亦即两个晶体管各被分派一地址线。晶体管T1至T8的源极和漏极触点连接至连接线2A至2J，如果没有特别指定连接线的话，这些连接线2A至2J在下文中全部简化成“连接线2”。
晶体管T1至T8在设计中是平衡的，意指源极和漏极触点是可交换的，连接线2B至2D以及2G至2I各被分派给两个晶体管，如同图2所示，其中每一晶体管之一触点与个别连接线连接。
此外，更提供两位线BL0至BL1及两电位线VSS0和VSS1，相对于说明书前言部分所述的只读存储器，这些线为电位线，其经常处于负供应电压VSS。然而，原则上，图3和图4的已知只读存储器的虚拟电位线亦可使用。
连接线2不是与电位线VSS0、VSS1其中之一相连，就是与位线BL0、BL1其中之一相连，不然就是与两种线都不相连。根据本发明，连接线2H、2I和2J不与电位线VSS1相连，也不会与位线BL1相连，因此与图4所示的对应线相比，其为浮动的，位线的寄生电容因而可降低，介于相邻存储器单元产生串音的危险也因此减少。
在本实施例中，包含晶体管T1、T2、T4和T5的存储器单元程序化为逻辑状态“0”，而其它存储器单元则程序化为逻辑状态“1”。
举例来说，为了读取包含晶体管T1的存储器单元，位线B10设定为一正供应电压VDD(对应于逻辑状态“1”)。接着，该地址线WL0从其闲置状态，亦即处于负供应电压VSS，切换至正供应电压VDD，这使得晶体管T1(以及晶体管T5)变成导体，且因此一电流可在介于供应电压VSS0和位线BL0之间，在连接线2A、晶体管T1和连接线2B上流动。位线BL0因此由对应为逻辑状态“0”的负供应电压漏出，其相对于包含晶体管T1的存储器单元的程序化状态。
相反地，举例来说，如果包含晶体管T7的存储器单元被读取，则位线BL1会对应地设定为VDD。地址线WL2接着会由负供应电压VSS切换至正供应电压VDD，使得晶体管T7变为导体。然而，不会有电流在结余供应电压VSS1和位线BL1之间流动，因为连接线2H和2I是浮动的。位线BL1因此依然处于对应于逻辑状态“1”的电位VDD，其相对于包含晶体管T7的存储器单元的程序化状态。
图1所示为相对于图2的电路图的设计图，该设计包含扩散层1A、1B、一第一金属层，其中连接线2以金属部分的形式装配，以及地址线WL0至WL3，其较佳地以多晶硅制成，连接线2以金属连接(通孔)3(3A至3J)连接至扩散层1A或1B。这些组件与已经在说明书之前言部分参照图3所详细描述的组件一致，而在该处的描述亦适用于根据本发明的实施方式。
在一第二金属层，电位线VSS和VSS1以及位线BL0和BL1，以垂直于地址线WL0至WL3的方式排列。与图3所示的已知只读存储器相反，电位线VSS0、VSS1和位线BL0、BL1交错排列，此优点在于位线BL0和BL1彼此更进一步分离，而位于其间的电位线VSS1造成BL0和BL1彼此的护卫效应，因此介于位于线之间产生串音的危险便因此大大的减低。
电位线VSS0和VSS1通过金属触点4A、4C、4D及4F的电导体分别与连接线2A、2C、2D和2F连接，位线BL0和BL1更以金属触点5B、5E和5G的电导体与连接线2B、2E和2G连接，因此图2所示的电路图便可由图1的设计实行。尤其相对于已知技术，连接线2H、2I及2J为浮动，亦即其不与电位线VSS1连接，亦不与位线BL1相连，这会导致位线BL1的低寄生电容，而因此介于相邻存储器单元之间的串音现象便会降低。
在此所描述的只读存储器当然仅作为范例参考，因此可以不同方式修改和改造。举例来说，其便可实现在以其它半导体为基础的存储器模块，而非以硅为基础的存储器模块。地址线WL0至WL3原则上亦可以金属制成，而非以多晶硅制成。如同说明书在前言部分对照图3和图4所述，极性是可交换的，因此程序化成逻辑状态“0”的存储器单元可程序化成逻辑状态“1”，反过来亦可。最终，本发明的概念转成其它非只读存储器的存储器装置在原则上亦是可行的，对于可重复程序化的模块，固定的金属连接4A至4F以及5B至5G可由可切换或可调整连接所取代。
如同本发明的目的尤其是关于在本说明书的前言部分所提及，图3及图4所描述的存储器装置的改进，因此本存储器装置的实施例的基础构造便与在本说明书前言部分所述的只读存储器一致，在这两种只读存储器中，相同的组件会标示相同的附图标记，关于这些组件的功能和体现，说明书的前言部分的解释相同地亦适用。
如同说明书前言部分所示的只读存储器，根据本实施例的只读存储器包含八个存储器单元、其排成两行，每行四个存储器单元，且由晶体管T1至T8组成，就如同图2的电路图所示。当然在实作上，只读存储器包含了相当多此类的存储器单元，其可排成更多的行列，且亦可以数层互相覆盖。
在本实施例中，图2所示的晶体管T1至T8为场效晶体管，但原则上使用其它形式的晶体管亦是可行的，晶体管T1至T8的栅极终端连接至图2的地址线WL0至WL3，亦即两个晶体管各被分派一地址线。晶体管T1至T8的源极和漏极触点连接至连接线2A至2J，如果没有特别指定连接线的话，这些连接线2A至2J在下文中全部简化成“连接线2”。
晶体管T1至T8在设计中是平衡的，意指源极和漏极触点是可交换的，连接线2B至2D以及2G至2I各被分派给两个晶体管，如同图2所示，其中每一晶体管之一触点与个别连接线连接。
此外，更提供两位线BL0至BL1及两电位线VSS0和VSS1，相对于说明书前言部分所述的只读存储器，这些线为电位线，其经常处于负供应电压VSS。然而，原则上，图3和图4的已知只读存储器的虚拟电位线亦可使用。
连接线2不是与电位线VSS0、VSS1其中之一相连，就是与位线BL0、BL1其中之一相连，不然就是与两种线都不相连。根据本发明，连接线2H、2I和2J不与电位线VSS1相连，也不会与位线BL1相连，因此与图4所示的对应线相比，其为浮动的，位线的寄生电容因而可降低，介于相邻存储器单元产生串音的危险也因此减少。
在本实施例中，包含晶体管T1、T2、T4和T5的存储器单元程序化为逻辑状态“0”，而其它存储器单元则程序化为逻辑状态“1”。
举例来说，为了读取包含晶体管T1的存储器单元，位线B10设定为一正供应电压VDD(对应于逻辑状态“1”)。接着，该地址线WL0从其闲置状态，亦即处于负供应电压VSS，切换至正供应电压VDD，这使得晶体管T1(以及晶体管T5)变成导体，且因此一电流可在介于供应电压VSS0和位线BL0之间，在连接线2A、晶体管T1和连接线2B上流动。位线BL0因此由对应为逻辑状态“0”的负供应电压漏出，其相对于包含晶体管T1的存储器单元的程序化状态。
相反地，举例来说，如果包含晶体管T7的存储器单元被读取，则位线BL1会对应地设定为VDD。地址线WL2接着会由负供应电压VSS切换至正供应电压VDD，使得晶体管T7变为导体。然而，不会有电流在结余供应电压VSS1和位线BL1之间流动，因为连接线2H和2I是浮动的。位线BL1因此依然处于对应于逻辑状态“1”的电位VDD，其相对于包含晶体管T7的存储器单元的程序化状态。
图1所示为相对于图2的电路图的设计图，该设计包含扩散层1A、1B、一第一金属层，其中连接线2以金属部分的形式装配，以及地址线WL0至WL3，其较佳地以多晶硅制成，连接线2以金属连接(通孔)3(3A至3J)连接至扩散层1A或1B。这些组件与已经在说明书之前言部分参照图3所详细描述的组件一致，而在该处的描述亦适用于根据本发明的实施方式。
在一第二金属层，电位线VSS和VSS1以及位线BL0和BL1，以垂直于地址线WL0至WL3的方式排列。与图3所示的已知只读存储器相反，电位线VSS0、VSS1和位线BL0、BL1交错排列，此优点在于位线BL0和BL1彼此更进一步分离，而位于其间的电位线VSS1造成BL0和BL1彼此的护卫效应，因此介于位于线之间产生串音的危险便因此大大的减低。
电位线VSS0和VSS1通过金属触点4A、4C、4D及4F的电导体分别与连接线2A、2C、2D和2F连接，位线BL0和BL1更以金属触点5B、5E和5G的电导体与连接线2B、2E和2G连接，因此图2所示的电路图便可由图1的设计实行。尤其相对于已知技术，连接线2H、2I及2J为浮动，亦即其不与电位线VSS1连接，亦不与位线BL1相连，这会导致位线BL1的低寄生电容，而因此介于相邻存储器单元之间的串音现象便会降低。
在此所描述的只读存储器当然仅作为范例参考，因此可以不同方式修改和改造。举例来说，其便可实现在以其它半导体为基础的存储器模块，而非以硅为基础的存储器模块。地址线WL0至WL3原则上亦可以金属制成，而非以多晶硅制成。如同说明书在前言部分对照图3和图4所述，极性是可交换的，因此程序化成逻辑状态“0”的存储器单元可程序化成逻辑状态“1”，反过来亦可。最终，本发明的概念转成其它非只读存储器的存储器装置在原则上亦是可行的，对于可重复程序化的模块，固定的金属连接4A至4F以及5B至5G可由可切换或可调整连接所取代。