同步扫描使能条件预充CMOS触发器

摘要

同步扫描使能条件预充CMOS触发器属于扫描和使能触发器领域，其特征在于，本发明是在现有的条件预充结构和低电压摆幅时钟信号驱动的触发器上，对第一级锁存器在结构上作了简化，减少了一个额外的高压电源，在第二级锁存器用两个独立的电路参数相同单时钟相位锁存器组成，保证了输出波形对称，同时还加了一个有使能控制和扫描测试功能的扫描控制电路。同时提出了单端输出和同步复位两种变形结构的CMOS触发器。在相同测试条件下，本发明可节省高于30％的功耗，而且电路面积较小，电路延时性能也得到明显改善。

权利要求

1.同步扫描使能条件预充CMOS触发器，其特征在于，它含有：

第一级锁存器，含有：

第1“或”逻辑电路，包含有两个衬底互连后接地的第8NMOS(MN8)管和第9NMOS(MN9)管，所述第9NMOS(MN9)管的栅、源两极同时接第1中间节点(DI)；第8NMOS(MN8)管的源极接时钟信号(CLK)，栅极接第2中间节点(Db)；

第2“或”逻辑电路，包含有两个衬底互连后接地的第10NMOS(MN10)管和第11NMOS(MN11)管，所述第11NMOS(MN11)管的源栅两极同时接所述第2中间节点(Db)；所述第10NMOS(MN10)管的源极接所述时钟信号(CLK)，而栅极接所述第1中间节点(DI)；

第1PMOS(MP1)管，该管的源极和衬底共同接电源电压(VDD)，而栅极则与第1“或”逻辑电路中所述第8NMOS(MN8)管和第9NMOS(MN9)管的漏极相连；

第2PMOS(MP2)管，该管的源极和衬底相连后接电源电压(VDD)，而栅极则与第2“或”逻辑电路中所述第10NMOS(MN10)管和第11NMOS(MN11)管的漏极相连；

第3PMOS(MP3)管，该管的源极和衬底共同接电源电压(VDD)；

第4PMOS(MP4)管，该管的源极和衬底共同接电源电压(VDD)；

第6NMOS(MN6)管，该管的源极同时和所述第1PMOS(MP1)管和第3PMOS(MP3)管的漏极、第4PMOS(MP4)管的栅极相连，构成第3中间节点(X)；所述第6NMOS(MN6)管的栅极同时和所述第2PMOS(MP2)管和第4PMOS(MP4)管的漏极、第3PMOS(MP3)管的栅极相连，构成第4中间节点(Y)；所述第6NMOS(MN6)管的衬底接地；

第7NMOS(MN7)管，该管的源极和所述第4中间节点(Y)相连，栅极和所述第3中间节点(X)相连，衬底接地；

第2NMOS(MN2)管，该管的源极和所述第6NMOS(MN6)管的漏极相连，衬底接地；

第3NMOS(MN3)管，该管的源极和所述第7NMOS(MN7)管的漏极相连，衬底接地；

第1反相器(Φ1)，该反相器的输入端接所述第2NMOS(MN2)管的栅极后再连接所述第1中间节点(DI)，而该反相器的输出端连接所述第3NMOS(MN3)管的栅极后再连接所述第2中间节点(Db)；

第1NMOS(MN1)管，该管的源极同时和所述第2NMOS(MN2)管和第3NMOS(MN3)管的漏极相连，栅极接所述时钟信号(CLK)，漏极和衬底都接地；

第二级锁存器，含有：

第一单时钟相位锁存器，含有第5PMOS(MP5)管，第4NMOS(MN4)管以及第12NMOS(MN12)管，其中：第5PMOS(MP5)管，该管的栅极接所述的第4中间节点(Y)，衬底和源极相连后接电源电压(VDD)；第4NMOS(MN4)管，该管的栅极接所述的第4中间节点(Y)，源极接所述第5PMOS(MP5)管的漏极，衬底接地；第12NMOS(MN12)管，该管的栅极接所述时钟信号(CLK)，源极接所述第4NMOS(MN4)管的漏极，衬底接地；

第二单时钟相位锁存器，含有第6PMOS(MP6)管，第5NMOS(MN5)管以及第13NMOS(MN13)管，其中：第6PMOS(MP6)管，该管的栅极接所述第3中间节点(X)，衬底和源极相连后接电源电压(VDD)；第5NMOS(MN5)管，该管的栅极接所述的第3中间节点(X)，源极接所述第6PMOS(MP6)管的漏极，衬底接地；第13NMOS(MN13)管，该管的栅极接所述时钟信号(CLK)，源极接所述第5NMOS(MN5)管的漏极，衬底接地；

电位保持单元，由第2反相器(Φ2)和第3反相器(Φ3)经过首尾并接而成，所述第2反相器(Φ2)的输出端与所述第3反相器(Φ3)的输入端、所述第4NMOS(MN4)管的源极相连，形成第6中间节点(QI)；所述第3反相器(Φ3)的输出端与所述第2反相器(Φ2)的输入端、第5NMOS(MN5)管的源极相连，形成第5中间节点(QNI)；

两个输出反相器分别记为第4反相器(Φ4)和第5反相器(Φ5)，所述第4反相器(Φ4)的输入端与所述第3反相器(Φ3)的输出端相连，而所述第4反相器(Φ4)的输出端则为所述触发器的第2输出信号(Qb)；所述第5反相器(Φ5)的输入端与所述第2反相器(Φ2)的输出端相连，而所述第5反相器(Φ5)的输出端则为所述触发器的第1输出信号(Q)；

扫描控制电路，含有：

使能控制电路，含有第1CMOS传输门(EPM1)，第2CMOS传输门(EPM2)以及第6反相器(Φ6)，其中：第1CMOS传输门(EPM1)，含有第9PMOS(MP9)管和第16NMOS(MN16)管，所述第9PMOS(MP9)管和第16NMOS(MN16)管的源极相连后接所述第5中间节点(QNI)，而漏极相连后作为所述第1CMOS传输门(EPM1)的输出端；第2CMOS传输门(EPM2)，含有第17NMOS(MN17)管和第10PMOS(MP10)管，所述第17NMOS(MN17)管和第10PMOS(MP10)管的源极相连后接第1输入数据信号(D)，而两管漏极相连后作为所述第2CMOS传输门(EPM2)的输出端；所述第1CMOS传输门(EPM1)的输出端和第2CMOS传输门(EPM2)的输出端相连后作为所述的使能控制电路的输出端；第6反相器(Φ6)，该反相器的输出端同时与第16NMOS(MN16)管的栅极以及第10PMOS(MP10)管的栅极相连，所述第6反相器(Φ6)的输入端同时与第9PMOS(MP9)管的栅极以及第17NMOS(MN17)管的栅极相连后接第2输入使能控制信号(E)；

扫描测试电路，含有第3CMOS传输门(TEPM1)，第4CMOS传输门(TEPM2)以及第7反相器(Φ7)，其中：第3CMOS传输门(TEPM1)，含有第7PMOS(MP7)管和第14NMOS(MN14)管，所述第7PMOS(MP7)管和第14NMOS(MN14)管的源极相连后接所述使能控制电路的输出端，而漏极相连后成为所述第3CMOS传输门(TEPM1)的输出端；第4CMOS传输门(TEPM2)，含有第8PMOS(MP8)管和第15NMOS(MN15)管，所述第8PMOS(MP8)管和第15NMOS(MN15)管的源极相连后接第3输入扫描测试信号(TI)，而漏极相连后成为所述第4CMOS传输门(TEPM2)的输出端；所述第3CMOS传输门(TEPM1)和第4CMOS传输门(TEPM2)的输出端相连成为所述扫描测试电路的输出端并连接到所述第1中间节点(DI)；第7反相器(Φ7)，该反相器的输出端同时和所述第14NMOS(MN14)管的栅极以及第8PMOS(MP8)管的栅极相连，而该反相器的输入端则同时与所述第7PMOS(MP7)管的栅极以及第15NMOS(MN15)管的栅极相连后接第4输入扫描测试控制信号(TE)。

2.根据权利要求1所述的同步扫描使能条件预充CMOS触发器，其特征在于：所述触发器是一个同步扫描使能、同步复位D触发器，所述触发器还含有：

同步复位电路，含有第5CMOS传输门(RNPM)，同步复位第19NMOS(MN19)管以及第8反相器(Φ8)，其中：第5CMOS传输门(RNPM)，含有第11PMOS(MP11)管和第18NMOS(MN18)管，所述第11PMOS(MP11)管和第18NMOS(MN18)管的源极相连后接所述使能控制电路的输出端，所述第11PMOS(MP11)管和第18NMOS(MN18)管的漏极相连后接所述扫描测试电路中第3CMOS传输门(TEPM1)中的第7PMOS(MP7)管和第14NMOS(MN14)管的源极；同步复位第19NMOS(MN19)管，该管的衬底和漏极同时接地；第8反相器(Φ8)，该反相器的输出端同时和所述第5CMOS传输门(RNPM)中的第11PMOS(MP11)管的栅极、所述同步复位第19NMOS(MN19)管的栅极相连，而该第8反相器(Φ8)的输入端同时和所述第5CMOS传输门(RNPM)中的第18NMOS(MN18)管的栅极、所述同步复位第19NMOS(MN19)管的源极相连后接第5输入同步复位信号(RN)。

说明书

技术领域

“同步扫描使能条件预充CMOS触发器”直接应用的技术领域是低功耗触发器电路设计。所提出电路是一类适用于低功耗要求电路的具有扫描、使能逻辑功能的CMOS触发器电路单元。

背景技术

随着CMOS集成电路制造工艺的进步，集成电路的规模和复杂性日益增大，集成电路的功耗和散热问题越来越得到来自工业界和学术界的重视。基于目前的集成电路设计风格，在大规模数字电路系统中，时钟网络消耗的能量占整个电路总耗能的比例一直居高不下；其中，电路工作状态下，消耗在时钟互连线网和时序电路单元(触发器：Flip-Flop)的能量又成为时钟网络能耗的重要来源，并且二者的功耗比例有不断增加的趋势(见文献David E.Duarte，N.Vijaykrishnan，and Mary Jane Irwin，“A Clock Power Model to Evaluate Impact of Architecturaland Technology Optimizations”，IEEE Transactions on Very Large Scale Integration(VLSI)Systems，vol.10，no.6，pp.844-855，December 2002.)。
在大规模集成电路的设计中，经常用到带有扫描测试和使能功能的触发器。使能端的作用是当使能端E为高电平时，电路实现D触发器的基本功能；当E为低电平时，电路不工作。而扫描端的作用是当测试使能端TE为低电平时，电路实现D触发器的功能；当测试使能端为高电平时，电路实现测试信号TI到输出端的通路，可用于测试电路的功能。可使能的触发器可以控制触发器工作与否，增加了电路设计的灵活性；可测试的触发器在系统的插入测试以及故障检测领域有着广泛的应用。因此带使能测试功能的触发器的功耗和延时性能在集成电路领域也越来越受到关注。
CMOS集成电路的功耗来源主要有动态功耗、静态功耗、短路电流功耗和泄漏电流功耗。其中动态功耗占主要部分。在一定电路性能约束下，CMOS集成电路某节点的动态功耗PDynamic是该节点负载电容CL、电源电压VDD和该节点的电压摆幅VSwing的函数，即：
PDynamic＝CLVDDVSwingfα                (1)
其中，f为电路的工作频率，α为信号活性。从式(1)中可见，减小α、CL、VDD和VSwing均可以减小电路的动态功耗。区别于数据信号线网，时钟信号线网具有大互连线寄生电容和高信号活性的特点，通过降低时钟信号线网的电压信号摆幅VSwing可以在保证电路性能的条件下减小时钟互连线上消耗的能量。
触发器电路单元广泛应用于集成电路设计。如图1所示是同步扫描使能触发器电路单元示意图。如图2所示为具有相同逻辑功能的广泛应用在数字电路标准单元库设计中的传统的触发器电路单元FFSEDHD1X的基本电路结构，这里以VeriSilicon 0.15μm工艺数字标准单元库中互补输出、上升沿触发的同步扫描使能触发器电路单元FFSEDHD1X为例说明(见文献“SPICEModel of 0.15um Generic(1.5V/3.3V)1P7M Process”Document number：GSMC_L015S7G0_SPI_V1.3&“VeriSilicon GSMC 0.15μm High-Density Standard CellLibrary Databook”)。这种电路结构的主要特点是基本触发器结构比较简单，但是其扫描测试端和使能端的加入相对复杂，同时由于每一次时钟信号翻转都会引起电路内部节点的翻转，电路功耗比较大。H.Kawaguchi提出一种可以采用低电压摆幅时钟信号驱动的触发器电路RCSFF(见文献H.Kawaguchi and T.Sakurai：“A Reduced Clock-Swing Flip-Flop(RCSFF)for63％Power Reduction”，IEEE JOURNAL OF SOLID-STATE CIRCUITS，VOL.33，NO.5，MAY1998，PP.807-811.)，但是这种电路的问题是在每一次时钟信号低电平时，都会对电路内部节点预充电，会造成额外的能量消耗。在RCSFF电路的基础上，Y.Zhang提出一种条件预充结构的低电压摆幅时钟信号驱动的触发器电路SAFF_CP(见文献Y.Zhang，H.Yang，and H.Wang，“Low clock-swing conditional-precharge flip-flop for more than 30％power reduction，”Electron.Lett.，vol.36，no.9，pp.785-786，Apr.2000.)，如图3所示。这种触发器电路的最大特点是在保持电路工作在低电压摆幅条件下的同时，如果触发器电路输入端在时钟信号低电平时保持不变，电路不会在时钟信号低电平期间对其内部节点预充电。这一技术的采用，极大的降低了触发器电路本身的功耗，使得即使采用正常的全摆幅时钟信号，电路的功耗相比于传统触发器仍然有明显改善。但是，SAFF_CP电路存在的问题是，由于输出锁存器电路采用了交叉耦合NAND2(NAND2：二输入端与非门)结构，造成触发器电路输出端上升沿延时和下降沿延时极不对称，给电路单元的使用带来了潜在的问题。
如图4所示为交叉耦合NAND2锁存器电路。以Vouta输出端为例，当Vina为低电平‘0’，同时Vinb为高电平‘1’时，信号经过与非门NAND2_a，使得Vouta产生上升沿翻转；当Vina为高电平‘1’，同时Vinb为低电平‘0’时，Vouta不会立刻产生翻转，而是要等到Voutb首先翻转到高电平‘1’，之后才会在Vouta产生下降沿翻转。由此可见，对于采用交叉耦合NAND2锁存器电路作为输出端的SAFF_CP电路，输出端信号产生下降沿翻转总会比产生上升沿翻转多出一个门的延时，因此产生了电路上升沿延时和下降沿延时不对称的问题。
传统触发器中扫描端和使能端采用三态门输入，如图5所示。这种结构的优点在于逻辑功能直观明确，实现简单，但是相对来说晶体管数目较多(每个三态门由四个晶体管组成)，同时为了保证驱动能力和延时性能，晶体管的尺寸通常比较大。这就带来了面积和功耗的增加。

发明内容

本发明的目的是在现有的条件预充结构的低电压摆幅时钟信号驱动的触发器电路即SAFF_CP电路的基础上作一定的改进，提出一种基于此结构的输出端信号下降沿翻转和上升沿翻转时其延时对称且建立时间很小的低功耗同步扫描使能条件预充CMOS触发器，并且扫描端和使能端改用尺寸较小、晶体管数目较少的传输门输入，如图6所示。
本发明的特征在于，它含有：
第一级锁存器，含有：
第1“或”逻辑电路，包含有两个衬底互连后接地的第8NMOS管和第9NMOS管，分别记为MN8、MN9管，所述第9NMOS管MN9管的栅、源两极同接来自于第1输入数据信号D的第1中间信号DI；该第8NMOS管的源极接时钟信号CLK，栅极接所述信号第1中间信号DI的反相信号，即为第2中间信号Db；
第2“或”逻辑电路，包含有两个衬底互连后接地的第10NMOS管和第11NMOS管，分别记为MN10、MN11管，所述第11NMOS管MN11管的源栅两极同接所述第2中间信号Db；所述第10NMOS管MN10管的源极接所述时钟信号CLK，而栅极接所述第1中间信号DI；
第1PMOS管，记为MP1管，该管的源极和衬底共同接电源电压VDD，而栅极则与第1“或”逻辑电路中所述第8NMOS管MN8和第9NMOS管MN9管的漏极相连；
第2PMOS管，记为MP2管，该管的源极和衬底相连后接电源电压VDD，而栅极则与第2“或”逻辑电路中所述第10NMOS管MN10和第11NMOS管MN11管的漏极相连；
第3PMOS管，记为MP3管，该管的源极和衬底共同接电源电压VDD；
第4PMOS管，记为MP4管，该管的源极和衬底共同接电源电压VDD；
第6NMOS管，记为MN6管，该管的源极同时和所述第1PMOS管MP1管和第3PMOS管MP3管的漏极、第4PMOS管MP4管的栅极相连，构成所述第一级锁存器的互补输出节点，记为第3中间节点X节点；所述第6NMOS管MN6管的栅极同时和所述第2PMOS管MP2和第4PMOS管MP4管的漏极、第3PMOS管MP3管的栅极相连，构成所述第一级锁存器的另一个互补输出节点，记为第4中间节点Y节点；所述第6NMOS管MN6管的衬底接地；
第7NMOS管，记为MN7管，该管的源极和所述第4中间节点Y相连，栅极和所述第3中间节点X相连，衬底接地；
第2NMOS管，记为MN2管，该管的源极和所述第6NMOS管MN6管的漏极相连，衬底接地；
第3NMOS管，记为MN3管，该管的源极和所述第7NMOS管MN7管的漏极相连，衬底接地；
第1反相器，记为Φ1，该反相器的输入端接所述第2NMOS管MN2管的栅极后再连接所述第1中间信号DI，而该反相器的输出端连接所述第3NMOS管MN3管的栅极，提供所述第2中间信号Db；
第1NMOS管，记为MN1管，该管的源极同时和所述第2NMOS管MN2管和第3NMOS管MN3管的漏极相连，栅极接所述时钟信号CLK，漏极和衬底都接地；
第二级锁存器，含有：
第一单时钟相位锁存器，含有第5PMOS管MP5，第4NMOS管MN4以及第12NMOS管MN12，其中：第5PMOS管，记为MP5管，该管的栅极接所述的第4中间节点Y，衬底和源极相连后接电源电压VDD；第4NMOS管，记为MN4管，该管的栅极接所述的第4中间节点Y，源极接所述第5PMOS管MP5管的漏极，衬底接地；第12NMOS管，记为MN12管，该管的栅极接所述时钟信号CLK，源极接所述第4NMOS管MN4管的漏极，衬底接地；
第二单时钟相位锁存器，含有第6PMOS管MP6，第5NMOS管MN5以及第13NMOS管MN13，其中：第6PMOS管，记为MP6管，该管的栅极接所述第3中间节点X，衬底和源极相连后接电源电压VDD；第5NMOS管，记为MN5管，该管的栅极接所述的第3中间节点X，源极接所述第6PMOS管MP6管的漏极，衬底接地；第13NMOS管，记为MN13管，该管的栅极接所述时钟信号CLK，源极接所述第5NMOS管MN5管的漏极，衬底接地；
电位保持单元，由两个反相器第2反相器Φ2、第3反相器Φ3经过首尾并接而成，所述第2反相器Φ2的输出端与所述第3反相器Φ3的输入端、所述第4NMOS管MN4管的源极相连；所述第3反相器Φ3的输出端与所述第2反相器Φ2的输入端、第5NMOS管MN5管的源极相连；
两个输出反相器分别记为第4反相器Φ4、第5反相器Φ5，所述第4反相器Φ4的输入端与所述第3反相器Φ3的输出端即第5中间节点QNI相连，而所述第4反相器Φ4则输出所述触发器的第2输出信号Qb；所述第5反相器Φ5的输入端与所述第2反相器Φ2的输出端即第6中间节点QI相连，而所述第5反相器Φ5则输出所述触发器的第1输出信号Q；扫描控制电路，含有：
使能控制电路，含有第1CMOS传输门EPM1，第2CMOS传输门EPM2以及第6反相器Φ6，其中：第1CMOS传输门，记为EPM1，含有第9PMOS管MP9和第16NMOSMN16管，所述第9PMOS管和第16NMOS的源极相连后接所述第5中间节点QNI，而漏极相连后作为所述第1CMOS传输门的输出端；第2CMOS传输门，记为EPM2，含有第17NMOS管MN17和第10PMOS管MP10，所述第17NMOS管和第10PMOS管的源极相连后接所述第1输入数据信号D，而漏极相连后作为所述第2CMOS传输门的输出端；所述第1CMOS传输门和第2CMOS传输门的两个输出端相连后即成为所述的使能控制电路的输出端；第6反相器，记为Φ6，该反相器Φ6的输出端同时与第1CMOS传输门中第16NMOS管的栅极以及第2CMOS传输门中第10PMOS管的栅极相连，所述第6反相器Φ6的输入端同时与所述第1CMOS传输门中第9PMOS管的栅极以及第2CMOS传输门中第17NMOS管的栅极相连后接第2输入使能控制信号E；
扫描测试电路，含有第3CMOS传输门(TEPM1)，第4CMOS传输门(TEPM2)以及第7反相器(Φ7)，其中：第3CMOS传输门，记为TEPM1，含有第7PMOS管MP7和第14NMOS管MN14，所述第7PMOS管和第14NMOS管的源极相连后接所述使能控制电路的输出端，而漏极相连后成为所述第3CMOS传输门的输出端；第4CMOS传输门，记为TEPM2，含有第8PMOS管MP8和第15NMOS管MN15，所述第8PMOS管和第15NMOS管的源极相连后接第3输入扫描测试信号TI，而漏极相连后成为所述第4CMOS传输门的输出端；再把所述第3、第4两个CMOS传输门的输出端相连成为所述扫描测试电路的输出端即所述第1中间信号DI的输出端；第7反相器，记为Φ7，该反相器Φ7的输出端同时和所述第3CMOS传输门中第14NMOS管的栅极以及第4CMOS传输门中第8PMOS管的栅极相连，而该反相器Φ7的输入端则同时与所述第3CMOS传输门中第7PMOS管的栅极以及第4CMOS传输门中第15NMOS管的栅极相连后接第4输入扫描测试控制信号TE。
根据同步扫描使能条件预充CMOS触发器的基本结构，同步扫描使能和同步复位条件预充CMOS触发器还含有：
同步复位电路，含有第5CMOS传输门RNPM，同步复位第19NMOS管MN19以及第8反相器Φ8，其中：第5CMOS传输门，记为RNPM，含有第11PMOS管MP11和第18NMOS管MN18，所述第11PMOS管和第18NMOS管的源极相连后接所述使能控制电路的输出端，而两管的漏极相连后接所述扫描测试电路中第3CMOS传输门即TEPM1中所含有的第7PMOS管和第14NMOS管的源极；同步复位第19NMOS管，记为MN19管，该管的衬底和漏极同时接地；第8反相器，记为Φ8，该反相器的输出端同时和所述第5CMOS传输门中的第11PMOS管的栅极、所述同步复位第19NMOS管MN19管的栅极相连，而该第8反相器Φ8的输入端同时和所述第5CMOS传输门中的第18NMOS管的栅极、所述同步复位第19NMOS管MN19管的源极相连后接第5输入同步复位信号RN。
本发明的有益效果是：与传统的具有相同逻辑功能的数字标准单元触发器电路FFSEDHD1X比较，本发明专利提出的FFSEDHD1X_SCB_FCS触发器同时具有如下性能优势：可以采用条件预充技术减小触发器电路本身功耗，并且触发器电路的输出端具有基本对称上升沿延时和下降沿延时。在相同的测试条件下，可以节省高于30％的功耗。并且逻辑功能完全正确，电路的复杂程度没有明显的增加(其中使能控制和扫描控制部分甚至比传统电路元件更少)，电路面积较小，电路延时也得到了明显的改善。所提出的电路技术非常适合作为数字电路标准单元并应用在低功耗集成电路设计中。

附图说明

图1.同步扫描使能触发器电路单元示意图，D为数据信号输入端，CLK为时钟信号输入端，E为使能端，TE为扫描测试端，TI为测试信号输入端，Q和Qb为互补信号输出端；
图2.VeriSilicon 0.15um工艺数字标准单元库中同步扫描使能、互补输出且上升沿触发的触发器FFSEDHD1X电路单元电路结构图；
图3.SAFF_CP触发器电路结构图；
图4.交叉耦合NAND2锁存器电路结构图；
图5.用三态门实现的扫描端和使能端控制电路；
图6.本发明所述的FFSEDHD1X_SCB_FCS触发器电路结构图；
图7.同步扫描使能、同步复位CMOS触发器FFSECRDHD1X_SCB_FCS单元示意图，RN为复位信号，低电平有效；
图8.FFSECRDHD1X_SCB_FCS触发器电路结构图。

具体实施方式

本发明解决其技术问题的技术方案是：本发明提出的同步扫描使能的条件预充触发器FFSEDHD1X_SCB_FCS，如图6所示。FFSEDHD1X_SCB_FCS触发器具有测试和使能功能，采用条件预充技术减小触发器电路本身功耗的特点，并且由于第一级锁存器的互补输出端分别连接到两个独立的并具有相同电路参数的单时钟相位锁存器上，可以保证FFSEDHD1X_SCB_FCS触发器的互补输出端Q和Qb都可以实现对称的上升沿延时和下降沿延时。相对于SAFF_CP触发器电路，FFSEDHD1X_SCB_FCS触发器中去掉了NMOS管MN6，可以大大改善电路的建立时间特性，同时电路结构更加简单，减少了一条额外的高电压电源线Vwell(给PMOS管MP1，MP2提供衬底偏置，Vwell＞VDD)，更加有利于电路的使用和设计。
FFSEDHD1X_SCB_FCS触发器采用由输入数据信号D、E、TE和TI产生的中间信号DI(当E有效TE无效时DI＝D)控制的条件预充控制电路完成对电路内部节点的条件预充过程，减小了触发器本身的功耗。区别于RCSFF触发器(见文献H.Kawaguchi and T.Sakurai：“AReduced Clock-Swing Flip-Flop(RCSFF)for 63％Power Reduction”′，IEEE JOURNAL OFSOLID-STATE CIRCUITS，VOL.33，NO.5，MAY 1998，PP.807-811.)，时钟信号CLK和数据信号DI组成或逻辑并连接到PMOS管MP1的栅极，同时时钟信号CLK和数据信号Db组成或逻辑并连接到PMOS管MP2的栅极。当CLK为高电平，MP1和MP2都截止，NMOS管MN1导通，如果此时输入数据信号DI为高电平，使得节点X放电，节点Y维持高电平不变。此时第二级锁存器被节点X和Y驱动，并且由于CLK为高电平，NMOS管MN4和MN5导通，使得触发器互补输出端Q为高电平，Qb为低电平。当CLK为低电平的同时，如果输入信号DI仍然保持高电平，MP1保持截止，不会对节点X进行预充电；此时，对于第二级锁存器，由于CLK为低电平，MN4和MN5截止，触发器的互补输出信号也会得到保持。当CLK为低电平的同时，如果输入信号DI翻转到低电平，MP1导通，对X节点预充电；并且当下一个时钟上升沿到来时，节点Y放电，节点X保持高电平并驱动第二级锁存器，使得触发器互补输出端Q为低电平，Qb为高电平。第一级锁存器的输出节点X和Y分别连接到两个独立的并具有相同电路参数的单时钟相位锁存器上，这种连接方法不仅可以保证当CLK为低电平时，触发器的互补输出端可以保持信号电平不变；同时，可以保证FFSEDHD1X_SCB_FCS触发器的互补输出端Q和Qb都可以实现对称的上升沿延时和下降沿延时。
此触发器电路还存在亚稳态效应。当输入数据信号DI在距离时钟信号上升沿很近处发生跳变时，会引起从时钟信号CLK到输出端Q或者Qb的延时大大增加，定义触发器电路的建立时间与增加的延时之和为亚稳态时间，亚稳态时间与一般情形下电路的延时之和为电路的总延时。对于一般的SAFF_CP触发器电路，电路的建立时间特性受到第一级锁存器预充电时间的限制。由于FFSEDHD1X_SCB_FCS触发器中去掉了图3中的NMOS管MN6，始终保持图3中的原MN6管两端截止，较快的完成充电过程，并且逻辑功能仍能保证正确。同时电路结构更加简单，减少了一条额外的高电压电源线Vwell(给PMOS管MP1，MP2提供衬底偏置，Vwell＞VDD)，更加有利于电路的使用和设计。通过电路的仿真结果可以发现，本发明提出的触发器FFSEDHD1X_SCB_FCS有比较优越的建立时间和亚稳态时间性能。
由于第二级锁存器可能出现三态(CLK为低电平时)，这种情况下会出现比较大的漏电流，影响功耗性能，因此在第二级锁存器输出端加上两个反相器组成的电位保持电路，有效地解决了这个问题，并且进一步改善了上升沿和下降沿的对称性。
使能和扫描控制电路采用传输门实现，如图6中所示。当E为高电平、TE为低电平时，D到DI的通路导通，实现基本触发器功能；E为低电平时，电路不工作；E、TE都为高电平时，TI到DI的通路导通，实现测试功能。基于条件预充结构的触发器是一种对称结构，其器件的尺寸相对较小，前级附加结构比较复杂，会使得前级的负载较大，对电路的功耗和延时性能影响比较严重。本发明的扫描测试和使能端的附加电路结构比较适合于基于条件预充结构的触发器，对功耗和延时的性能影响较小。
本发明的必要技术特征是：首先，电路采用由输入数据信号D、E、TE和TI产生的中间信号DI(当E有效TE无效时DI＝D)控制的条件预充控制电路完成对电路内部节点的条件预充过程，减小了触发器本身的功耗。第一级锁存器的条件预充过程配合第二级锁存器，保证电路在CLK为低电平并且不对X或者Y节点预充电时，触发器的互补输出端可以保持信号电平不变。第一级锁存器的输出节点X和Y分别连接到两个独立的并具有相同电路参数的单时钟相位锁存器上，这种连接方法可以保证FFSEDHD1X_SCB_FCS触发器的互补输出端Q和Qb都可以实现对称的上升沿延时和下降沿延时。相对于SAFF_CP触发器电路，由于FFSEDHD1X_SCB_FCS触发器中去掉了图3中的NMOS管MN6，始终保持图3中的原MN6管两端截止，较快的完成充电过程，并且逻辑功能仍能保证正确。同时电路结构更加简单，减少了一条额外的高电压电源线Vwell(给PMOS管MP1，MP2提供衬底偏置，Vwell＞VDD)，更加有利于电路的使用和设计。
为了比较本发明所提出的FFSEDHD1X_SCB_FCS触发器相对于传统的触发器FFSEDHD1X的性能特点，我们采用Verisilicon 1.5-V 0.15μm工艺，使用电路仿真工具HSPICE对两种电路结构进行了仿真比较分析。
表1所示为两种触发器电路延时性能、动态功耗和电路面积数据比较。电路动态功耗仿真中时钟信号输入CLK为100MHz，50％占空比方波信号(0V-1.5V)。数据信号输入D为20MHz，50％占空比方波信号(0V-1.5V)。TI与D相同，TE置为无效低电平，E置为有效高电平。触发器电路输出单端接20fF电容负载，另一端悬空。动态功耗、延时性能和面积数据单位分别为微瓦特(uW)、皮秒(ps)和微米(um)乘微米，即平方微米(um2)。
表1同步扫描使能触发器动态功耗、延时性能、电路面积比较

由上述数据的比较可以看出，本发明所采用的同步扫描使能条件预充触发器的结构与传统的数字标准单元的相应结构相比，在功耗上有较大的优势，同时延时和面积基本没有增加。具有这些性能的优势使得其很适合应用于低功耗大规模集成电路中。
基本结构的延伸
在FFSEDHD1X_SCB_FCS电路结构的基础上，增加一些简单的部分就可以实现具有其他不同功能的触发器，举例如下：
1.同步扫描使能、同步复位D触发器FFSEDCRHD1X_SCB_FCS：与FFSEDHD1X_SCB_FCS触发器相比，此电路加入了同步复位功能。为了实现同步复位，将复位信号RN加在了控制端使能和扫描电路模块之间，通过一个RN控制的传输门和下拉管实现其逻辑功能。RN为高电平时，RN控制的传输门导通，此时电路功能与FFSEDHD1X_SCB_FCS相同；RN为低电平时，下拉管MN19导通，保证传输门截止，输出被复位。由于RN加在控制输入模块，不需要等下一个时钟上升沿再复位，因而实现了同步复位功能。其单元示意图和电路结构图分别如图7、图8所示。
表3所示为FFSEDCRHD1X_SCB_FCS与FFSEDCRHD1X延时、功耗和面积的比较，测试条件除了相同端口与FFSEDHD1X_SCB_FCS电路相同外，还要加上RN复位信号，置为无效高电平。
表3同步扫描使能、同步复位触发器动态功耗、延时性能、电路面积比较