SMD任意倍增电路转让专利
申请号 : CN200510078583.0
文献号 : CN1710813B
文献日 : 2010-04-21
发明人 : 田岸光昭
申请人 : 恩益禧电子股份有限公司
摘要 :
本发明公开的倍增电路，输出将输入信号的频率可变倍增了的输出信号，包括：同步式延迟电路，其具备对输入信号的周期进行测量的周期测量用的延迟电路和延迟再现用的多个延迟电路，延迟再现用的多个延迟电路根据周期测量用的延迟电路测量出的周期，与倍增值对应而可变设定延迟时间，再现延迟时间；多路复用电路，其接受从所述同步式延迟电路输出的相位不同的多个信号后进行多路复用；以及控制电路，其按照设定倍增值，对周期测量用的延迟电路的延迟级数和延迟再现用的多个延迟电路的级数的设定进行可变设定；从多路复用电路输出与输入信号同步并将其频率倍增了的输出信号。
权利要求 :
1.一种倍增电路，其中输出对输入信号的频率进行过倍增的输出信号，倍增数可变，其特征在于，备有：周期测量用的第1延迟电路，其测量所述输入信号的周期；
第2延迟电路，其根据由所述第1延迟电路测量出的所述输入信号的周期，与倍增值对应而可变设定延迟时间，使所述输入信号按所述设定了的延迟时间延迟后将其输出；
第1多路复用电路，其对所述输入信号和所述第2延迟电路的输出信号进行多路复用后将其输出；
第3延迟电路，其根据由所述第1延迟电路测量出的所述输入信号的周期，与倍增值对应而可变设定延迟时间，使所述第1多路复用电路的输出信号按所述设定了的延迟时间延迟后将其输出；
第2多路复用电路，其对所述第1多路复用电路的输出信号和所述第3延迟电路的输出信号进行多路复用并将其输出；和控制电路，其按照设定倍增值，对所述第1至第3延迟电路的延迟级数之比进行可变设定。
2.根据权利要求1所述的倍增电路，其特征在于，
还备有一组或多组由以下第(n+1)延迟电路和第n多路复用电路构成的组，其中n＝3，4，5，…，第(n+1)延迟电路根据由所述第1延迟电路测量出的所述输入信号的周期，与倍增值对应而可变设定延迟时间，使第(n-1)多路复用电路的输出信号按所述设定了的延迟时间延迟而将其输出，第n多路复用电路对所述第(n-1)多路复用电路的输出信号和所述第(n+1)延迟电路的输出信号进行多路复用后将其输出。
3.根据权利要求1所述的倍增电路，其特征在于，在2倍增的情况下，所述第1至第3延迟电路的延迟时间之比设为4∶2∶1。
4.根据权利要求1所述的倍增电路，其特征在于，将所述输入信号的频率倍增过的输出信号，以设定倍增数的周期为单位，与所述输入信号同步。
5.一种倍增电路，其中输出对输入信号的频率进行了倍增的输出信号，倍增数可变，其特征在于，备有：周期测量用的第1延迟电路，其测量所述输入信号的周期；
第2延迟电路，其根据由所述第1延迟电路测量出的所述输入信号的周期，与倍增值对应而可变设定延迟时间，使所述输入信号按所述设定了的延迟时间延迟后将其输出；
第1多路复用电路，其对所述输入信号和所述第2延迟电路的输出信号进行多路复用后输出；
第3延迟电路，其根据由所述第1延迟电路测量出的所述输入信号的周期，与倍增值对应而可变设定延迟时间，使所述第1多路复用电路的输出信号按所述设定了的延迟时间延迟而将其输出；
第2多路复用电路，其对所述第1多路复用电路的输出信号和所述第3延迟电路的输出信号进行多路复用后输出；
第4延迟电路，其根据由所述第1延迟电路测量出的周期，与倍增值对应而可变设定延迟时间，将所述第2多路复用电路的输出信号延迟输出；
第3多路复用电路，其对所述第2多路复用电路的输出信号和所述第4延迟电路的输出信号进行多路复用后输出；和控制电路，其按照设定倍增值，对所述第1至第4延迟电路的延迟级数之比进行可变设定。
6.根据权利要求5所述的倍增电路，其特征在于，在3倍增的情况下，所述第1至第4延迟电路的延迟时间之比设为6∶3∶2∶1。
7.根据权利要求5所述的倍增电路，其特征在于，在4倍增的情况下，所述第1至第4延迟电路的延迟时间之比设为8∶4∶2∶1。
8.一种半导体装置，其特征在于，包括权利要求1-7中任一项所述的倍增电路。
说明书 :
技术领域
本发明涉及倍增电路，特别是涉及使用了同步式延迟电路的倍增电路。
背景技术
现有的倍增电路采用具备PLL(Phase Locked Loop)电路或DLL(DelayLocked Loop)电路的构成。众所周知，PLL电路构成为具备：相位比较器；把该相位比较器的比较结果变换为电压的充电泵；对该充电泵的输出进行滤波的环路滤波器；以及把该环路滤波器的直流电压作为控制电压来接受，根据控制电压使振荡频率可变的VCO(电压控制振荡器)，在VCO的输出端和相位比较器的输入端之间的反馈路上具备分频器，VCO的输出时钟信号由分频器进行分频而成的分频时钟信号由相位比较器与输入时钟信号进行相位比较。这样，使用了PLL电路的倍增电路具备相位比较器，由于进行输入信号波形和相位比较，在闩锁上需要时间。还有，作为使用延迟电路(DLL)并具备相位比较器的倍增电路，可以参照例如后述的专利文献1等的记载。
图7中表示现有的同步式延迟电路(Synchronous Mirror DelayCircuit(同步式镜像延迟电路)：又称为「SMD」)的构成的一个例子(参照后述的专利文献2)。如图7(a)所示，同步式延迟电路备有：输入外部时钟信号的输入缓冲器903(延迟时间＝td1)；由输入缓冲器虚拟件(dummy)905A(延迟时间＝td1)和时钟驱动器虚拟件905B(延迟时间＝td2)组成的虚拟延迟电路905；把来自虚拟延迟电路905的输出作为输入的延迟电路列901；在输入到延迟电路列901的时钟信号经过了1时钟周期份的时刻，通过未图示的转送电路而被转送，向延迟电路列901的反方向前进的延迟电路列902；以及接受来自延迟电路列902的输出的时钟驱动器904(延迟时间＝td2)。延迟电路列901是测量时钟信号的1时钟周期的周期测量用延迟电路。延迟电路列902是再现延迟电路列901测量过的延迟时间的延迟再现用延迟电路。
如图7(b)所示，外部时钟906(周期＝tCK)以时间tV＝tCK-(td1+td2)的量经过延迟电路列901，在延迟电路列902侧被转送，在tV期间，在延迟电路列901的反方向经过延迟电路列而被输出，从时钟驱动器904作为内部时钟907而被输出。从对输入缓冲器903的输入时刻起，在td1+td1+td2+2×{tCK-(td1+td2)}+td2＝2×tCK(2时钟周期)处输出内部时钟907。即，从同步式延迟电路列输出延迟了时钟周期tCK的2倍而与外部时钟信号906同步了的内部时钟信号907。
作为具备多个同步式延迟电路的延迟再现用延迟电路(图7(a)的902)的构成的倍增电路，也可以参照后述专利文献3等的记载。
【专利文献1】
特开平10-335994号公报(图1、图5)
【专利文献2】
特许第3434682号公报(图15)
【专利文献3】
特开平10-303713号公报(图1)
如上所述，使用了PLL电路或DLL电路的倍增电路具有反馈构成，具备相位比较器，为了进行输入信号波形和相位比较，在闩锁上需要时间，这是存在的问题点。
图7中表示现有的同步式延迟电路(Synchronous Mirror DelayCircuit(同步式镜像延迟电路)：又称为「SMD」)的构成的一个例子(参照后述的专利文献2)。如图7(a)所示，同步式延迟电路备有：输入外部时钟信号的输入缓冲器903(延迟时间＝td1)；由输入缓冲器虚拟件(dummy)905A(延迟时间＝td1)和时钟驱动器虚拟件905B(延迟时间＝td2)组成的虚拟延迟电路905；把来自虚拟延迟电路905的输出作为输入的延迟电路列901；在输入到延迟电路列901的时钟信号经过了1时钟周期份的时刻，通过未图示的转送电路而被转送，向延迟电路列901的反方向前进的延迟电路列902；以及接受来自延迟电路列902的输出的时钟驱动器904(延迟时间＝td2)。延迟电路列901是测量时钟信号的1时钟周期的周期测量用延迟电路。延迟电路列902是再现延迟电路列901测量过的延迟时间的延迟再现用延迟电路。
如图7(b)所示，外部时钟906(周期＝tCK)以时间tV＝tCK-(td1+td2)的量经过延迟电路列901，在延迟电路列902侧被转送，在tV期间，在延迟电路列901的反方向经过延迟电路列而被输出，从时钟驱动器904作为内部时钟907而被输出。从对输入缓冲器903的输入时刻起，在td1+td1+td2+2×{tCK-(td1+td2)}+td2＝2×tCK(2时钟周期)处输出内部时钟907。即，从同步式延迟电路列输出延迟了时钟周期tCK的2倍而与外部时钟信号906同步了的内部时钟信号907。
作为具备多个同步式延迟电路的延迟再现用延迟电路(图7(a)的902)的构成的倍增电路，也可以参照后述专利文献3等的记载。
【专利文献1】
特开平10-335994号公报(图1、图5)
【专利文献2】
特许第3434682号公报(图15)
【专利文献3】
特开平10-303713号公报(图1)
如上所述，使用了PLL电路或DLL电路的倍增电路具有反馈构成，具备相位比较器，为了进行输入信号波形和相位比较，在闩锁上需要时间，这是存在的问题点。
发明内容
因而，本发明的目的在于提供一种不采用PLL电路等反馈构成，输出与输入信号同步、倍增数可变的信号的倍增电路。
本申请所揭示的发明，为了达到上述目的，大致如下。
本发明的一个方面(侧面)所涉及的可变倍增电路，其输出对输入信号的频率进行倍增的输出信号，其中具备：同步式延迟电路，其包括对输入信号的周期进行测量的周期测量用的延迟电路和延迟再现用的多个延迟电路，上述延迟再现用的多个延迟电路根据上述周期测量用的延迟电路测量出的上述输入信号的周期，与倍增值对应而可变设定延迟时间，使上述输入信号延迟设定了的延迟时间后将其输出；多路复用电路，其接受从上述同步式延迟电路输出的相位不同的多个信号，并进行多路复用；以及控制电路，其按照设定倍增值，对上述周期测量用的延迟电路的延迟级数和上述延迟再现用的多个延迟电路的延迟级数之比进行可变设定；从上述多路复用电路输出使上述输入信号的频率倍增了的输出信号。
本发明的一个方面所涉及的可变倍增电路，其中备有：周期测量用的第1延迟电路，其测量上述输入信号的周期；第2延迟电路，其根据由上述第1延迟电路测量出的上述输入信号的周期，与倍增值对应而可变设定延迟时间，使上述输入信号按上述设定了的延迟时间延迟后将其输出；第1多路复用电路，其对上述输入信号和上述第2延迟电路的输出信号进行多路复用后将其输出；第3延迟电路，其根据由上述第1延迟电路测量出的上述输入信号的周期，与倍增值对应而可变设定延迟时间，使上述第1多路复用电路的输出信号按上述设定了的延迟时间延迟后将其输出；第2多路复用电路，其对上述第1多路复用电路的输出信号和上述第3延迟电路的输出信号进行多路复用并将其输出；以及控制电路，其按照设定倍增值，对上述第1至第3延迟电路的延迟级数之比进行可变设定。
在本发明中，也可以构成为还包括一组或多组由以下第(n+1)延迟电路和第n多路复用电路构成的组，其中n＝3，4，5，…，第(n+1)延迟电路根据由上述第1延迟电路测量出的上述输入信号的周期，与倍增值对应而可变设定延迟时间，使第(n-1)多路复用电路的输出信号按上述设定了的延迟时间延迟后将其输出；第n多路复用电路对上述第(n-1)多路复用电路的输出信号和上述第(n+1)延迟电路的输出信号进行多路复用并将其输出。
根据本发明，由于根据与使用周期测量用的延迟电路实测测量出的输入时钟周期，按照倍增值来设定延迟再现用的可变延迟电路的延迟设定值，故能生成与输入时钟同步的倍增信号。
本申请所揭示的发明，为了达到上述目的，大致如下。
本发明的一个方面(侧面)所涉及的可变倍增电路，其输出对输入信号的频率进行倍增的输出信号，其中具备：同步式延迟电路，其包括对输入信号的周期进行测量的周期测量用的延迟电路和延迟再现用的多个延迟电路，上述延迟再现用的多个延迟电路根据上述周期测量用的延迟电路测量出的上述输入信号的周期，与倍增值对应而可变设定延迟时间，使上述输入信号延迟设定了的延迟时间后将其输出；多路复用电路，其接受从上述同步式延迟电路输出的相位不同的多个信号，并进行多路复用；以及控制电路，其按照设定倍增值，对上述周期测量用的延迟电路的延迟级数和上述延迟再现用的多个延迟电路的延迟级数之比进行可变设定；从上述多路复用电路输出使上述输入信号的频率倍增了的输出信号。
本发明的一个方面所涉及的可变倍增电路，其中备有：周期测量用的第1延迟电路，其测量上述输入信号的周期；第2延迟电路，其根据由上述第1延迟电路测量出的上述输入信号的周期，与倍增值对应而可变设定延迟时间，使上述输入信号按上述设定了的延迟时间延迟后将其输出；第1多路复用电路，其对上述输入信号和上述第2延迟电路的输出信号进行多路复用后将其输出；第3延迟电路，其根据由上述第1延迟电路测量出的上述输入信号的周期，与倍增值对应而可变设定延迟时间，使上述第1多路复用电路的输出信号按上述设定了的延迟时间延迟后将其输出；第2多路复用电路，其对上述第1多路复用电路的输出信号和上述第3延迟电路的输出信号进行多路复用并将其输出；以及控制电路，其按照设定倍增值，对上述第1至第3延迟电路的延迟级数之比进行可变设定。
在本发明中，也可以构成为还包括一组或多组由以下第(n+1)延迟电路和第n多路复用电路构成的组，其中n＝3，4，5，…，第(n+1)延迟电路根据由上述第1延迟电路测量出的上述输入信号的周期，与倍增值对应而可变设定延迟时间，使第(n-1)多路复用电路的输出信号按上述设定了的延迟时间延迟后将其输出；第n多路复用电路对上述第(n-1)多路复用电路的输出信号和上述第(n+1)延迟电路的输出信号进行多路复用并将其输出。
根据本发明，由于根据与使用周期测量用的延迟电路实测测量出的输入时钟周期，按照倍增值来设定延迟再现用的可变延迟电路的延迟设定值，故能生成与输入时钟同步的倍增信号。
附图说明
图1是表示本发明的一实施方式的构成的图。
图2是表示本发明的一实施例的构成的图。
图3是用于说明本发明的一实施例的动作的流程图。
图4是说明本发明的一实施例的动作的时间图。
图5是表示本发明的另一实施例的构成的图。
图6是表示本发明的一实施例的模拟结果的定时波形图。
图7是表示现有的同步式延迟电路的构成的图。
图中：10-同步式延迟电路，20-多路复用电路，30-控制电路，101-输入周期测量用的延迟电路(Meas delay)，102-延迟再现用的延迟电路，103、104、105-可变延迟电路，111、112-D型触发器，201、202、203-多路复用电路，901、902-延迟电路列，903-输入缓冲器，905-虚拟延迟电路，905A-输入缓冲器虚拟件，905B-时钟驱动器虚拟件，906-外部时钟，907-内部时钟。
图2是表示本发明的一实施例的构成的图。
图3是用于说明本发明的一实施例的动作的流程图。
图4是说明本发明的一实施例的动作的时间图。
图5是表示本发明的另一实施例的构成的图。
图6是表示本发明的一实施例的模拟结果的定时波形图。
图7是表示现有的同步式延迟电路的构成的图。
图中：10-同步式延迟电路，20-多路复用电路，30-控制电路，101-输入周期测量用的延迟电路(Meas delay)，102-延迟再现用的延迟电路，103、104、105-可变延迟电路，111、112-D型触发器，201、202、203-多路复用电路，901、902-延迟电路列，903-输入缓冲器，905-虚拟延迟电路，905A-输入缓冲器虚拟件，905B-时钟驱动器虚拟件，906-外部时钟，907-内部时钟。
具体实施方式
以下说明用于实施本发明的最佳方式。图1是表示本发明的一实施方式的构成的图。参照图1，本实施方式所涉及的电路备有：同步式延迟电路10、多路复用电路(多路复用器)20和控制电路30。
同步式延迟电路10(Synchronous Mirror Delay Circuit：又称为「SMD」)备有：测量输入时钟信号的1时钟周期的周期测量用的延迟电路；以及根据由周期测量用的延迟电路测量出的周期，可变设定延迟时间，以再现延迟时间的延迟再现用的多个延迟电路。
控制电路30按照倍增数对同步式延迟电路10的周期测量用的延迟电路的延迟级数、延迟再现用的多个延迟电路的级数的设定进行可变设定。多路复用电路20接受从同步式延迟电路10输出的相位不同的多个信号(多相输出)，对其进行多路复用后输出倍增信号。
从多路复用电路20输出对输入时钟信号的频率进行了倍增的输出信号。通过来自控制电路30的控制而实现任意的倍增数。另外，同步式延迟电路的基本构成依照例如参照图7说明了的构成，备有多个输入时钟信号的周期测量用的延迟电路和延迟再现用的延迟电路。根据本实施方式，从多路复用电路20输出与输入时钟信号同步了的倍增信号(以倍增数的周期为单位，与输入时钟信号进行相位同步)。以下就实施例进行说明。
【实施例】
图2是表示本发明的一实施例的构成的图。参照图2，本发明的一实施例的倍增电路备有：D型触发器111，其在时钟输入端子输入输入时钟信号SCLK，在数据输入端子D反馈输入反相数据输出端子QB，从正相数据输出端子Q输出2分频时钟IDAT；D型触发器112，其将数据输入端子D与D型触发器111的正相数据输出端子Q连接，在时钟端子输入输入时钟信号SCLK，从正相数据输出端子Q输出2分频时钟信号FCLK；输入周期测量用的延迟电路(Measure Delay：也称为「Meas delay」)101，其接受来自D型触发器111、112的输出，测量时钟信号SCLK的周期；第1可变延迟电路(Var delay1)103，其根据来自输入周期测量用的延迟电路101的信号，输出使输入时钟信号SCLK仅延迟相位180度的信号DAT1；第1多路复用电路201，其将输入时钟信号SCLK和来自第1可变延迟电路103的输出信号DAT1输入并进行多路复用，以输出占空比50的输出信号OCLK1；第2可变延迟电路(Var delay2)104，其输入第1多路复用电路201的输出信号OCLK1，根据来自输入周期测量用的延迟电路101的信号，输出使OCLK1仅延迟相位90度的信号DAT2；第2多路复用电路202，其输入来自第1多路复用电路201的输出信号OCLK1和来自第2可变延迟电路104的输出信号DAT2并进行多路复用，以输出输出信号OCLK2。图2的可变延迟电路(Var delay1)103和可变延迟电路(Vardelay2～)104构成了延迟再现用的延迟电路102，输入周期测量用的延迟电路101和延迟再现用的延迟电路102构成了图1的同步式延迟电路(SMD)10。在图2中，可变延迟电路(Var delay2～)表示除了可变延迟电路(Var delay2)以外，可以适当配置可变延迟电路(Var delay3)、可变延迟电路(Var delay4)等。
在本实施例中，依据控制电路30(参照图1)的控制，根据设定倍增数来提供对输入周期测量用的延迟电路101的延迟级数和可变延迟电路103、104的延迟级数的设定比进行控制的控制信号(M)，按照延迟电路101所给出的输入时钟信号SCLK的实测周期(1时钟周期的量的延迟级数的数)和与设定倍增数对应的延迟级数的设定比，来可变设定可变延迟电路103、104的延迟级数。
例如在倍增数为2的情况下，周期测量用的延迟电路101以及第1、第2可变延迟电路103、104的延迟级数之比(因此延迟时间之比)，以构成延迟电路的反相器(CMOS反相器)为单位，设为8∶4∶2(另外，2级反相器构成正相缓冲器而成为延迟单位)。因此，由周期测量用的延迟电路101测量出的输入时钟信号SCLK的1周期，在按构成延迟电路101的反相器的级数，为32级的情况下，第1、第2可变延迟电路103、104的延迟级数分别设为16、8。
根据本实施例，按照该构成，能够由同一电路结构输出多个不同倍增数的信号。还有，输入时钟信号SCLK的周期是任意的。输入时钟信号SCLK的周期也可以变动。在这种情况下也可输出与输入时钟信号SCLK同步了的倍增信号。即，倍增信号按每个倍增数的周期与输入时钟信号SCLK同步。
图3是用于说明本发明的处理动作的流程图。参照图2和图3，说明本发明的第1实施例的动作。
由周期测量用的延迟电路101测量输入时钟信号SCLK的1周期，算出与1周期对应的延迟电路中的反相器(缓冲器)的个数(步骤S1)。
做成相对于输入时钟信号SCLK的沿延迟了180度的相位的信号(步骤S2)。例如，在生成2倍增信号的情况下，周期测量用的延迟电路101中的输入时钟信号SCLK的1时钟周期的测量所给出的反相器的级数为16级时，生成180度延迟的可变延迟电路103的延迟单位的级数(以反相器为单位)设为8。把输入时钟信号SCLK输入可变延迟电路103，做成180度相位波形。
另外，也可以构成为，在周期测量用的延迟电路101中输入时钟信号SCLK经过了1周期的时刻，从未图示的转送电路被输出(参照上述专利文献3等)，从1周期经过时刻的延迟元件级数的一半级数的位置，对可变延迟电路103转送并输入输入时钟信号，从延迟电路103的输出端输出延迟了延迟级数8级份的信号。
其次，根据输入时钟信号SCLK和来自可变延迟电路103的180度相位波形，输出占空比50％的信号OCLK1(步骤S3)。
把做成的占空比50％的信号OCLK1再次输入可变延迟电路(Vardelay2～)104或其以后，做成希望的相位的波形(步骤S4)。例如，在生成2倍增信号的情况下，周期测量用的延迟电路101中的输入时钟信号SCLK的1时钟周期的测量所给出的反相器的级数为16级时，由可变延迟电路104生成90度的延迟，该情况下，可变延迟电路104的延迟单位的级数设为4。
另外，也可以构成为，在周期测量用的延迟电路101中输入时钟信号SCLK经过了1周期的时刻，从未图示的转送电路被输出(参照上述专利文献3等)，从1周期经过时刻的延迟元件级数的1/4级数的位置，对可变延迟电路103转送并输入输入时钟信号，从可变延迟电路103的输出端输出按延迟级数4级份延迟了的信号。
使用占空比50％的信号OCLK1和由可变延迟电路104做成的波形，做成希望的倍增数(步骤S5)。
图4是表示图2所示的本发明的一实施例的动作的时间图。图4中表示在图2中生成输入时钟信号的2倍增时钟信号时的信号(SCLK、IDAT、FCLK、DAT1、OCLK1、DAT2以及OCLK2)的定时波形。在2倍增的情况下，将构成输入周期测量用的延迟电路101的延迟元件的反相器(CMOS反相器)的级数和可变延迟电路103、104的反相器(CMOS反相器)的级数的个数之比设为8∶4∶2。另外，在2倍增的情况下，在图2中使用了可变延迟电路104的Var delay2，但没有使用Var delay3或其以后的可变延迟电路。
从对输入时钟信号SCLK进行2分频的IDAT、FCLK测量输入时钟信号SCLK的周期。输入到输入周期测量用的延迟电路101的信号IDAT的上升沿经过输入周期测量用的延迟电路101，一直经过信号FCLK的上升沿的定时的反相器的个数与输入时钟信号SCLK的周期对应。
信号DAT1是从输入时钟信号SCLK得到180度相位的信号。把输入时钟信号SCLK和信号DAT1作为输入的第1多路复用电路201输出：在输入时钟信号SCLK的上升沿上升，在信号DAT1的上升沿下降的信号OCLK1(占空比50％)。
从可变延迟电路104输出的信号DAT2是从输入时钟信号SCLK延迟了90度相位的信号，第2多路复用电路202输出：在输入时钟信号OCLK1的上升沿上升，在信号DAT2的上升沿下降的信号OCLK2(2倍增时钟)。
根据本实施例，即使在相位偏移(skew)等使输入时钟周期改变了的情况下，作为倍增信号OCLK2，输出与输入时钟信号SCLK同步且跟随了输入时钟SCLK的周期的变动等的2倍增时钟。而且，根据控制信号M，可以设定任意的倍增数。
图5是表示生成4倍增时钟的实施例的构成的图。参照图5，在该实施例的倍增电路中，延迟再现用的延迟电路102，除了图2的构成之外，还备有第3可变延迟电路(Var delay3)105，其输入来自第2多路复用电路202的2倍增时钟信号OCLK2，以生成落后了45度相位的信号。而且，包括第3多路复用电路203，其对来自第2多路复用电路202的2倍增时钟信号OCLK2和来自第3可变延迟电路105的输出信号DAT3进行多路复用，从第3多路复用电路203生成4倍增的时钟信号OCLK4。以下，同样通过增加可变延迟电路和多路复用电路，就能生成任意的倍增数的时钟。另外，在图5的构成中，延迟电路101、103、104、105的延迟时间之比，以反相器为单位，是16∶8∶4∶2。
图6是表示图2、图5等所示的本发明的一实施例的电路的模拟结果的图。信号RESET以高电平激活，对触发器进行复位。DUTY50是图2和图5的OCLK1。2倍增是图1的OCLK2。另外，图6的信号RESET是复位信号，用于进行动作的初始化，对图2、图5的D型触发器111、112等进行复位。在图6中，对于2倍增、4倍增，使用参照图2、图5而说明过的构成。
以下说明3倍增时钟的生成。在这种情况下，由图5的第1可变延迟电路103生成180度相位的信号。还有，由第2可变延迟电路104输出使OCLK1延迟了120度相位的信号，由第2多路复用电路202对OCLK1和DAT2进行多路复用，将其作为OCLK2。由第3可变延迟电路105输入OCLK2，生成相位落后了60度的信号DAT3，由第3多路复用电路203对OCLK2和使该OCLK2推迟了60度相位的信号DAT3进行多路复用，生成3倍增的时钟。延迟电路101、103、104、105的延迟时间之比，按反相器的级数，设为12∶6∶4∶2。
另外，除了上述倍增数2、3、4以外，也可按照上述动作原理，根据由同步式延迟电路生成了的多相时钟，生成任意的倍增时钟信号。本实施例不用PLL电路就可以生成任意的倍增时钟信号，没有PLL电路等反馈构成中特有的跳动，适用于半导体集成电路装置的时钟倍增电路。
以上，就上述实施例说明了本发明，不过，本发明并不仅限于上述实施例的构成，本领域技术人员能进行的各种变形、修改也包括在本发明的范围内。
同步式延迟电路10(Synchronous Mirror Delay Circuit：又称为「SMD」)备有：测量输入时钟信号的1时钟周期的周期测量用的延迟电路；以及根据由周期测量用的延迟电路测量出的周期，可变设定延迟时间，以再现延迟时间的延迟再现用的多个延迟电路。
控制电路30按照倍增数对同步式延迟电路10的周期测量用的延迟电路的延迟级数、延迟再现用的多个延迟电路的级数的设定进行可变设定。多路复用电路20接受从同步式延迟电路10输出的相位不同的多个信号(多相输出)，对其进行多路复用后输出倍增信号。
从多路复用电路20输出对输入时钟信号的频率进行了倍增的输出信号。通过来自控制电路30的控制而实现任意的倍增数。另外，同步式延迟电路的基本构成依照例如参照图7说明了的构成，备有多个输入时钟信号的周期测量用的延迟电路和延迟再现用的延迟电路。根据本实施方式，从多路复用电路20输出与输入时钟信号同步了的倍增信号(以倍增数的周期为单位，与输入时钟信号进行相位同步)。以下就实施例进行说明。
【实施例】
图2是表示本发明的一实施例的构成的图。参照图2，本发明的一实施例的倍增电路备有：D型触发器111，其在时钟输入端子输入输入时钟信号SCLK，在数据输入端子D反馈输入反相数据输出端子QB，从正相数据输出端子Q输出2分频时钟IDAT；D型触发器112，其将数据输入端子D与D型触发器111的正相数据输出端子Q连接，在时钟端子输入输入时钟信号SCLK，从正相数据输出端子Q输出2分频时钟信号FCLK；输入周期测量用的延迟电路(Measure Delay：也称为「Meas delay」)101，其接受来自D型触发器111、112的输出，测量时钟信号SCLK的周期；第1可变延迟电路(Var delay1)103，其根据来自输入周期测量用的延迟电路101的信号，输出使输入时钟信号SCLK仅延迟相位180度的信号DAT1；第1多路复用电路201，其将输入时钟信号SCLK和来自第1可变延迟电路103的输出信号DAT1输入并进行多路复用，以输出占空比50的输出信号OCLK1；第2可变延迟电路(Var delay2)104，其输入第1多路复用电路201的输出信号OCLK1，根据来自输入周期测量用的延迟电路101的信号，输出使OCLK1仅延迟相位90度的信号DAT2；第2多路复用电路202，其输入来自第1多路复用电路201的输出信号OCLK1和来自第2可变延迟电路104的输出信号DAT2并进行多路复用，以输出输出信号OCLK2。图2的可变延迟电路(Var delay1)103和可变延迟电路(Vardelay2～)104构成了延迟再现用的延迟电路102，输入周期测量用的延迟电路101和延迟再现用的延迟电路102构成了图1的同步式延迟电路(SMD)10。在图2中，可变延迟电路(Var delay2～)表示除了可变延迟电路(Var delay2)以外，可以适当配置可变延迟电路(Var delay3)、可变延迟电路(Var delay4)等。
在本实施例中，依据控制电路30(参照图1)的控制，根据设定倍增数来提供对输入周期测量用的延迟电路101的延迟级数和可变延迟电路103、104的延迟级数的设定比进行控制的控制信号(M)，按照延迟电路101所给出的输入时钟信号SCLK的实测周期(1时钟周期的量的延迟级数的数)和与设定倍增数对应的延迟级数的设定比，来可变设定可变延迟电路103、104的延迟级数。
例如在倍增数为2的情况下，周期测量用的延迟电路101以及第1、第2可变延迟电路103、104的延迟级数之比(因此延迟时间之比)，以构成延迟电路的反相器(CMOS反相器)为单位，设为8∶4∶2(另外，2级反相器构成正相缓冲器而成为延迟单位)。因此，由周期测量用的延迟电路101测量出的输入时钟信号SCLK的1周期，在按构成延迟电路101的反相器的级数，为32级的情况下，第1、第2可变延迟电路103、104的延迟级数分别设为16、8。
根据本实施例，按照该构成，能够由同一电路结构输出多个不同倍增数的信号。还有，输入时钟信号SCLK的周期是任意的。输入时钟信号SCLK的周期也可以变动。在这种情况下也可输出与输入时钟信号SCLK同步了的倍增信号。即，倍增信号按每个倍增数的周期与输入时钟信号SCLK同步。
图3是用于说明本发明的处理动作的流程图。参照图2和图3，说明本发明的第1实施例的动作。
由周期测量用的延迟电路101测量输入时钟信号SCLK的1周期，算出与1周期对应的延迟电路中的反相器(缓冲器)的个数(步骤S1)。
做成相对于输入时钟信号SCLK的沿延迟了180度的相位的信号(步骤S2)。例如，在生成2倍增信号的情况下，周期测量用的延迟电路101中的输入时钟信号SCLK的1时钟周期的测量所给出的反相器的级数为16级时，生成180度延迟的可变延迟电路103的延迟单位的级数(以反相器为单位)设为8。把输入时钟信号SCLK输入可变延迟电路103，做成180度相位波形。
另外，也可以构成为，在周期测量用的延迟电路101中输入时钟信号SCLK经过了1周期的时刻，从未图示的转送电路被输出(参照上述专利文献3等)，从1周期经过时刻的延迟元件级数的一半级数的位置，对可变延迟电路103转送并输入输入时钟信号，从延迟电路103的输出端输出延迟了延迟级数8级份的信号。
其次，根据输入时钟信号SCLK和来自可变延迟电路103的180度相位波形，输出占空比50％的信号OCLK1(步骤S3)。
把做成的占空比50％的信号OCLK1再次输入可变延迟电路(Vardelay2～)104或其以后，做成希望的相位的波形(步骤S4)。例如，在生成2倍增信号的情况下，周期测量用的延迟电路101中的输入时钟信号SCLK的1时钟周期的测量所给出的反相器的级数为16级时，由可变延迟电路104生成90度的延迟，该情况下，可变延迟电路104的延迟单位的级数设为4。
另外，也可以构成为，在周期测量用的延迟电路101中输入时钟信号SCLK经过了1周期的时刻，从未图示的转送电路被输出(参照上述专利文献3等)，从1周期经过时刻的延迟元件级数的1/4级数的位置，对可变延迟电路103转送并输入输入时钟信号，从可变延迟电路103的输出端输出按延迟级数4级份延迟了的信号。
使用占空比50％的信号OCLK1和由可变延迟电路104做成的波形，做成希望的倍增数(步骤S5)。
图4是表示图2所示的本发明的一实施例的动作的时间图。图4中表示在图2中生成输入时钟信号的2倍增时钟信号时的信号(SCLK、IDAT、FCLK、DAT1、OCLK1、DAT2以及OCLK2)的定时波形。在2倍增的情况下，将构成输入周期测量用的延迟电路101的延迟元件的反相器(CMOS反相器)的级数和可变延迟电路103、104的反相器(CMOS反相器)的级数的个数之比设为8∶4∶2。另外，在2倍增的情况下，在图2中使用了可变延迟电路104的Var delay2，但没有使用Var delay3或其以后的可变延迟电路。
从对输入时钟信号SCLK进行2分频的IDAT、FCLK测量输入时钟信号SCLK的周期。输入到输入周期测量用的延迟电路101的信号IDAT的上升沿经过输入周期测量用的延迟电路101，一直经过信号FCLK的上升沿的定时的反相器的个数与输入时钟信号SCLK的周期对应。
信号DAT1是从输入时钟信号SCLK得到180度相位的信号。把输入时钟信号SCLK和信号DAT1作为输入的第1多路复用电路201输出：在输入时钟信号SCLK的上升沿上升，在信号DAT1的上升沿下降的信号OCLK1(占空比50％)。
从可变延迟电路104输出的信号DAT2是从输入时钟信号SCLK延迟了90度相位的信号，第2多路复用电路202输出：在输入时钟信号OCLK1的上升沿上升，在信号DAT2的上升沿下降的信号OCLK2(2倍增时钟)。
根据本实施例，即使在相位偏移(skew)等使输入时钟周期改变了的情况下，作为倍增信号OCLK2，输出与输入时钟信号SCLK同步且跟随了输入时钟SCLK的周期的变动等的2倍增时钟。而且，根据控制信号M，可以设定任意的倍增数。
图5是表示生成4倍增时钟的实施例的构成的图。参照图5，在该实施例的倍增电路中，延迟再现用的延迟电路102，除了图2的构成之外，还备有第3可变延迟电路(Var delay3)105，其输入来自第2多路复用电路202的2倍增时钟信号OCLK2，以生成落后了45度相位的信号。而且，包括第3多路复用电路203，其对来自第2多路复用电路202的2倍增时钟信号OCLK2和来自第3可变延迟电路105的输出信号DAT3进行多路复用，从第3多路复用电路203生成4倍增的时钟信号OCLK4。以下，同样通过增加可变延迟电路和多路复用电路，就能生成任意的倍增数的时钟。另外，在图5的构成中，延迟电路101、103、104、105的延迟时间之比，以反相器为单位，是16∶8∶4∶2。
图6是表示图2、图5等所示的本发明的一实施例的电路的模拟结果的图。信号RESET以高电平激活，对触发器进行复位。DUTY50是图2和图5的OCLK1。2倍增是图1的OCLK2。另外，图6的信号RESET是复位信号，用于进行动作的初始化，对图2、图5的D型触发器111、112等进行复位。在图6中，对于2倍增、4倍增，使用参照图2、图5而说明过的构成。
以下说明3倍增时钟的生成。在这种情况下，由图5的第1可变延迟电路103生成180度相位的信号。还有，由第2可变延迟电路104输出使OCLK1延迟了120度相位的信号，由第2多路复用电路202对OCLK1和DAT2进行多路复用，将其作为OCLK2。由第3可变延迟电路105输入OCLK2，生成相位落后了60度的信号DAT3，由第3多路复用电路203对OCLK2和使该OCLK2推迟了60度相位的信号DAT3进行多路复用，生成3倍增的时钟。延迟电路101、103、104、105的延迟时间之比，按反相器的级数，设为12∶6∶4∶2。
另外，除了上述倍增数2、3、4以外，也可按照上述动作原理，根据由同步式延迟电路生成了的多相时钟，生成任意的倍增时钟信号。本实施例不用PLL电路就可以生成任意的倍增时钟信号，没有PLL电路等反馈构成中特有的跳动，适用于半导体集成电路装置的时钟倍增电路。
以上，就上述实施例说明了本发明，不过，本发明并不仅限于上述实施例的构成，本领域技术人员能进行的各种变形、修改也包括在本发明的范围内。