能稳定设置模式寄存器设置的半导体存储器件及方法转让专利
申请号 : CN200510069387.7
文献号 : CN1716444B
文献日 : 2010-11-03
发明人 : 安龙福
申请人 : 海力士半导体有限公司
摘要 :
一种具有模式寄存器设置(MRS)的半导体器件，包括：解码单元，用于解码多个包括在MRS的地址信号以及输出多个已解码信号；以及输出单元，用于输出多个配置信号以及激励多个配置信号中的一个以响应多个已解码信号，其中如果多个已解码信号中的多于一个被激励，输出单元维持其先前的输出信号。
权利要求 :
1.一种具有模式寄存器设置的半导体存储器件，包括：解码单元，用于解码包括在模式寄存器设置的多个地址信号以及输出多个已解码信号；以及输出单元，用于输出多个配置信号以及激励多个配置信号中的一个以响应多个已解码信号，其中如果多个已解码信号中的多于一个被激励，所述输出单元维持先前的配置信号。
2.根据权利要求第1项的半导体存储器件，其中当多个地址信号被输入作为模式寄存器设置的保留码时，多个已解码信号中的多于一个被激励。
3.根据权利要求第2项的半导体存储器件，其中当多个已解码信号的一个被激励时，对应的配置信号被激励。
4.根据权利要求第3项的半导体存储器件，其中输出单元包括多个RS型锁存器，每个锁存器用于接收多个已解码信号中的每个作为重置信号以及设置信号。
5.根据权利要求第4项的半导体存储器件，其中多个RS型锁存器中的每个为交叉耦合的NAND门。
6.根据权利要求第5项的半导体存储器件，其中解码单元包括：第一反相器与第二反相器，被串联用于接收第一地址信号；
第三反相器与第四反相器，被串联用于接收第二地址信号；
第五反相器，用于接收第三地址信号；
第一NAND门，用于接收第二反相器的输出，和第四反相器的输出以及第五反相器的输出以输出第一已解码信号；以及第二NAND门，用于接收第一反相器的输出，第四反相器的输出以及第五反相器的输出以输出第二已解码信号。
7.根据权利要求第6项的半导体存储器件，其中每个RS型锁存器包括：第三NAND门，用于接收第一已解码信号和第二已解码信号以输出第一配置信号；以及第四NAND门，用于接收第一已解码信号与第二已解码信号以输出第二配置信号，其中第三NAND门的输出被输入到第四NAND门以及第四NAND门的输出被输入到第三NAND门。
8.一种用于根据模式寄存器设置来控制半导体存储器件的方法，包括下列步骤：a)解码被输入到模式寄存器设置的地址；
b)确定被输入到模式寄存器设置的地址是否被定义；以及c)如果地址被定义，激励对应的配置信号或者如果地址不被定义，保持先前的配置信号。
说明书 :
技术领域
本发明涉及一种半导体存储器件；且更具体地，涉及一种具有用于稳定地设置模式寄存器设置的模式寄存器设置配置电路的半导体存储器件。
背景技术
一般来说，双数据率同步动态随机存储器(DDR SDRAM)包括模式寄存器设置(MRS)或扩展的模式寄存器设置(EMRS)。MRS或EMRS储存数据用于控制DDR SDRAM的各种工作。用于控制DDR SDRAM各种工作的数据基于DDR SDRAM的地址信号被确定。
图1是示出根据由名为Joint Electron Device Engineering Council(JEDEC)的国际电子标准化组织引入的DDR SDRAM规格的图。
如所示，MRS基于第一到第十六地址A0到A15以及第一到第三排组(bank)地址BA0到BA2被确定。例如，延迟锁定回路(DLL)重置，测试模式(TM)、猝发类型(burst type)(BT)以及主动关电退出时间(activepower down exit time)(PD)分别基于第九地址A8、第八地址A7、第四地址A3以及第十三地址A12被确定。如上所提及，所有的DLL重置、TM、BT以及PD基于单个位地址被确定。
然而，如图1所示，每个用于自动预充电的写恢复(write recovery)(WR)、列地址选通(CAS)等待时间以及猝发长度(BL)基于多于两个地址被确定。例如，WR基于第十到第十二地址A9到A11而被确定。因此，用于解码地址的配置电路被要求，以致WR、CAS等待时间或BL被确定。
图2是示意性电路图，示出第一常规MRS配置电路。
如所示，第一常规MRS配置电路包括多个NAND门与反相器。第一常规MRS配置电路接收与解码第一到第三地址A0到A2以确定BL。如果第一到第三地址A0到A2分别是0，1与0，BL被设置为4。相反，如果第一到第三地址A0到A2分别是1，1和0，则BL被设置为8。
由于当第一到第三地址A0到A2分别为0，1和0或1，1和0时，如图1所示，BL被确定，所以仅当第一到第三地址A0到A2分别为0，1和0或1，1和0时，第一常规MRS配置电路被设计成用于激励第一常规MRS配置电路的输出信号中的一个。
因此，如果第一到第三地址A0到A2具有其它值，第一常规MRS配置电路不能确定BL，因为没有第一常规MRS配置电路的输出信号被激励。例如，如果第一到第三地址A0到A2分别为1，0和0，第一常规MRS配置电路的所有输出信号不被激励而成为逻辑低电平。
图3为示意性电路图，示出第二常规MRS配置电路。
如所示，第二常规MRS配置电路包括多个NAND门与反相器。第二常规MRS配置电路接收与解码第五到第七地址A4到A6以确定CAS等待时间。第二常规MRS配置电路产生第一到第五CAS等待时间信号CL<2>到CL<6>并基于第五到第七地址A4到A6，激励第一到第五CAS等待时间信号CL<2>到CL<6>中的一个。例如，如果第五到第七地址A4到A6分别为1，1与0，第二CAS等待时间信号CL<3>被激励为逻辑高电平，由此CAS等待时间被设置为3。
然而，如图1所示，当第五到第七地址A4到A7变成保留码，CAS等待时间不被定义。因此，如果第五到第七地址A4到A7变成保留码，第二常规MRS配置电路不能确定CAS等待时间。例如，如果第五到第七地址分别为0，0与0，CAS等待时间不能被确定，因为没有第一到第五CAS等待时间信号CL<2>到CL<6>被激励。
图4为示意性电路图，示出第三常规MRS配置电路。
如所示，第三常规MRS配置电路包括多个反相器与NAND门。第三常规MRS配置电路的结构类似于图3中所示的第二常规MRS配置电路。
第三常规MRS配置电路接收与解码第十到第十二地址A9到A11以确定WR。第三常规MRS配置电路产生第一到第五写恢复信号tWR<2>到tWR<6>并基于第十到第十二地址A9到A11，激励第一到第五写恢复信号tWR<2>到tWR<6>中的一个。例如，如果第十到第十二地址A9到A11分别为1，0与1，第四写恢复信号tWR<5>被激励为逻辑高电平，由此WR被设置为5。
然而，如图1中所示，当第十到第十二地址A9到A11变成保留码时，WR不被定义。因此，如果第十到第十二地址A9到A11变成保留码，第三常规MRS配置电路不能确定WR。例如，如果第十到第十二地址分别为0，0与0，WR不能被确定，因为没有第一到第五写恢复信号tWR<2>到tWR<6>被激励。
图1是示出根据由名为Joint Electron Device Engineering Council(JEDEC)的国际电子标准化组织引入的DDR SDRAM规格的图。
如所示，MRS基于第一到第十六地址A0到A15以及第一到第三排组(bank)地址BA0到BA2被确定。例如，延迟锁定回路(DLL)重置，测试模式(TM)、猝发类型(burst type)(BT)以及主动关电退出时间(activepower down exit time)(PD)分别基于第九地址A8、第八地址A7、第四地址A3以及第十三地址A12被确定。如上所提及，所有的DLL重置、TM、BT以及PD基于单个位地址被确定。
然而，如图1所示，每个用于自动预充电的写恢复(write recovery)(WR)、列地址选通(CAS)等待时间以及猝发长度(BL)基于多于两个地址被确定。例如，WR基于第十到第十二地址A9到A11而被确定。因此，用于解码地址的配置电路被要求，以致WR、CAS等待时间或BL被确定。
图2是示意性电路图，示出第一常规MRS配置电路。
如所示，第一常规MRS配置电路包括多个NAND门与反相器。第一常规MRS配置电路接收与解码第一到第三地址A0到A2以确定BL。如果第一到第三地址A0到A2分别是0，1与0，BL被设置为4。相反，如果第一到第三地址A0到A2分别是1，1和0，则BL被设置为8。
由于当第一到第三地址A0到A2分别为0，1和0或1，1和0时，如图1所示，BL被确定，所以仅当第一到第三地址A0到A2分别为0，1和0或1，1和0时，第一常规MRS配置电路被设计成用于激励第一常规MRS配置电路的输出信号中的一个。
因此，如果第一到第三地址A0到A2具有其它值，第一常规MRS配置电路不能确定BL，因为没有第一常规MRS配置电路的输出信号被激励。例如，如果第一到第三地址A0到A2分别为1，0和0，第一常规MRS配置电路的所有输出信号不被激励而成为逻辑低电平。
图3为示意性电路图，示出第二常规MRS配置电路。
如所示，第二常规MRS配置电路包括多个NAND门与反相器。第二常规MRS配置电路接收与解码第五到第七地址A4到A6以确定CAS等待时间。第二常规MRS配置电路产生第一到第五CAS等待时间信号CL<2>到CL<6>并基于第五到第七地址A4到A6，激励第一到第五CAS等待时间信号CL<2>到CL<6>中的一个。例如，如果第五到第七地址A4到A6分别为1，1与0，第二CAS等待时间信号CL<3>被激励为逻辑高电平，由此CAS等待时间被设置为3。
然而，如图1所示，当第五到第七地址A4到A7变成保留码，CAS等待时间不被定义。因此，如果第五到第七地址A4到A7变成保留码，第二常规MRS配置电路不能确定CAS等待时间。例如，如果第五到第七地址分别为0，0与0，CAS等待时间不能被确定，因为没有第一到第五CAS等待时间信号CL<2>到CL<6>被激励。
图4为示意性电路图，示出第三常规MRS配置电路。
如所示，第三常规MRS配置电路包括多个反相器与NAND门。第三常规MRS配置电路的结构类似于图3中所示的第二常规MRS配置电路。
第三常规MRS配置电路接收与解码第十到第十二地址A9到A11以确定WR。第三常规MRS配置电路产生第一到第五写恢复信号tWR<2>到tWR<6>并基于第十到第十二地址A9到A11，激励第一到第五写恢复信号tWR<2>到tWR<6>中的一个。例如，如果第十到第十二地址A9到A11分别为1，0与1，第四写恢复信号tWR<5>被激励为逻辑高电平，由此WR被设置为5。
然而，如图1中所示，当第十到第十二地址A9到A11变成保留码时，WR不被定义。因此，如果第十到第十二地址A9到A11变成保留码，第三常规MRS配置电路不能确定WR。例如，如果第十到第十二地址分别为0，0与0，WR不能被确定，因为没有第一到第五写恢复信号tWR<2>到tWR<6>被激励。
发明内容
因此，本发明的目的是提供一种半导体存储器件，所述器件稳定地工作，即使保留码被输入到模式寄存器设置(MRS)。
根据本发明的一方面，提供了一种具有模式寄存器设置的半导体存储器件，包括：解码单元，用于解码包括在模式寄存器设置的多个地址信号以及输出多个已解码信号；以及输出单元，用于输出多个配置信号以及激励多个配置信号中的一个以响应多个已解码信号，其中如果多个已解码信号中的多于一个被激励，输出单元维持先前的配置信号。
根据本发明的另一方面，提供了一种用于根据模式寄存器设置来控制半导体存储器件的方法，包括步骤：解码被输入到模式寄存器设置的地址；确定被输入到模式寄存器设置的地址是否被定义；以及如果地址被定义，激励对应的配置信号或如果地址不被定义，保持先前的配置信号。
根据本发明的一方面，提供了一种具有模式寄存器设置的半导体存储器件，包括：解码单元，用于解码包括在模式寄存器设置的多个地址信号以及输出多个已解码信号；以及输出单元，用于输出多个配置信号以及激励多个配置信号中的一个以响应多个已解码信号，其中如果多个已解码信号中的多于一个被激励，输出单元维持先前的配置信号。
根据本发明的另一方面，提供了一种用于根据模式寄存器设置来控制半导体存储器件的方法，包括步骤：解码被输入到模式寄存器设置的地址；确定被输入到模式寄存器设置的地址是否被定义；以及如果地址被定义，激励对应的配置信号或如果地址不被定义，保持先前的配置信号。
附图说明
结合附图，根据以下对优选实施例的描述，本发明的上述和其它目的以及特征将变得明显，其中：
图1为示出根据DDR SDRAM规格的模式寄存器设置(MRS)的图；
图2是示意电路图，示出第一常规MRS配置电路；
图3为示意电路图，示出第二常规MRS配置电路；
图4为示意电路图，示出第三常规MRS配置电路；
图5为示意电路图，示出根据本发明的第一优选实施例的MRS配置电路；以及
图6为示意电路图，示出根据本发明的第二优选实施例的MRS配置电路。
图1为示出根据DDR SDRAM规格的模式寄存器设置(MRS)的图；
图2是示意电路图，示出第一常规MRS配置电路；
图3为示意电路图，示出第二常规MRS配置电路；
图4为示意电路图，示出第三常规MRS配置电路；
图5为示意电路图，示出根据本发明的第一优选实施例的MRS配置电路；以及
图6为示意电路图，示出根据本发明的第二优选实施例的MRS配置电路。
具体实施方式
此后，根据本发明的用在半导体存储器件的模式寄存器设置(MRS)配置电路将参考附图被详细描述。
图5是示意电路图，示出根据本发明的第一优选实施例的MRS配置电路。
MRS配置电路接收与解码第一到第三地址信号A0到A2用于产生第一与第二猝发长度建立信号BL4和BL8。半导体存储器件的猝发长度(BL)基于第一与第二猝发长度建立信号BL4和BL8被确定。即，如果第一猝发长度建立信号BL4被激励为逻辑高电平，BL被设置为4，或者，如果第二猝发长度建立信号BL8被激励为逻辑高电平，BL被设置为8。
如所示，MRS配置电路包括解码单元100与输出单元200。
解码单元100解码第一到第三地址信号A0到A2并向输出单元200输出多个已解码信号。输出单元200接收多个已解码信号以在解码单元100的输出信号中的一个被激励时，激励第一与第二猝发长度建立信号BL4与BL8中的一个。如果解码单元100的输出信号中的多于一个被激励，输出单元200保持输出单元200的输出信号的先前状态。
输出单元200包括第一RS型锁存器220与第二RS型锁存器240。第一RS型锁存器220接收解码单元100的输出信号中的一个作为设置信号并接收其它信号作为重置信号。在该情况下，第一RS型锁存器220的设置信号与重置信号分别为第二RS型锁存器240的重置信号与设置信号。在此，每个第一与第二RS型锁存器220与240为交叉耦合NAND门。
同时，比较于图2中所示的第一常规MRS配置电路，解码单元100在解码单元100的输出节点处不包括反相器。即，解码单元100的输出是第一常规MRS配置电路的反相信号。
因此，如果第一与第二RS型锁存器220与240中的一个接收解码单元100的激励输出信号作为设置信号，RS型锁存器220与240中的一个的输出信号被激励。具有激励输出信号作为重置信号的其它RS型锁存器不激励其输出信号。如果解码单元100的所有输出信号被激励，第一与第二RS型锁存器220与240保持其先前的输出状态。
因此，如果保留码被输入到解码单元100，解码单元100的所有输出信号被激励，而第一与第二RS型锁存器220与240保持其先前的输出状态。
因此，当保留码被输入时，根据本发明的MRS配置电路可保持其先前输出信号。因此，即使保留码地意外被输入，半导体存储器件可稳定地工作。
图6为示意电路图，示出根据本发明的第二优选实施例的MRS配置电路。
类似于图5中所示的MRS配置电路，图6中所示的MRS配置电路包括解码单元100与输出单元200。输出单元200包括RS型锁存器单元280与重置信号产生器260。因为多个重置信号被RS型锁存器280所要求，重置信号产生器260被包括。
解码单元100解码第十到第十二地址信号A9到A11并输出多个已解码信号到输出单元200。输出单元200接收多个已解码信号以在解码单元100的输出信号中的一个被激励时，激励第一到第三写等待时间信号tWR<2>到tWR<4>中的一个。
如果保留码被输入到解码单元100，输出单元200保持其先前的输出状态。
因此，根据本发明，即使由于噪声或短时脉冲波形干扰(glitch)，保留码被输入到MRS，半导体存储器件可稳定地工作，且因此半导体存储器件的稳定性可被增加。
本发明包含涉及2004年6月30日于韩国专利局提交的韩国专利No.2004-49875的主题，其全部内容在此引入作为参考。
虽然已针对特定的实施例描述了本发明，对本领域的技术人员来说，将显而易见的是，可在如以下权利要求所限定的本发明的精神和范围内进行各种改变和修改。
组件符号代表图
编号 中文 英文 A0 第一地址信号 First address signal A1 第二地址信号 Second address signal A2 第三地址信号 Third address signal 100 解码单元 Decoding unit 200 输出单元 Output unit 220 第一RS型锁存器 First RS-type latch 240 第二RS型锁存器 Second RS-type latch 260 重置信号产生器 Reset signal generator 280 RS型锁存器单元 RS-TYPE LATCH UNIT tWR<2> 第一写等待时间信号 First write latency signal tWR<3> 第二写等待时间信号 Second write latency signal tWR<4> 第三写等待时间信号 third write latency signal
图5是示意电路图，示出根据本发明的第一优选实施例的MRS配置电路。
MRS配置电路接收与解码第一到第三地址信号A0到A2用于产生第一与第二猝发长度建立信号BL4和BL8。半导体存储器件的猝发长度(BL)基于第一与第二猝发长度建立信号BL4和BL8被确定。即，如果第一猝发长度建立信号BL4被激励为逻辑高电平，BL被设置为4，或者，如果第二猝发长度建立信号BL8被激励为逻辑高电平，BL被设置为8。
如所示，MRS配置电路包括解码单元100与输出单元200。
解码单元100解码第一到第三地址信号A0到A2并向输出单元200输出多个已解码信号。输出单元200接收多个已解码信号以在解码单元100的输出信号中的一个被激励时，激励第一与第二猝发长度建立信号BL4与BL8中的一个。如果解码单元100的输出信号中的多于一个被激励，输出单元200保持输出单元200的输出信号的先前状态。
输出单元200包括第一RS型锁存器220与第二RS型锁存器240。第一RS型锁存器220接收解码单元100的输出信号中的一个作为设置信号并接收其它信号作为重置信号。在该情况下，第一RS型锁存器220的设置信号与重置信号分别为第二RS型锁存器240的重置信号与设置信号。在此，每个第一与第二RS型锁存器220与240为交叉耦合NAND门。
同时，比较于图2中所示的第一常规MRS配置电路，解码单元100在解码单元100的输出节点处不包括反相器。即，解码单元100的输出是第一常规MRS配置电路的反相信号。
因此，如果第一与第二RS型锁存器220与240中的一个接收解码单元100的激励输出信号作为设置信号，RS型锁存器220与240中的一个的输出信号被激励。具有激励输出信号作为重置信号的其它RS型锁存器不激励其输出信号。如果解码单元100的所有输出信号被激励，第一与第二RS型锁存器220与240保持其先前的输出状态。
因此，如果保留码被输入到解码单元100，解码单元100的所有输出信号被激励，而第一与第二RS型锁存器220与240保持其先前的输出状态。
因此，当保留码被输入时，根据本发明的MRS配置电路可保持其先前输出信号。因此，即使保留码地意外被输入，半导体存储器件可稳定地工作。
图6为示意电路图，示出根据本发明的第二优选实施例的MRS配置电路。
类似于图5中所示的MRS配置电路，图6中所示的MRS配置电路包括解码单元100与输出单元200。输出单元200包括RS型锁存器单元280与重置信号产生器260。因为多个重置信号被RS型锁存器280所要求，重置信号产生器260被包括。
解码单元100解码第十到第十二地址信号A9到A11并输出多个已解码信号到输出单元200。输出单元200接收多个已解码信号以在解码单元100的输出信号中的一个被激励时，激励第一到第三写等待时间信号tWR<2>到tWR<4>中的一个。
如果保留码被输入到解码单元100，输出单元200保持其先前的输出状态。
因此，根据本发明，即使由于噪声或短时脉冲波形干扰(glitch)，保留码被输入到MRS，半导体存储器件可稳定地工作，且因此半导体存储器件的稳定性可被增加。
本发明包含涉及2004年6月30日于韩国专利局提交的韩国专利No.2004-49875的主题，其全部内容在此引入作为参考。
虽然已针对特定的实施例描述了本发明，对本领域的技术人员来说，将显而易见的是，可在如以下权利要求所限定的本发明的精神和范围内进行各种改变和修改。
组件符号代表图
编号 中文 英文 A0 第一地址信号 First address signal A1 第二地址信号 Second address signal A2 第三地址信号 Third address signal 100 解码单元 Decoding unit 200 输出单元 Output unit 220 第一RS型锁存器 First RS-type latch 240 第二RS型锁存器 Second RS-type latch 260 重置信号产生器 Reset signal generator 280 RS型锁存器单元 RS-TYPE LATCH UNIT tWR<2> 第一写等待时间信号 First write latency signal tWR<3> 第二写等待时间信号 Second write latency signal tWR<4> 第三写等待时间信号 third write latency signal
[0046]第1图Prior art 现有技术
Address Field 地址字段
Latency 等待时间
Burst Length 猝发长度
Mode Register 模式寄存器
Reset 重置
NO 否
YES 是
mode 模式
Normal 正常
Test 测试
Burst Type 猝发类型
Sequential 连续
Inter leave 交错
Active power down exit time主动关电退出时间
Fast exit(use tXARD) 快退出(使用tXARD)
Slow exit(use tXARDS) 慢退出(使用tXARDS)
Write recovery for autoprecharge用于自动预充电的写恢复
WR(cycles) WR(周期)
Reserved 保留
MRS mode MRS模式
CAS Latency CAS等待时间
2(Optional) 2(任选)。
Address Field 地址字段
Latency 等待时间
Burst Length 猝发长度
Mode Register 模式寄存器
Reset 重置
NO 否
YES 是
mode 模式
Normal 正常
Test 测试
Burst Type 猝发类型
Sequential 连续
Inter leave 交错
Active power down exit time主动关电退出时间
Fast exit(use tXARD) 快退出(使用tXARD)
Slow exit(use tXARDS) 慢退出(使用tXARDS)
Write recovery for autoprecharge用于自动预充电的写恢复
WR(cycles) WR(周期)
Reserved 保留
MRS mode MRS模式
CAS Latency CAS等待时间
2(Optional) 2(任选)。